JPH0773067A - スキャンパス回路 - Google Patents
スキャンパス回路Info
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- JPH0773067A JPH0773067A JP5240353A JP24035393A JPH0773067A JP H0773067 A JPH0773067 A JP H0773067A JP 5240353 A JP5240353 A JP 5240353A JP 24035393 A JP24035393 A JP 24035393A JP H0773067 A JPH0773067 A JP H0773067A
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Abstract
(57)【要約】
【目的】 動作周波数に影響を及ぼすことなく、スキャ
ン動作時のデータ衝突によるＩＣ破壊を防止する。 【構成】 スキャンパスを構成するスキャンラッチＳＬ
ＨＡ１〜ＳＬＨＡ３の出力信号Ｏからは通常動作時に入
力信号Ｄに入力されたデータがトライステートバッファ
ＴＢＦ１〜ＴＢＦ３に出力される。スキャンラッチＳＬ
ＨＡ１〜ＳＬＨＡ３の出力信号ＳＯからは入力信号ＳＩ
に入力された信号が次段へのスキャンチェーンＳＣ１，
ＳＣ２及びスキャン出力信号ＳＯとして出力される。入
力信号ＳＩに入力された信号は、選択信号ＳＥに入力さ
れるスキャンセレクト信号ＳＳＥＬによって出力信号Ｏ
に出力されることはない。
ン動作時のデータ衝突によるＩＣ破壊を防止する。 【構成】 スキャンパスを構成するスキャンラッチＳＬ
ＨＡ１〜ＳＬＨＡ３の出力信号Ｏからは通常動作時に入
力信号Ｄに入力されたデータがトライステートバッファ
ＴＢＦ１〜ＴＢＦ３に出力される。スキャンラッチＳＬ
ＨＡ１〜ＳＬＨＡ３の出力信号ＳＯからは入力信号ＳＩ
に入力された信号が次段へのスキャンチェーンＳＣ１，
ＳＣ２及びスキャン出力信号ＳＯとして出力される。入
力信号ＳＩに入力された信号は、選択信号ＳＥに入力さ
れるスキャンセレクト信号ＳＳＥＬによって出力信号Ｏ
に出力されることはない。
Description
【０００１】
【産業上の利用分野】本発明はスキャンパス回路に関
し、特に２種類の出力信号を備え、一方の出力信号をデ
ータ回路の制御用とし、他方の出力信号をスキャンデー
タ伝搬用とするラッチで構成したスキャンパス回路に関
する。
し、特に２種類の出力信号を備え、一方の出力信号をデ
ータ回路の制御用とし、他方の出力信号をスキャンデー
タ伝搬用とするラッチで構成したスキャンパス回路に関
する。
【０００２】
【従来の技術】従来、この種のスキャンパス回路として
は、図７に示すように、スキャンラッチＳＬＨＢ１１〜
ＳＬＨＢ１３の出力信号Ｏをスキャンチェーンとして直
列に接続し、その出力信号Ｏでトライステートバッファ
ＴＢＦ１〜ＴＢＦ３を制御する回路がある。
は、図７に示すように、スキャンラッチＳＬＨＢ１１〜
ＳＬＨＢ１３の出力信号Ｏをスキャンチェーンとして直
列に接続し、その出力信号Ｏでトライステートバッファ
ＴＢＦ１〜ＴＢＦ３を制御する回路がある。
【０００３】これらスキャンラッチＳＬＨＢ１１〜ＳＬ
ＨＢ１３では共通な入力信号として、通常動作用クロッ
ク（以下、マスタクロックとする）ＣＬＫがクロック信
号ＣＫに入力され、スキャン用クロック（以下、テスト
クロックとする）ＴＣＫがクロック信号ＴＫに入力され
る。
ＨＢ１３では共通な入力信号として、通常動作用クロッ
ク（以下、マスタクロックとする）ＣＬＫがクロック信
号ＣＫに入力され、スキャン用クロック（以下、テスト
クロックとする）ＴＣＫがクロック信号ＴＫに入力され
る。
【０００４】また、スキャンラッチＳＬＨＢ１１〜ＳＬ
ＨＢ１３では通常動作とシフトレジスタ動作（以下、ス
キャン動作とする）とを選択する信号（以下、スキャン
セレクト信号とする）ＳＳＥＬが選択信号ＳＥに入力さ
れる。
ＨＢ１３では通常動作とシフトレジスタ動作（以下、ス
キャン動作とする）とを選択する信号（以下、スキャン
セレクト信号とする）ＳＳＥＬが選択信号ＳＥに入力さ
れる。
【０００５】スキャンラッチＳＬＨＢ１１では入力デー
タとして制御回路ＤＥＣ１の出力信号ＤＣ１１が入力信
号Ｄに入力され、スキャン入力信号ＳＩＮが入力信号Ｓ
Ｉに入力される。
タとして制御回路ＤＥＣ１の出力信号ＤＣ１１が入力信
号Ｄに入力され、スキャン入力信号ＳＩＮが入力信号Ｓ
Ｉに入力される。
【０００６】また、スキャンラッチＳＬＨＢ１１の出力
信号ＯはトライステートバッファＴＢＦ１の制御信号Ｃ
ＮＴ１１とスキャンチェーンＳＣ１１とになり、スキャ
ンチェーンＳＣ１１は次段のスキャンラッチＳＬＨＢ１
２の入力信号ＳＩに入力される。
信号ＯはトライステートバッファＴＢＦ１の制御信号Ｃ
ＮＴ１１とスキャンチェーンＳＣ１１とになり、スキャ
ンチェーンＳＣ１１は次段のスキャンラッチＳＬＨＢ１
２の入力信号ＳＩに入力される。
【０００７】スキャンラッチＳＬＨＢ１２では入力デー
タとして制御回路ＤＥＣ２の出力信号ＤＣ１２が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１１の
出力信号ＯがスキャンチェーンＳＣ１１を介して入力信
号ＳＩに入力される。
タとして制御回路ＤＥＣ２の出力信号ＤＣ１２が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１１の
出力信号ＯがスキャンチェーンＳＣ１１を介して入力信
号ＳＩに入力される。
【０００８】また、スキャンラッチＳＬＨＢ１２の出力
信号ＯはトライステートバッファＴＢＦ２の制御信号Ｃ
ＮＴ１２とスキャンチェーンＳＣ１２とになり、スキャ
ンチェーンＳＣ１２は次段のスキャンラッチＳＬＨＢ１
３の入力信号ＳＩに入力される。
信号ＯはトライステートバッファＴＢＦ２の制御信号Ｃ
ＮＴ１２とスキャンチェーンＳＣ１２とになり、スキャ
ンチェーンＳＣ１２は次段のスキャンラッチＳＬＨＢ１
３の入力信号ＳＩに入力される。
【０００９】スキャンラッチＳＬＨＢ１３では入力デー
タとして制御回路ＤＥＣ３の出力信号ＤＣ１３が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１２の
出力信号ＯがスキャンチェーンＳＣ１２を介して入力信
号ＳＩに入力される。
タとして制御回路ＤＥＣ３の出力信号ＤＣ１３が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１２の
出力信号ＯがスキャンチェーンＳＣ１２を介して入力信
号ＳＩに入力される。
【００１０】また、スキャンラッチＳＬＨＢ１３の出力
信号ＯはトライステートバッファＴＢＦ３の制御信号Ｃ
ＮＴ１３とスキャン出力信号ＳＯＵＴとになる。
信号ＯはトライステートバッファＴＢＦ３の制御信号Ｃ
ＮＴ１３とスキャン出力信号ＳＯＵＴとになる。
【００１１】図７に示すスキャンパス回路の動作を図８
のタイミングチャートを用いて以下説明する。
のタイミングチャートを用いて以下説明する。
【００１２】第１の動作として通常動作を行う場合に、
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ１
〜ＤＥＣ３の出力信号ＤＣ１１〜ＤＣ１３が論理「１０
０」である時の動作について説明する。
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ１
〜ＤＥＣ３の出力信号ＤＣ１１〜ＤＣ１３が論理「１０
０」である時の動作について説明する。
【００１３】スキャンラッチＳＬＨＢ１１〜ＳＬＨＢ１
３は夫々マスタクロックＣＬＫの立上りエッジにより論
理「１００」をラッチして出力信号Ｏから出力する。よ
って、制御信号ＣＮＴ１１〜ＣＮＴ１３とスキャンチェ
ーンＳＣ１１，ＳＣ１２及びスキャン出力信号ＳＯＵＴ
とは夫々論理「１００」となる。
３は夫々マスタクロックＣＬＫの立上りエッジにより論
理「１００」をラッチして出力信号Ｏから出力する。よ
って、制御信号ＣＮＴ１１〜ＣＮＴ１３とスキャンチェ
ーンＳＣ１１，ＳＣ１２及びスキャン出力信号ＳＯＵＴ
とは夫々論理「１００」となる。
【００１４】ここで、４ビット長のデータ信号ＤＩ１が
論理「００００」で、４ビット長のデータ信号ＤＩ２が
論理「０１０１」で、４ビット長のデータ信号ＤＩ３が
論理「１１１１」である時、制御信号ＣＮＴ１１〜ＣＮ
Ｔ１３が論理「１００」なので、トライステートバッフ
ァＴＢＦ１が導通し、バスＢＵＳ上の値はデータ信号Ｄ
Ｉ１の論理「００００」になる。
論理「００００」で、４ビット長のデータ信号ＤＩ２が
論理「０１０１」で、４ビット長のデータ信号ＤＩ３が
論理「１１１１」である時、制御信号ＣＮＴ１１〜ＣＮ
Ｔ１３が論理「１００」なので、トライステートバッフ
ァＴＢＦ１が導通し、バスＢＵＳ上の値はデータ信号Ｄ
Ｉ１の論理「００００」になる。
【００１５】第２の動作としてスキャン動作を行う場合
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ｂ１１〜ＳＬＨＢ１３が上記第１の動作でラッチした論
理「１００」を保持している時の動作について説明す
る。
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ｂ１１〜ＳＬＨＢ１３が上記第１の動作でラッチした論
理「１００」を保持している時の動作について説明す
る。
【００１６】テストクロックＴＣＫの１回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
【００１７】スキャンラッチＳＬＨＢ１２はスキャンチ
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００１８】スキャンラッチＳＬＨＢ１３はスキャンチ
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
【００１９】これによって、制御信号ＣＮＴ１１〜ＣＮ
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１１０」となる。
よって、トライステートバッファＴＢＦ１，ＴＢＦ２が
夫々導通する。
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１１０」となる。
よって、トライステートバッファＴＢＦ１，ＴＢＦ２が
夫々導通する。
【００２０】ここで、データ信号ＤＩ１が論理「０００
０」で、データ信号ＤＩ２が論理「０１０１」で、デー
タ信号ＤＩ３が論理「１１１１」である時、バスＢＵＳ
上では１ビット目のデータと３ビット目のデータとが衝
突してしまう。
０」で、データ信号ＤＩ２が論理「０１０１」で、デー
タ信号ＤＩ３が論理「１１１１」である時、バスＢＵＳ
上では１ビット目のデータと３ビット目のデータとが衝
突してしまう。
【００２１】テストクロックＴＣＫの２回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチし、こ
の論理「０」を出力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチし、こ
の論理「０」を出力信号Ｏから出力する。
【００２２】スキャンラッチＳＬＨＢ１２はスキャンチ
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００２３】スキャンラッチＳＬＨＢ１３はスキャンチ
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００２４】これによって、制御信号ＣＮＴ１１〜ＣＮ
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「０１１」となる。
よって、トライステートバッファＴＢＦ２，ＴＢＦ３と
が導通する。
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「０１１」となる。
よって、トライステートバッファＴＢＦ２，ＴＢＦ３と
が導通する。
【００２５】ここで、データ信号ＤＩ１が論理「０００
０」で、データ信号ＤＩ２が論理「０１０１」で、デー
タ信号ＤＩ３が論理「１１１１」である時、バスＢＵＳ
上では２ビット目のデータと４ビット目のデータとが衝
突してしまう。
０」で、データ信号ＤＩ２が論理「０１０１」で、デー
タ信号ＤＩ３が論理「１１１１」である時、バスＢＵＳ
上では２ビット目のデータと４ビット目のデータとが衝
突してしまう。
【００２６】テストクロックＴＣＫの３回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
【００２７】スキャンラッチＳＬＨＢ１２はスキャンチ
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
ェーンＳＣ１１からスキャンラッチＳＬＨＢ１１が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
【００２８】スキャンラッチＳＬＨＢ１３はスキャンチ
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１２からスキャンラッチＳＬＨＢ１２が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００２９】これによって、制御信号ＣＮＴ１１〜ＣＮ
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１０１」となる。
テストクロックＴＣＫの３回目の立上りでスキャン動作
が終わった場合、トライステートバッファＴＢＦ１，Ｔ
ＢＦ３は導通状態のままとなる。
Ｔ１３とスキャンチェーンＳＣ１１，ＳＣ１２及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１０１」となる。
テストクロックＴＣＫの３回目の立上りでスキャン動作
が終わった場合、トライステートバッファＴＢＦ１，Ｔ
ＢＦ３は導通状態のままとなる。
【００３０】このとき、データ信号ＤＩ１が論理「００
００」で、データ信号ＤＩ２が論理「０１０１」で、デ
ータ信号ＤＩ３が論理「１１１１」であれば、バスＢＵ
Ｓ上では全ビットが衝突して膨大な電流が流れてしま
う。
００」で、データ信号ＤＩ２が論理「０１０１」で、デ
ータ信号ＤＩ３が論理「１１１１」であれば、バスＢＵ
Ｓ上では全ビットが衝突して膨大な電流が流れてしま
う。
【００３１】上述したスキャンパス回路は、スキャンラ
ッチＳＬＨＢ１１〜ＳＬＨＢ１３の出力信号Ｏをトライ
ステートバッファＴＢＦ１〜ＴＢＦ３の制御信号とスキ
ャンチェーンＳＣ１１，ＳＣ１２及びスキャン出力信号
ＳＯＵＴとに用いる回路である。
ッチＳＬＨＢ１１〜ＳＬＨＢ１３の出力信号Ｏをトライ
ステートバッファＴＢＦ１〜ＴＢＦ３の制御信号とスキ
ャンチェーンＳＣ１１，ＳＣ１２及びスキャン出力信号
ＳＯＵＴとに用いる回路である。
【００３２】このスキャンパス回路は『フォールトトレ
ラントシステム論；第３章ハードウエアのテスト』（当
麻喜弘編著、電子情報通信学会、１９９０，６、Ｐ．９
３）に記載されているスキャンパス回路で使用している
ラッチを用いた場合と同様の動作をする。
ラントシステム論；第３章ハードウエアのテスト』（当
麻喜弘編著、電子情報通信学会、１９９０，６、Ｐ．９
３）に記載されているスキャンパス回路で使用している
ラッチを用いた場合と同様の動作をする。
【００３３】また、他のスキャンパス回路としては、図
９に示すように、スキャンラッチＳＬＨＢ１４〜ＳＬＨ
Ｂ１６の出力信号Ｏをスキャンチェーンとして直列に接
続し、その出力信号Ｏをデータ衝突防止回路ＤＦＰＣに
入力し、データ衝突防止回路ＤＦＰＣの出力で選択回路
ＭＵＸを制御する回路がある。
９に示すように、スキャンラッチＳＬＨＢ１４〜ＳＬＨ
Ｂ１６の出力信号Ｏをスキャンチェーンとして直列に接
続し、その出力信号Ｏをデータ衝突防止回路ＤＦＰＣに
入力し、データ衝突防止回路ＤＦＰＣの出力で選択回路
ＭＵＸを制御する回路がある。
【００３４】スキャンラッチＳＬＨＢ１４〜ＳＬＨＢ１
６では共通な入力信号として、マスタクロックＣＬＫが
クロック信号ＣＫに入力され、テストクロックＴＣＫが
クロック信号ＴＫに入力され、スキャンセレクト信号Ｓ
ＳＥＬが選択信号ＳＥに入力される。
６では共通な入力信号として、マスタクロックＣＬＫが
クロック信号ＣＫに入力され、テストクロックＴＣＫが
クロック信号ＴＫに入力され、スキャンセレクト信号Ｓ
ＳＥＬが選択信号ＳＥに入力される。
【００３５】スキャンラッチＳＬＨＢ１４では入力デー
タとして制御回路ＤＥＣ４の出力信号ＤＣ１４が入力信
号Ｄに入力され、スキャン入力信号ＳＩＮが入力信号Ｓ
Ｉに入力される。
タとして制御回路ＤＥＣ４の出力信号ＤＣ１４が入力信
号Ｄに入力され、スキャン入力信号ＳＩＮが入力信号Ｓ
Ｉに入力される。
【００３６】また、スキャンラッチＳＬＨＢ１４の出力
信号Ｏは制御信号ＣＮＴ１４とスキャンチェーンＳＣ１
４とになり、それらはデータ衝突防止回路ＤＦＰＣの入
力と次段のスキャンラッチＳＬＨＢ１５の入力信号ＳＩ
とに夫々入力される。データ衝突防止回路ＤＦＰＣの出
力信号ＭＣＮＴ４は選択回路ＭＵＸの制御信号となる。
信号Ｏは制御信号ＣＮＴ１４とスキャンチェーンＳＣ１
４とになり、それらはデータ衝突防止回路ＤＦＰＣの入
力と次段のスキャンラッチＳＬＨＢ１５の入力信号ＳＩ
とに夫々入力される。データ衝突防止回路ＤＦＰＣの出
力信号ＭＣＮＴ４は選択回路ＭＵＸの制御信号となる。
【００３７】スキャンラッチＳＬＨＢ１５では入力デー
タとして制御回路ＤＥＣ５の出力信号ＤＣ１５が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１４の
出力信号ＯがスキャンチェーンＳＣ１４を介して入力信
号ＳＩに入力される。
タとして制御回路ＤＥＣ５の出力信号ＤＣ１５が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１４の
出力信号ＯがスキャンチェーンＳＣ１４を介して入力信
号ＳＩに入力される。
【００３８】また、スキャンラッチＳＬＨＢ１５の出力
信号Ｏは制御信号ＣＮＴ１５とスキャンチェーンＳＣ１
５とになり、それらはデータ衝突防止回路ＤＦＰＣの入
力と次段のスキャンラッチＳＬＨＢ１６の入力信号ＳＩ
とに夫々入力される。データ衝突防止回路ＤＦＰＣの出
力信号ＭＣＮＴ５は選択回路ＭＵＸの制御信号となる。
信号Ｏは制御信号ＣＮＴ１５とスキャンチェーンＳＣ１
５とになり、それらはデータ衝突防止回路ＤＦＰＣの入
力と次段のスキャンラッチＳＬＨＢ１６の入力信号ＳＩ
とに夫々入力される。データ衝突防止回路ＤＦＰＣの出
力信号ＭＣＮＴ５は選択回路ＭＵＸの制御信号となる。
【００３９】スキャンラッチＳＬＨＢ１６では入力デー
タとして制御回路ＤＥＣ６の出力信号ＤＣ１６が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１５の
出力信号ＯがスキャンチェーンＳＣ１５を介して入力信
号ＳＩに入力される。
タとして制御回路ＤＥＣ６の出力信号ＤＣ１６が入力信
号Ｄに入力され、前段のスキャンラッチＳＬＨＢ１５の
出力信号ＯがスキャンチェーンＳＣ１５を介して入力信
号ＳＩに入力される。
【００４０】また、スキャンラッチＳＬＨＢ１６の出力
信号Ｏはデータ衝突防止回路ＤＦＰＣの入力信号ＣＮＴ
１６とスキャン出力信号ＳＯＵＴとになる。データ衝突
防止回路ＤＦＰＣの出力信号ＭＣＮＴ６は選択回路ＭＵ
Ｘの制御信号となる。
信号Ｏはデータ衝突防止回路ＤＦＰＣの入力信号ＣＮＴ
１６とスキャン出力信号ＳＯＵＴとになる。データ衝突
防止回路ＤＦＰＣの出力信号ＭＣＮＴ６は選択回路ＭＵ
Ｘの制御信号となる。
【００４１】図９に示すスキャンパス回路の動作を図１
０のタイミングチャートを用いて以下説明する。
０のタイミングチャートを用いて以下説明する。
【００４２】第１の動作として通常動作を行う場合に、
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ４
〜ＤＥＣ６の出力信号ＤＣ１４〜ＤＣ１６が論理「１０
０」である時の動作について説明する。
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ４
〜ＤＥＣ６の出力信号ＤＣ１４〜ＤＣ１６が論理「１０
０」である時の動作について説明する。
【００４３】スキャンラッチＳＬＨＢ１４〜ＳＬＨＢ１
６は夫々マスタクロックＣＬＫの立上りエッジにより論
理「１００」をラッチして出力信号Ｏから出力する。よ
って、制御信号ＣＮＴ１４〜ＣＮＴ１６とスキャンチェ
ーンＳＣ１４，ＳＣ１５及びスキャン出力信号ＳＯＵＴ
とは論理「１００」となる。
６は夫々マスタクロックＣＬＫの立上りエッジにより論
理「１００」をラッチして出力信号Ｏから出力する。よ
って、制御信号ＣＮＴ１４〜ＣＮＴ１６とスキャンチェ
ーンＳＣ１４，ＳＣ１５及びスキャン出力信号ＳＯＵＴ
とは論理「１００」となる。
【００４４】このとき、スキャンセレクト信号ＳＳＥＬ
が論理「０」であるので、データ衝突防止回路ＤＦＰＣ
の出力信号ＭＣＮＴ４〜ＭＣＮＴ６は制御信号ＣＮＴ１
４〜ＣＮＴ１６の論理「１００」を伝搬する。
が論理「０」であるので、データ衝突防止回路ＤＦＰＣ
の出力信号ＭＣＮＴ４〜ＭＣＮＴ６は制御信号ＣＮＴ１
４〜ＣＮＴ１６の論理「１００」を伝搬する。
【００４５】ここで、４ビット長のデータ信号ＤＩ４が
論理「１０００」で、４ビット長のデータ信号ＤＩ５が
論理「０１０１」で、４ビット長のデータ信号ＤＩ６が
論理「０１１０」で、４ビット長のデータ信号ＤＩ７が
論理「０００１」である時、出力信号ＭＣＮＴ４〜ＭＣ
ＮＴ６が論理「１００」なので、データ信号ＤＩ４が選
択される。
論理「１０００」で、４ビット長のデータ信号ＤＩ５が
論理「０１０１」で、４ビット長のデータ信号ＤＩ６が
論理「０１１０」で、４ビット長のデータ信号ＤＩ７が
論理「０００１」である時、出力信号ＭＣＮＴ４〜ＭＣ
ＮＴ６が論理「１００」なので、データ信号ＤＩ４が選
択される。
【００４６】すると、演算回路ＡＬＵは加算動作により
データ信号ＤＩ４の論理「１０００」とデータ信号ＤＩ
７の論理「０００１」とを加算するので、演算結果ＳＵ
Ｍは論理「１００１」となる。
データ信号ＤＩ４の論理「１０００」とデータ信号ＤＩ
７の論理「０００１」とを加算するので、演算結果ＳＵ
Ｍは論理「１００１」となる。
【００４７】このとき、選択回路ＭＵＸではデータ衝突
防止回路ＤＦＰＣからの出力信号ＭＣＮＴ４〜ＭＣＮＴ
６で選択動作を行うため、スキャンラッチＳＬＨＢ１４
〜ＳＬＨＢ１６からの制御信号ＣＮＴ１４〜ＣＮＴ１６
で直接選択動作を行うときよりも遅延時間ｔ１だけ遅れ
てしまう。
防止回路ＤＦＰＣからの出力信号ＭＣＮＴ４〜ＭＣＮＴ
６で選択動作を行うため、スキャンラッチＳＬＨＢ１４
〜ＳＬＨＢ１６からの制御信号ＣＮＴ１４〜ＣＮＴ１６
で直接選択動作を行うときよりも遅延時間ｔ１だけ遅れ
てしまう。
【００４８】第２の動作としてスキャン動作を行う場合
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ｂ１４〜ＳＬＨＢ１６が上記第１の動作でラッチした論
理「１００」を保持している時の動作について説明す
る。
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ｂ１４〜ＳＬＨＢ１６が上記第１の動作でラッチした論
理「１００」を保持している時の動作について説明す
る。
【００４９】テストクロックＴＣＫの１回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力する。
【００５０】スキャンラッチＳＬＨＢ１５はスキャンチ
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００５１】スキャンラッチＳＬＨＢ１６はスキャンチ
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
【００５２】これによって、制御信号ＣＮＴ１４〜ＣＮ
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１１０」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「１１０」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１１０」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「１１０」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
【００５３】テストクロックＴＣＫの２回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチして出
力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチして出
力信号Ｏから出力する。
【００５４】スキャンラッチＳＬＨＢ１５はスキャンチ
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値、論理「１」をラッチして出力信号Ｏから出
力する。
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値、論理「１」をラッチして出力信号Ｏから出
力する。
【００５５】スキャンラッチＳＬＨＢ１６はスキャンチ
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値、論理「１」をラッチして出力信号Ｏから出
力する。
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値、論理「１」をラッチして出力信号Ｏから出
力する。
【００５６】これによって、制御信号ＣＮＴ１４〜ＣＮ
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「０１１」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「０１１」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「０１１」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「０１１」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
【００５７】テストクロックＴＣＫの３回目の立上りエ
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチして出
力信号Ｏから出力する。
ッジで、スキャンラッチＳＬＨＢ１４は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「１」をラッチして出
力信号Ｏから出力する。
【００５８】スキャンラッチＳＬＨＢ１５はスキャンチ
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
ェーンＳＣ１４からスキャンラッチＳＬＨＢ１４が保持
していた値である論理「０」をラッチし、この論理
「０」を出力信号Ｏから出力する。
【００５９】スキャンラッチＳＬＨＢ１６はスキャンチ
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
ェーンＳＣ１５からスキャンラッチＳＬＨＢ１５が保持
していた値である論理「１」をラッチし、この論理
「１」を出力信号Ｏから出力する。
【００６０】これによって、制御信号ＣＮＴ１４〜ＣＮ
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１０１」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「１０１」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
Ｔ１６とスキャンチェーンＳＣ１４，ＳＣ１５及びスキ
ャン出力信号ＳＯＵＴとは夫々論理「１０１」となる。
このとき、スキャンセレクト信号ＳＳＥＬが論理「１」
であるので、データ衝突防止回路ＤＦＰＣから選択回路
ＭＵＸへの出力信号ＭＣＮＴ４〜ＭＣＮＴ６には制御信
号ＣＮＴ１４〜ＣＮＴ１６の論理「１０１」が伝搬され
ず、固定値である論理「００１」が出力される。よっ
て、スキャン動作時には常に選択回路ＭＵＸでデータ信
号ＤＩ６が選択される。
【００６１】上述したスキャンパス回路は、スキャンラ
ッチＳＬＨＢ１４〜ＳＬＨＢ１６の出力信号Ｏをスキャ
ンチェーンＳＣ１４，ＳＣ１５及びスキャン出力信号Ｓ
ＯＵＴとデータ衝突防止回路ＤＦＰＣの入力信号とし、
データ衝突防止回路ＤＦＰＣの出力で選択回路ＭＵＸを
制御する回路である。
ッチＳＬＨＢ１４〜ＳＬＨＢ１６の出力信号Ｏをスキャ
ンチェーンＳＣ１４，ＳＣ１５及びスキャン出力信号Ｓ
ＯＵＴとデータ衝突防止回路ＤＦＰＣの入力信号とし、
データ衝突防止回路ＤＦＰＣの出力で選択回路ＭＵＸを
制御する回路である。
【００６２】このデータ衝突防止回路は『ｓｙｎｏｐｓ
ｙｓ（日本シノプス株式会社の商標）Ｔｅｓｔ Ｃｏｍ
ｐｉｌｅｒ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ（日本
語版）Ｖｅｒｓｉｏｎ２．０；５章スキャンテスト回路
の追加』（日本シノプス株式会社１９９１．８刊）の図
５−２に記載されているスリーステート無効化回路と同
様の動作をする。
ｙｓ（日本シノプス株式会社の商標）Ｔｅｓｔ Ｃｏｍ
ｐｉｌｅｒ Ｒｅｆｅｒｅｎｃｅ Ｍａｎｕａｌ（日本
語版）Ｖｅｒｓｉｏｎ２．０；５章スキャンテスト回路
の追加』（日本シノプス株式会社１９９１．８刊）の図
５−２に記載されているスリーステート無効化回路と同
様の動作をする。
【００６３】
【発明が解決しようとする課題】上述した従来のスキャ
ンパス回路では、スキャンラッチの出力をデータ回路の
制御用及びスキャンデータ伝搬用の両方に用いているた
め、スキャンデータがデータ回路の制御用となる。よっ
て、スキャンするデータの組合せによってはデータ回路
のデータ同士が衝突し、ＩＣを破壊することがある。
ンパス回路では、スキャンラッチの出力をデータ回路の
制御用及びスキャンデータ伝搬用の両方に用いているた
め、スキャンデータがデータ回路の制御用となる。よっ
て、スキャンするデータの組合せによってはデータ回路
のデータ同士が衝突し、ＩＣを破壊することがある。
【００６４】また、この問題を防ぐためにデータ衝突防
止回路を配設すると、そのデータ衝突防止回路によって
データ回路の制御が遅れてしまい、動作周波数に影響を
及ぼすという問題がある。
止回路を配設すると、そのデータ衝突防止回路によって
データ回路の制御が遅れてしまい、動作周波数に影響を
及ぼすという問題がある。
【００６５】そこで、本発明は上記問題点を解消し、動
作周波数に影響を及ぼすことなく、スキャン動作時のデ
ータ衝突によるＩＣ破壊を防止することができるスキャ
ンパス回路を提供することにある。
作周波数に影響を及ぼすことなく、スキャン動作時のデ
ータ衝突によるＩＣ破壊を防止することができるスキャ
ンパス回路を提供することにある。
【００６６】
【問題を解決するための手段】本発明のスキャンパス回
路は、スキャンデータを伝搬する信号線によって縦続接
続されかつシフトレジスタとして動作する複数のスキャ
ンラッチを含むスキャンパス回路であって、通常動作時
のデータを出力する出力端子と、前記信号線に接続され
かつスキャン動作時のデータを出力するスキャン出力端
子と、スキャン指示信号にしたがって保持データの前記
出力端子への出力を抑止する手段とを前記複数のスキャ
ンラッチ各々に具備している。
路は、スキャンデータを伝搬する信号線によって縦続接
続されかつシフトレジスタとして動作する複数のスキャ
ンラッチを含むスキャンパス回路であって、通常動作時
のデータを出力する出力端子と、前記信号線に接続され
かつスキャン動作時のデータを出力するスキャン出力端
子と、スキャン指示信号にしたがって保持データの前記
出力端子への出力を抑止する手段とを前記複数のスキャ
ンラッチ各々に具備している。
【００６７】本発明の他のスキャンパス回路は、スキャ
ンデータを伝搬する信号線によって縦続接続されかつシ
フトレジスタとして動作する複数のスキャンラッチを含
むスキャンパス回路であって、通常動作時のデータを入
力する入力端子と、前記信号線に接続されかつスキャン
動作時のデータを入力するスキャン入力端子と、前記入
力端子及び前記スキャン入力端子から入力されたデータ
を共通に保持する手段と、前記通常動作時のデータを出
力する出力端子と、前記信号線に接続されかつ前記スキ
ャン動作時のデータを出力するスキャン出力端子と、ス
キャン指示信号にしたがって保持データの前記出力端子
への出力を抑止する手段とを前記複数のスキャンラッチ
各々に具備している。
ンデータを伝搬する信号線によって縦続接続されかつシ
フトレジスタとして動作する複数のスキャンラッチを含
むスキャンパス回路であって、通常動作時のデータを入
力する入力端子と、前記信号線に接続されかつスキャン
動作時のデータを入力するスキャン入力端子と、前記入
力端子及び前記スキャン入力端子から入力されたデータ
を共通に保持する手段と、前記通常動作時のデータを出
力する出力端子と、前記信号線に接続されかつ前記スキ
ャン動作時のデータを出力するスキャン出力端子と、ス
キャン指示信号にしたがって保持データの前記出力端子
への出力を抑止する手段とを前記複数のスキャンラッチ
各々に具備している。
【００６８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００６９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例によるス
キャンパス回路はスキャンラッチＳＬＨＡ１〜ＳＬＨＡ
３各々の出力信号ＳＯをスキャンチェーンとして直列に
接続し、出力信号ＯでトライステートバッファＴＢＦ１
〜ＴＢＦ３を制御する回路である。
ック図である。図において、本発明の一実施例によるス
キャンパス回路はスキャンラッチＳＬＨＡ１〜ＳＬＨＡ
３各々の出力信号ＳＯをスキャンチェーンとして直列に
接続し、出力信号ＯでトライステートバッファＴＢＦ１
〜ＴＢＦ３を制御する回路である。
【００７０】スキャンラッチＳＬＨＡ１〜ＳＬＨＡ３で
は共通な入力信号として、マスタクロックＣＬＫがクロ
ック信号ＣＫに入力され、テストクロックＴＣＫがクロ
ック信号ＴＫに入力され、スキャンセレクト信号ＳＳＥ
Ｌが選択信号ＳＥに入力される。
は共通な入力信号として、マスタクロックＣＬＫがクロ
ック信号ＣＫに入力され、テストクロックＴＣＫがクロ
ック信号ＴＫに入力され、スキャンセレクト信号ＳＳＥ
Ｌが選択信号ＳＥに入力される。
【００７１】スキャンラッチＳＬＨＡ１では入力データ
として制御回路ＤＥＣ１の出力信号ＤＣ１が入力信号Ｄ
に入力され、スキャン入力信号ＳＩＮが入力信号ＳＩに
入力される。
として制御回路ＤＥＣ１の出力信号ＤＣ１が入力信号Ｄ
に入力され、スキャン入力信号ＳＩＮが入力信号ＳＩに
入力される。
【００７２】また、スキャンラッチＳＬＨＡ１の出力信
号ＯはトライステートバッファＴＢＦ１の制御信号ＣＮ
Ｔ１となり、出力信号ＳＯはスキャンチェーンＳＣ１と
なって次段のスキャンラッチＳＬＨＡ２の入力信号ＳＩ
に入力される。
号ＯはトライステートバッファＴＢＦ１の制御信号ＣＮ
Ｔ１となり、出力信号ＳＯはスキャンチェーンＳＣ１と
なって次段のスキャンラッチＳＬＨＡ２の入力信号ＳＩ
に入力される。
【００７３】スキャンラッチＳＬＨＡ２では入力データ
として制御回路ＤＥＣ２の出力信号ＤＣ２が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ１の出力信
号ＳＯがスキャンチェーンＳＣ１を介して入力信号ＳＩ
に入力される。
として制御回路ＤＥＣ２の出力信号ＤＣ２が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ１の出力信
号ＳＯがスキャンチェーンＳＣ１を介して入力信号ＳＩ
に入力される。
【００７４】また、スキャンラッチＳＬＨＡ２の出力信
号ＯはトライステートバッファＴＢＦ２の制御信号ＣＮ
Ｔ２となり、出力信号ＳＯはスキャンチェーンＳＣ２と
なって次段のスキャンラッチＳＬＨＡ３の入力信号ＳＩ
に入力される。
号ＯはトライステートバッファＴＢＦ２の制御信号ＣＮ
Ｔ２となり、出力信号ＳＯはスキャンチェーンＳＣ２と
なって次段のスキャンラッチＳＬＨＡ３の入力信号ＳＩ
に入力される。
【００７５】スキャンラッチＳＬＨＡ３では入力データ
として制御回路ＤＥＣ３の出力信号ＤＣ３が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ２の出力信
号ＳＯがスキャンチェーンＳＣ２を介して入力信号ＳＩ
に入力される。
として制御回路ＤＥＣ３の出力信号ＤＣ３が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ２の出力信
号ＳＯがスキャンチェーンＳＣ２を介して入力信号ＳＩ
に入力される。
【００７６】また、スキャンラッチＳＬＨＡ３の出力信
号ＯはトライステートバッファＴＢＦ３の制御信号ＣＮ
Ｔ３となり、出力信号ＳＯはスキャン出力信号ＳＯＵＴ
となる。
号ＯはトライステートバッファＴＢＦ３の制御信号ＣＮ
Ｔ３となり、出力信号ＳＯはスキャン出力信号ＳＯＵＴ
となる。
【００７７】図２は本発明の一実施例の動作を示すタイ
ミングチャートである。これら図１及び図２を用いて本
発明の一実施例によるスキャンパス回路の動作について
説明する。
ミングチャートである。これら図１及び図２を用いて本
発明の一実施例によるスキャンパス回路の動作について
説明する。
【００７８】第１の動作として通常動作を行う場合に、
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ１
〜ＤＥＣ３の出力信号ＤＣ１〜ＤＣ３が論理「１００」
である時の動作について説明する。
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ１
〜ＤＥＣ３の出力信号ＤＣ１〜ＤＣ３が論理「１００」
である時の動作について説明する。
【００７９】スキャンラッチＳＬＨＡ１〜ＳＬＨＡ３は
夫々マスタクロックＣＬＫの立上りエッジにより論理
「１００」をラッチして出力信号Ｏと出力信号ＳＯとか
ら出力する。よって、制御信号ＣＮＴ１〜ＣＮＴ３とス
キャンチェーンＳＣ１，ＳＣ２及びスキャン出力信号Ｓ
ＯＵＴとは夫々論理「１００」となり、トライステート
バッファＴＢＦ１が選択される。
夫々マスタクロックＣＬＫの立上りエッジにより論理
「１００」をラッチして出力信号Ｏと出力信号ＳＯとか
ら出力する。よって、制御信号ＣＮＴ１〜ＣＮＴ３とス
キャンチェーンＳＣ１，ＳＣ２及びスキャン出力信号Ｓ
ＯＵＴとは夫々論理「１００」となり、トライステート
バッファＴＢＦ１が選択される。
【００８０】ここで、４ビットデータの信号ＤＩ１が論
理「００００」で、４ビットデータの信号ＤＩ２が論理
「０１０１」で、４ビットデータの信号ＤＩ３が論理
「１１１１」である時、バスＢＵＳ上の値はデータ信号
ＤＩ１の論理「００００」となる。
理「００００」で、４ビットデータの信号ＤＩ２が論理
「０１０１」で、４ビットデータの信号ＤＩ３が論理
「１１１１」である時、バスＢＵＳ上の値はデータ信号
ＤＩ１の論理「００００」となる。
【００８１】第２の動作としてスキャン動作を行う場合
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ａ１〜ＳＬＨＡ３が上記第１の動作でラッチした論理
「１００」を保持しているときの動作について説明す
る。
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ａ１〜ＳＬＨＡ３が上記第１の動作でラッチした論理
「１００」を保持しているときの動作について説明す
る。
【００８２】テストクロックＴＣＫの１回目の立上りエ
ッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理を「１」をラッチし、こ
の論理「１」を出力信号Ｏからは出力せずに出力信号Ｓ
Ｏから出力する。
ッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理を「１」をラッチし、こ
の論理「１」を出力信号Ｏからは出力せずに出力信号Ｓ
Ｏから出力する。
【００８３】スキャンラッチＳＬＨＡ２はスキャンチェ
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００８４】スキャンラッチＳＬＨＡ３はスキャンチェ
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「０」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「０」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００８５】テストクロックＴＣＫの２回目の立上がり
エッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチし、こ
の論理「０」を出力信号Ｏからは出力せずに出力信号Ｓ
Ｏから出力する。
エッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩか
らスキャン入力信号ＳＩＮの論理「０」をラッチし、こ
の論理「０」を出力信号Ｏからは出力せずに出力信号Ｓ
Ｏから出力する。
【００８６】スキャンラッチＳＬＨＡ２はスキャンチェ
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００８７】スキャンラッチＳＬＨＡ３はスキャンチェ
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００８８】テストクロックＴＣＫの３回目の立上りエ
ッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「１」をラッチし、この
論理「１」を出力信号Ｏからは出力せずに出力信号ＳＯ
から出力する。
ッジで、スキャンラッチＳＬＨＡ１は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「１」をラッチし、この
論理「１」を出力信号Ｏからは出力せずに出力信号ＳＯ
から出力する。
【００８９】スキャンラッチＳＬＨＡ２はスキャンチェ
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ１からスキャンラッチＳＬＨＡ１が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００９０】スキャンラッチＳＬＨＡ３はスキャンチェ
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ２からスキャンラッチＳＬＨＡ２が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【００９１】このとき、スキャンラッチＳＬＨＡ１〜Ｓ
ＬＨＡ３の出力信号Ｏは通常動作時にラッチした値であ
る論理「１００」が保持されているので、制御信号ＣＮ
Ｔ１〜ＣＮＴ３が論理「１００」となってトライステー
トバッファＴＢＦ１が導通し、バスＢＵＳ上の値はデー
タ信号ＤＩ１の論理「００００」となる。
ＬＨＡ３の出力信号Ｏは通常動作時にラッチした値であ
る論理「１００」が保持されているので、制御信号ＣＮ
Ｔ１〜ＣＮＴ３が論理「１００」となってトライステー
トバッファＴＢＦ１が導通し、バスＢＵＳ上の値はデー
タ信号ＤＩ１の論理「００００」となる。
【００９２】上述したスキャンパス回路はスキャンラッ
チＳＬＨＡ１〜ＳＬＨＡ３の出力信号Ｏをトライステー
トバッファＴＢＦ１〜ＴＢＦ３の制御信号ＣＮＴ１〜Ｃ
ＮＴ３に用い、出力信号ＳＯをスキャンチェーンに用い
る回路である。
チＳＬＨＡ１〜ＳＬＨＡ３の出力信号Ｏをトライステー
トバッファＴＢＦ１〜ＴＢＦ３の制御信号ＣＮＴ１〜Ｃ
ＮＴ３に用い、出力信号ＳＯをスキャンチェーンに用い
る回路である。
【００９３】図３は本発明の他の実施例を示すブロック
図である。図において、本発明の他の実施例によるスキ
ャンパス回路はスキャンラッチＳＬＨＡ４〜ＳＬＨＡ６
の出力信号ＳＯをスキャンチェーンとして直列に接続
し、出力信号Ｏを選択回路ＭＵＸの制御信号ＣＮＴ４〜
ＣＮＴ６とする回路である。
図である。図において、本発明の他の実施例によるスキ
ャンパス回路はスキャンラッチＳＬＨＡ４〜ＳＬＨＡ６
の出力信号ＳＯをスキャンチェーンとして直列に接続
し、出力信号Ｏを選択回路ＭＵＸの制御信号ＣＮＴ４〜
ＣＮＴ６とする回路である。
【００９４】スキャンラッチＳＬＨＡ４〜ＳＬＨＡ６で
は共通な入力信号として、マスタクロックＣＬＫがクロ
ック信号ＣＫに入力され、テストクロックＴＣＫがクロ
ック信号ＴＫに入力され、スキャンセレクト信号ＳＳＥ
Ｌが選択信号ＳＥに入力される。
は共通な入力信号として、マスタクロックＣＬＫがクロ
ック信号ＣＫに入力され、テストクロックＴＣＫがクロ
ック信号ＴＫに入力され、スキャンセレクト信号ＳＳＥ
Ｌが選択信号ＳＥに入力される。
【００９５】スキャンラッチＳＬＨＡ４では入力データ
として制御回路ＤＥＣ４の出力信号ＤＣ４が入力信号Ｄ
に入力され、スキャン入力信号ＳＩＮが入力信号ＳＩに
入力される。
として制御回路ＤＥＣ４の出力信号ＤＣ４が入力信号Ｄ
に入力され、スキャン入力信号ＳＩＮが入力信号ＳＩに
入力される。
【００９６】また、スキャンラッチＳＬＨＡ４の出力信
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ４となり、出力
信号ＳＯはスキャンチェーンＳＣ４になって次段のスキ
ャンラッチＳＬＨＡ５の入力信号ＳＩに入力される。
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ４となり、出力
信号ＳＯはスキャンチェーンＳＣ４になって次段のスキ
ャンラッチＳＬＨＡ５の入力信号ＳＩに入力される。
【００９７】スキャンラッチＳＬＨＡ５では入力データ
として制御回路ＤＥＣ５の出力信号ＤＣ５が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ４の出力信
号ＳＯがスキャンチェーンＳＣ４を介して入力信号ＳＩ
に入力される。
として制御回路ＤＥＣ５の出力信号ＤＣ５が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ４の出力信
号ＳＯがスキャンチェーンＳＣ４を介して入力信号ＳＩ
に入力される。
【００９８】また、スキャンラッチＳＬＨＡ５の出力信
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ５となり、出力
信号ＳＯはスキャンチェーンＳＣ５になって次段のスキ
ャンラッチＳＬＨＡ６の入力信号ＳＩに入力される。
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ５となり、出力
信号ＳＯはスキャンチェーンＳＣ５になって次段のスキ
ャンラッチＳＬＨＡ６の入力信号ＳＩに入力される。
【００９９】スキャンラッチＳＬＨＡ６では入力データ
として制御回路ＤＥＣ６の出力信号ＤＣ６が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ５の出力信
号ＳＯがスキャンチェーンＳＣ５を介して入力信号ＳＩ
に入力される。
として制御回路ＤＥＣ６の出力信号ＤＣ６が入力信号Ｄ
に入力され、前段のスキャンラッチＳＬＨＡ５の出力信
号ＳＯがスキャンチェーンＳＣ５を介して入力信号ＳＩ
に入力される。
【０１００】また、スキャンラッチＳＬＨＡ６の出力信
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ６となり、出力
信号ＳＯはスキャン出力信号ＳＯＵＴになる。
号Ｏは選択回路ＭＵＸの制御信号ＣＮＴ６となり、出力
信号ＳＯはスキャン出力信号ＳＯＵＴになる。
【０１０１】図４は本発明の他の実施例の動作を示すタ
イミングチャートである。これら図３及び図４を用いて
本発明の他の実施例によるスキャン回路の動作について
説明する。
イミングチャートである。これら図３及び図４を用いて
本発明の他の実施例によるスキャン回路の動作について
説明する。
【０１０２】第１の動作として通常動作を行う場合に、
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ４
〜ＤＥＣ６の出力信号ＤＣ４〜ＤＣ６が論理「１００」
である時の動作について説明する。
スキャンセレクト信号ＳＳＥＬが論理「０」で、テスト
クロックＴＣＫが論理「１」固定で、制御回路ＤＥＣ４
〜ＤＥＣ６の出力信号ＤＣ４〜ＤＣ６が論理「１００」
である時の動作について説明する。
【０１０３】スキャンラッチＳＬＨＡ４〜ＳＬＨＡ６は
夫々マスタクロックＣＬＫの立上りエッジにより論理
「１００」をラッチして出力信号Ｏと出力信号ＳＯとか
ら出力する。よって、制御信号ＣＮＴ４〜ＣＮＴ６とス
キャンチェーンＳＣ４，ＳＣ５及びスキャン出力信号Ｓ
ＯＵＴとは夫々論理「１００」となる。
夫々マスタクロックＣＬＫの立上りエッジにより論理
「１００」をラッチして出力信号Ｏと出力信号ＳＯとか
ら出力する。よって、制御信号ＣＮＴ４〜ＣＮＴ６とス
キャンチェーンＳＣ４，ＳＣ５及びスキャン出力信号Ｓ
ＯＵＴとは夫々論理「１００」となる。
【０１０４】これによって、選択回路ＭＵＸではデータ
信号ＤＩ４が選択されるので、演算回路ＡＬＵは加算動
作によってデータ信号ＤＩ４の論理「１０００」とデー
タ信号ＤＩ７が論理「０００１」とを加算するため、演
算結果ＳＵＭは論理「１００１」となる。
信号ＤＩ４が選択されるので、演算回路ＡＬＵは加算動
作によってデータ信号ＤＩ４の論理「１０００」とデー
タ信号ＤＩ７が論理「０００１」とを加算するため、演
算結果ＳＵＭは論理「１００１」となる。
【０１０５】第２の動作としてスキャン動作を行う場合
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ａ４〜ＳＬＨＡ６が上記第１の動作でラッチした論理
「１００」を保持しているときの動作について説明す
る。
に、スキャンセレクト信号ＳＳＥＬが論理「１」で、マ
スタクロックＣＬＫが論理「１」固定で、スキャン入力
信号ＳＩＮとしてシリアルデータが論理「１」，
「０」，「１」の順番で入力し、スキャンラッチＳＬＨ
Ａ４〜ＳＬＨＡ６が上記第１の動作でラッチした論理
「１００」を保持しているときの動作について説明す
る。
【０１０６】テストクロックＴＣＫの１回目の立上りエ
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理を「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力せずに出力信号ＳＯ
から出力する。
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理を「１」をラッチし、こ
の論理「１」を出力信号Ｏから出力せずに出力信号ＳＯ
から出力する。
【０１０７】スキャンラッチＳＬＨＡ５はスキャンチェ
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【０１０８】スキャンラッチＳＬＨＡ６はスキャンチェ
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
【０１０９】テストクロックＴＣＫの２回目の立上りエ
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「０」をラッチし、この
論理「０」を出力信号Ｏから出力せずに出力信号ＳＯか
ら出力する。
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「０」をラッチし、この
論理「０」を出力信号Ｏから出力せずに出力信号ＳＯか
ら出力する。
【０１１０】スキャンラッチＳＬＨＡ５はスキャンチェ
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「１」をラッチして、この論理「１」を
出力信号Ｏからは出力せずに出力信号ＳＯから出力す
る。
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「１」をラッチして、この論理「１」を
出力信号Ｏからは出力せずに出力信号ＳＯから出力す
る。
【０１１１】スキャンラッチＳＬＨＡ６はスキャンチェ
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
【０１１２】テストクロックＴＣＫの３回目の立上りエ
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「１」をラッチし、この
論理「１」を出力信号Ｏからは出力せずに出力信号ＳＯ
から出力する。
ッジで、スキャンラッチＳＬＨＡ４は入力信号ＳＩから
スキャン入力信号ＳＩＮの論理「１」をラッチし、この
論理「１」を出力信号Ｏからは出力せずに出力信号ＳＯ
から出力する。
【０１１３】スキャンラッチＳＬＨＡ５はスキャンチェ
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
ーンＳＣ４からスキャンラッチＳＬＨＡ４が保持してい
た値である論理「０」をラッチし、この論理「０」を出
力信号Ｏからは出力せずに出力信号ＳＯから出力する。
【０１１４】スキャンラッチＳＬＨＡ６はスキャンチェ
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
ーンＳＣ５からスキャンラッチＳＬＨＡ５が保持してい
た値である論理「１」をラッチし、この論理「１」を出
力信号Ｏから出力せずに出力信号ＳＯから出力する。
【０１１５】このとき、スキャンラッチＳＬＨＡ４〜Ｓ
ＬＨＡ６の出力信号Ｏは通常動作時にラッチした値であ
る論理「１００」を保持しているので、制御信号ＣＮＴ
４〜ＣＮＴ６が論理「１００」となって選択回路ＭＵＸ
でデータ信号ＤＩ４が選択される。
ＬＨＡ６の出力信号Ｏは通常動作時にラッチした値であ
る論理「１００」を保持しているので、制御信号ＣＮＴ
４〜ＣＮＴ６が論理「１００」となって選択回路ＭＵＸ
でデータ信号ＤＩ４が選択される。
【０１１６】上述したスキャンパス回路はスキャンラッ
チＳＬＨＡ４〜ＳＬＨＡ６の出力信号Ｏを選択回路ＭＵ
Ｘの制御信号ＣＮＴ４〜ＣＮＴ６に用い、出力信号ＳＯ
をスキャンチェーンに用いる回路である。
チＳＬＨＡ４〜ＳＬＨＡ６の出力信号Ｏを選択回路ＭＵ
Ｘの制御信号ＣＮＴ４〜ＣＮＴ６に用い、出力信号ＳＯ
をスキャンチェーンに用いる回路である。
【０１１７】図５は図１及び図３のスキャンラッチＳＬ
ＨＡ１〜ＳＬＨＡ６の構成例を示す図である。図におい
て、スキャンラッチＳＬＨＡ１〜ＳＬＨＡ６には通常動
作用のクロック信号ＣＫとスキャン動作用のクロック信
号ＴＫとがクロック入力として入力されている。
ＨＡ１〜ＳＬＨＡ６の構成例を示す図である。図におい
て、スキャンラッチＳＬＨＡ１〜ＳＬＨＡ６には通常動
作用のクロック信号ＣＫとスキャン動作用のクロック信
号ＴＫとがクロック入力として入力されている。
【０１１８】クロック信号ＣＫはインバータＩ２のゲー
ト入力と、クロックドインバータＣＩ１のＰチャネル型
ＭＯＳトランジスタのゲート入力と、２入力クロックド
インバータＤＣＩ１のＮチャネル型ＭＯＳトランジスタ
のゲート入力とに夫々入力される。
ト入力と、クロックドインバータＣＩ１のＰチャネル型
ＭＯＳトランジスタのゲート入力と、２入力クロックド
インバータＤＣＩ１のＮチャネル型ＭＯＳトランジスタ
のゲート入力とに夫々入力される。
【０１１９】インバータＩ２の出力はクロックドインバ
ータＣＩ１のＮチャネル型ＭＯＳトランジスタのゲート
入力と、２入力クロックドインバータＤＣＩ１のＰチャ
ネル型ＭＯＳトランジスタのゲート入力とに夫々入力さ
れる。
ータＣＩ１のＮチャネル型ＭＯＳトランジスタのゲート
入力と、２入力クロックドインバータＤＣＩ１のＰチャ
ネル型ＭＯＳトランジスタのゲート入力とに夫々入力さ
れる。
【０１２０】一方、クロック信号ＴＫはインバータＩ３
のゲート入力と、クロックドインバータＣＩ２のＰチャ
ネル型ＭＯＳトランジスタのゲート入力と、クロックド
インバータＣＩ３のＮチャネル型ＭＯＳトランジスタの
ゲート入力とに夫々入力される。
のゲート入力と、クロックドインバータＣＩ２のＰチャ
ネル型ＭＯＳトランジスタのゲート入力と、クロックド
インバータＣＩ３のＮチャネル型ＭＯＳトランジスタの
ゲート入力とに夫々入力される。
【０１２１】インバータＩ３の出力はクロックドインバ
ータＣＩ２のＮチャネル型ＭＯＳトランジスタのゲート
入力と、クロックドインバータＣＩ３のＰチャネル型Ｍ
ＯＳトランジスタのゲート入力とに夫々入力される。
ータＣＩ２のＮチャネル型ＭＯＳトランジスタのゲート
入力と、クロックドインバータＣＩ３のＰチャネル型Ｍ
ＯＳトランジスタのゲート入力とに夫々入力される。
【０１２２】また、選択信号ＳＥはインバータＩ１のゲ
ート入力と、２入力クロックドインバータＤＣＩ１のＰ
チャネル型ＭＯＳトランジスタのゲート入力とに夫々入
力される。
ート入力と、２入力クロックドインバータＤＣＩ１のＰ
チャネル型ＭＯＳトランジスタのゲート入力とに夫々入
力される。
【０１２３】インバータＩ１の出力は２入力クロックド
インバータＤＣＩ１のＮチャネル型ＭＯＳトランジスタ
のゲート入力に入力される。
インバータＤＣＩ１のＮチャネル型ＭＯＳトランジスタ
のゲート入力に入力される。
【０１２４】制御データが入力される入力信号Ｄはクロ
ックドインバータＣＩ１のゲート入力に入力され、この
入力信号Ｄから入力された制御データは出力信号Ｏから
出力される。
ックドインバータＣＩ１のゲート入力に入力され、この
入力信号Ｄから入力された制御データは出力信号Ｏから
出力される。
【０１２５】スキャンデータが入力される入力信号ＳＩ
はクロックドインバータＣＩ２のゲート入力に入力さ
れ、この入力信号ＳＩから入力されたスキャンデータは
出力信号ＳＯから出力される。
はクロックドインバータＣＩ２のゲート入力に入力さ
れ、この入力信号ＳＩから入力されたスキャンデータは
出力信号ＳＯから出力される。
【０１２６】第１の動作として通常動作を行う場合に、
選択信号ＳＥが論理「０」、クロック信号ＣＫが論理
「０」、クロック信号ＴＫが論理「１」固定の時のスキ
ャンラッチＳＬＨＡ１〜ＳＬＨＡ６の動作について説明
する。
選択信号ＳＥが論理「０」、クロック信号ＣＫが論理
「０」、クロック信号ＴＫが論理「１」固定の時のスキ
ャンラッチＳＬＨＡ１〜ＳＬＨＡ６の動作について説明
する。
【０１２７】入力信号Ｄが論理「１」であれば、入力信
号Ｄがゲート入力されているクロックドインバータＣＩ
１は論理「０」を出力し、このクロックドインバータＣ
Ｉ１の出力信号ＤＡＴＡは帰還インバータＩ４，Ｉ５に
よって論理「０」が保持される。このとき、入力信号Ｓ
Ｉがゲート入力されているクロックドインバータＣＩ２
の出力はハイインピーダンス状態である。
号Ｄがゲート入力されているクロックドインバータＣＩ
１は論理「０」を出力し、このクロックドインバータＣ
Ｉ１の出力信号ＤＡＴＡは帰還インバータＩ４，Ｉ５に
よって論理「０」が保持される。このとき、入力信号Ｓ
Ｉがゲート入力されているクロックドインバータＣＩ２
の出力はハイインピーダンス状態である。
【０１２８】次に、クロック信号ＣＫだけが論理「１」
に変化すると、信号ＤＡＴＡ１が入力されている２入力
クロックドインバータＤＣＩ１の出力は論理「１」とな
る。この２入力クロックドインバータＤＣＩ１の出力信
号ＤＡＴＡ２は帰還インバータＩ６，Ｉ７によって論理
「１」が保持される。
に変化すると、信号ＤＡＴＡ１が入力されている２入力
クロックドインバータＤＣＩ１の出力は論理「１」とな
る。この２入力クロックドインバータＤＣＩ１の出力信
号ＤＡＴＡ２は帰還インバータＩ６，Ｉ７によって論理
「１」が保持される。
【０１２９】この出力信号ＤＡＴＡ２はインバータＩ１
０，Ｉ１１を伝搬して出力信号Ｏに出力されるので、出
力信号Ｏの値は論理「１」となる。このとき、出力信号
ＤＡＴＡ１が入力されているクロックドインバータＣＩ
３の出力が論理「１」となるので、このクロックドイン
バータＣＩ３の出力信号ＤＡＴＡ３は帰還インバータＩ
９によって論理「１」が保持される。この出力信号ＤＡ
ＴＡ３はインバータＩ８，Ｉ１２を伝搬して出力信号Ｓ
Ｏに出力されるので、出力信号ＳＯの値は論理「１」と
なる。
０，Ｉ１１を伝搬して出力信号Ｏに出力されるので、出
力信号Ｏの値は論理「１」となる。このとき、出力信号
ＤＡＴＡ１が入力されているクロックドインバータＣＩ
３の出力が論理「１」となるので、このクロックドイン
バータＣＩ３の出力信号ＤＡＴＡ３は帰還インバータＩ
９によって論理「１」が保持される。この出力信号ＤＡ
ＴＡ３はインバータＩ８，Ｉ１２を伝搬して出力信号Ｓ
Ｏに出力されるので、出力信号ＳＯの値は論理「１」と
なる。
【０１３０】第２の動作としてスキャン動作を行う場
合、選択信号ＳＥが論理「１」、クロック信号ＴＫが論
理「０」、クロック信号ＣＫが論理「１」固定の時のス
キャンラッチＳＬＨＡ１〜ＳＬＨＡ６の動作について説
明する。
合、選択信号ＳＥが論理「１」、クロック信号ＴＫが論
理「０」、クロック信号ＣＫが論理「１」固定の時のス
キャンラッチＳＬＨＡ１〜ＳＬＨＡ６の動作について説
明する。
【０１３１】入力信号ＳＩが論理「０」であれば、入力
信号ＳＩがゲート入力されているクロックドインバータ
ＣＩ２は論理「１」を出力し、このクロックドインバー
タＣＩ２の出力信号ＤＡＴＡ１は帰還インバータＩ４，
Ｉ５によって論理「１」が保持される。このとき、入力
信号Ｄがゲート入力されているクロックドインバータＣ
Ｉ１の出力はハイインピーダンス状態である。
信号ＳＩがゲート入力されているクロックドインバータ
ＣＩ２は論理「１」を出力し、このクロックドインバー
タＣＩ２の出力信号ＤＡＴＡ１は帰還インバータＩ４，
Ｉ５によって論理「１」が保持される。このとき、入力
信号Ｄがゲート入力されているクロックドインバータＣ
Ｉ１の出力はハイインピーダンス状態である。
【０１３２】次に、クロック信号ＴＫだけが論理「１」
に変化すると、信号ＤＡＴＡ１が入力されているクロッ
クドインバータＣＩ３の出力は論理「０」となる。この
クロックドインバータＣＩ３の出力信号ＤＡＴＡ３は帰
還インバータＩ９によって論理「０」が保持される。
に変化すると、信号ＤＡＴＡ１が入力されているクロッ
クドインバータＣＩ３の出力は論理「０」となる。この
クロックドインバータＣＩ３の出力信号ＤＡＴＡ３は帰
還インバータＩ９によって論理「０」が保持される。
【０１３３】この出力信号ＤＡＴＡ３はインバータＩ
８，Ｉ１２を伝搬して出力信号ＳＯに出力されるので、
出力信号ＳＯの値は論理「０」となる。このとき、出力
信号ＤＡＴＡ１が入力されている２入力クロックドイン
バータＤＣＩ１の出力はハイインピーダンス状態であ
る。
８，Ｉ１２を伝搬して出力信号ＳＯに出力されるので、
出力信号ＳＯの値は論理「０」となる。このとき、出力
信号ＤＡＴＡ１が入力されている２入力クロックドイン
バータＤＣＩ１の出力はハイインピーダンス状態であ
る。
【０１３４】図６は図５の２入力クロックドインバータ
ＤＣＩ１の構成を示す回路図である。図において、２入
力クロックドインバータＤＣＩ１はＰチャンネル型ＭＯ
ＳトランジスタＣ１，Ｔ１，Ｃ２と、Ｎチャネル型ＭＯ
ＳトランジスタＣ３，Ｔ２，Ｃ４とから構成されてい
る。
ＤＣＩ１の構成を示す回路図である。図において、２入
力クロックドインバータＤＣＩ１はＰチャンネル型ＭＯ
ＳトランジスタＣ１，Ｔ１，Ｃ２と、Ｎチャネル型ＭＯ
ＳトランジスタＣ３，Ｔ２，Ｃ４とから構成されてい
る。
【０１３５】Ｐチャネル型ＭＯＳトランジスタＣ１はソ
ースを電源とし、ゲートを選択信号ＳＥとする。Ｐチャ
ネル型ＭＯＳトランジスタＴ１はＰチャネル型ＭＯＳト
ランジスタＣ１のドレインをソースとし、ゲートを入力
信号Ｉ１とする。Ｐチャネル型ＭＯＳトランジスタＣ２
はＰチャネル型ＭＯＳトランジスタＴ１のドレインをソ
ースとし、ゲートをクロック反転信号ＣＫＢとする。こ
れらＰチャネル型ＭＯＳトランジスタＣ１，Ｔ１，Ｃ２
は直列に接続されている。
ースを電源とし、ゲートを選択信号ＳＥとする。Ｐチャ
ネル型ＭＯＳトランジスタＴ１はＰチャネル型ＭＯＳト
ランジスタＣ１のドレインをソースとし、ゲートを入力
信号Ｉ１とする。Ｐチャネル型ＭＯＳトランジスタＣ２
はＰチャネル型ＭＯＳトランジスタＴ１のドレインをソ
ースとし、ゲートをクロック反転信号ＣＫＢとする。こ
れらＰチャネル型ＭＯＳトランジスタＣ１，Ｔ１，Ｃ２
は直列に接続されている。
【０１３６】また、Ｎチャネル型ＭＯＳトランジスタＣ
４はソースを接地（ＧＮＤ）とし、ゲートを選択反転信
号ＳＥＢとする。Ｎチャネル型ＭＯＳトランジスタＴ２
はＮチャネル型ＭＯＳトランジスタＣ４のドレインをソ
ースとし、ゲートを入力信号Ｉ１とする。Ｎチャネル型
ＭＯＳトランジスタＣ３はＮチャネル型ＭＯＳトランジ
スタＴ２のドレインをソースとし、ゲートをクロック信
号ＣＫとする。これらＮチャネル型ＭＯＳトランジスタ
Ｃ３，Ｃ４，Ｔ２は直列に接続されており、Ｐチャネル
型ＭＯＳトランジスタＣ２のドレインとＮチャネル型Ｍ
ＯＳトランジスタＣ３のドレインとが接続されて出力信
号Ｏ１となっている。
４はソースを接地（ＧＮＤ）とし、ゲートを選択反転信
号ＳＥＢとする。Ｎチャネル型ＭＯＳトランジスタＴ２
はＮチャネル型ＭＯＳトランジスタＣ４のドレインをソ
ースとし、ゲートを入力信号Ｉ１とする。Ｎチャネル型
ＭＯＳトランジスタＣ３はＮチャネル型ＭＯＳトランジ
スタＴ２のドレインをソースとし、ゲートをクロック信
号ＣＫとする。これらＮチャネル型ＭＯＳトランジスタ
Ｃ３，Ｃ４，Ｔ２は直列に接続されており、Ｐチャネル
型ＭＯＳトランジスタＣ２のドレインとＮチャネル型Ｍ
ＯＳトランジスタＣ３のドレインとが接続されて出力信
号Ｏ１となっている。
【０１３７】第１の動作として、選択信号ＳＥが論理
「１」、選択反転信号ＳＥＢが論理「０」の時の動作に
ついて説明する。このとき、Ｐチャネル型ＭＯＳトラン
ジスタＣ１とＮチャネル型ＭＯＳトランジスタＣ４とが
非導通となるので、出力信号Ｏ１はハイインピーダンス
状態となる。
「１」、選択反転信号ＳＥＢが論理「０」の時の動作に
ついて説明する。このとき、Ｐチャネル型ＭＯＳトラン
ジスタＣ１とＮチャネル型ＭＯＳトランジスタＣ４とが
非導通となるので、出力信号Ｏ１はハイインピーダンス
状態となる。
【０１３８】第２の動作として、選択信号ＳＥが論理
「０」、選択反転信号ＳＥＢが論理「１」、クロック信
号ＣＫが論理「０」、クロック反転信号ＣＫＢが論理
「１」の時の動作について説明する。
「０」、選択反転信号ＳＥＢが論理「１」、クロック信
号ＣＫが論理「０」、クロック反転信号ＣＫＢが論理
「１」の時の動作について説明する。
【０１３９】このとき、Ｐチャネル型ＭＯＳトランジス
タＣ１とＮチャネル型ＭＯＳトランジスタＣ４とが導通
する。しかしながら、Ｐチャネル型ＭＯＳトランジスタ
Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３とが非導通
となるので、出力信号Ｏ１はハイインピーダンス状態と
なる。
タＣ１とＮチャネル型ＭＯＳトランジスタＣ４とが導通
する。しかしながら、Ｐチャネル型ＭＯＳトランジスタ
Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３とが非導通
となるので、出力信号Ｏ１はハイインピーダンス状態と
なる。
【０１４０】第３の動作として、選択信号ＳＥが論理
「０」、選択反転信号ＳＥＢが論理「１」、クロック信
号ＣＫが論理「１」、クロック反転信号ＣＫＢが論理
「０」、入力信号Ｉ１が論理「１」の時の動作について
説明する。このとき、Ｐチャネル型ＭＯＳトランジスタ
Ｔ１が非導通となり、Ｐチャネル型ＭＯＳトランジスタ
Ｃ１，Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３，Ｔ
２，Ｃ４とが導通するので、出力信号Ｏ１は論理「０」
となる。
「０」、選択反転信号ＳＥＢが論理「１」、クロック信
号ＣＫが論理「１」、クロック反転信号ＣＫＢが論理
「０」、入力信号Ｉ１が論理「１」の時の動作について
説明する。このとき、Ｐチャネル型ＭＯＳトランジスタ
Ｔ１が非導通となり、Ｐチャネル型ＭＯＳトランジスタ
Ｃ１，Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３，Ｔ
２，Ｃ４とが導通するので、出力信号Ｏ１は論理「０」
となる。
【０１４１】この状態で、入力信号Ｉ１が論理「０」に
なると、Ｎチャネル型ＭＯＳトランジスタＴ２が非導通
となり、Ｐチャネル型ＭＯＳトランジスタＣ１，Ｔ２，
Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３，Ｃ４とが
導通するので、出力信号Ｏ１は論理「１」となる。
なると、Ｎチャネル型ＭＯＳトランジスタＴ２が非導通
となり、Ｐチャネル型ＭＯＳトランジスタＣ１，Ｔ２，
Ｃ２とＮチャネル型ＭＯＳトランジスタＣ３，Ｃ４とが
導通するので、出力信号Ｏ１は論理「１」となる。
【０１４２】このように、スキャンセレクト信号ＳＳＥ
ＬでスキャンラッチＳＬＨＡ１〜ＳＬＨＡ６各々の入力
信号ＳＩから入力したスキャンデータＳＩＮを各々の出
力信号Ｏに出力することを防ぐとともに、スキャンラッ
チＳＬＨＡ１〜ＳＬＨＡ６の出力をデータ回路の制御用
出力信号Ｏとスキャンデータ伝搬用の出力信号ＳＯとの
２種類の出力に分けることによって、スキャンするデー
タによるデータ回路でのデータ衝突を防ぎ、ＩＣ破壊を
防止することができる。
ＬでスキャンラッチＳＬＨＡ１〜ＳＬＨＡ６各々の入力
信号ＳＩから入力したスキャンデータＳＩＮを各々の出
力信号Ｏに出力することを防ぐとともに、スキャンラッ
チＳＬＨＡ１〜ＳＬＨＡ６の出力をデータ回路の制御用
出力信号Ｏとスキャンデータ伝搬用の出力信号ＳＯとの
２種類の出力に分けることによって、スキャンするデー
タによるデータ回路でのデータ衝突を防ぎ、ＩＣ破壊を
防止することができる。
【０１４３】また、選択回路ＭＵＸ等でのデータ衝突を
防ぐためのデータ衝突防止回路が不要となるので、通常
動作時にデータ回路の制御が遅れることがなくなり、動
作周波数に影響を及ぼすことがなくなる。
防ぐためのデータ衝突防止回路が不要となるので、通常
動作時にデータ回路の制御が遅れることがなくなり、動
作周波数に影響を及ぼすことがなくなる。
【０１４４】
【発明の効果】以上説明したように本発明によれば、ス
キャンパス回路を構成するスキャンラッチに通常動作時
のデータを出力するための出力端子と、スキャン動作時
のデータを出力するためのスキャン出力端子とを配設
し、スキャン動作時にそのデータの出力端子への出力を
抑止することによって、動作周波数に影響を及ぼすこと
なく、スキャン動作時のデータ衝突によるＩＣ破壊を防
止することができるという効果がある。
キャンパス回路を構成するスキャンラッチに通常動作時
のデータを出力するための出力端子と、スキャン動作時
のデータを出力するためのスキャン出力端子とを配設
し、スキャン動作時にそのデータの出力端子への出力を
抑止することによって、動作周波数に影響を及ぼすこと
なく、スキャン動作時のデータ衝突によるＩＣ破壊を防
止することができるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例の動作を示すタイミングチャ
ートである。
ートである。
【図３】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図４】本発明の他の実施例の動作を示すタイミングチ
ャートである。
ャートである。
【図５】図１及び図３のスキャンラッチの構成を示す図
である。
である。
【図６】図５の２入力クロックドインバータの構成を示
す回路図である。
す回路図である。
【図７】従来例の構成を示すブロック図である。
【図８】従来例の動作を示すタイミングチャートであ
る。
る。
【図９】他の従来例の構成を示すブロック図である。
【図１０】他の従来例の動作を示すタイミングチャート
である。
である。
ＳＬＨＡ１〜ＳＬＨＡ６ スキャンラッチ ＣＫ，ＴＫ クロック信号 Ｄ，ＳＩ 入力信号 Ｏ，ＳＯ 出力信号 ＳＥ スキャン選択信号
Claims (2)
- 【請求項１】 スキャンデータを伝搬する信号線によっ
て縦続接続されかつシフトレジスタとして動作する複数
のスキャンラッチを含むスキャンパス回路であって、通
常動作時のデータを出力する出力端子と、前記信号線に
接続されかつスキャン動作時のデータを出力するスキャ
ン出力端子と、スキャン指示信号にしたがって保持デー
タの前記出力端子への出力を抑止する手段とを前記複数
のスキャンラッチ各々に有することを特徴とするスキャ
ンパス回路。 - 【請求項２】 スキャンデータを伝搬する信号線によっ
て縦続接続されかつシフトレジスタとして動作する複数
のスキャンラッチを含むスキャンパス回路であって、通
常動作時のデータを入力する入力端子と、前記信号線に
接続されかつスキャン動作時のデータを入力するスキャ
ン入力端子と、前記入力端子及び前記スキャン入力端子
から入力されたデータを共通に保持する手段と、前記通
常動作時のデータを出力する出力端子と、前記信号線に
接続されかつ前記スキャン動作時のデータを出力するス
キャン出力端子と、スキャン指示信号にしたがって保持
データの前記出力端子への出力を抑止する手段とを前記
複数のスキャンラッチ各々に有することを特徴とするス
キャンパス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240353A JP2643789B2 (ja) | 1993-09-01 | 1993-09-01 | スキャンパス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5240353A JP2643789B2 (ja) | 1993-09-01 | 1993-09-01 | スキャンパス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0773067A true JPH0773067A (ja) | 1995-03-17 |
| JP2643789B2 JP2643789B2 (ja) | 1997-08-20 |
Family
ID=17058232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5240353A Expired - Fee Related JP2643789B2 (ja) | 1993-09-01 | 1993-09-01 | スキャンパス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643789B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001051942A1 (en) * | 1999-12-23 | 2001-07-19 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
| US7160123B2 (en) | 2002-03-07 | 2007-01-09 | Jsr Corporation | Plural layer anisotropic conductive connector and its production method |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58208858A (ja) * | 1982-05-31 | 1983-12-05 | Fujitsu Ltd | スキヤンル−プ回路制御方式 |
| JPS6175935A (ja) * | 1984-09-21 | 1986-04-18 | Fujitsu Ltd | スキヤンフリツプ・フロツプ方式 |
| JPS62239071A (ja) * | 1986-04-10 | 1987-10-19 | Nec Corp | 半導体集積回路 |
| JPS6338178A (ja) * | 1986-08-04 | 1988-02-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH03218483A (ja) * | 1990-01-23 | 1991-09-26 | Mitsubishi Electric Corp | スキャンテスト回路およびそれを用いた半導体集積回路装置 |
| JPH045734A (ja) * | 1990-04-24 | 1992-01-09 | Toshiba Corp | 情報処理装置 |
-
1993
- 1993-09-01 JP JP5240353A patent/JP2643789B2/ja not_active Expired - Fee Related
Patent Citations (6)
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| WO2001051942A1 (en) * | 1999-12-23 | 2001-07-19 | Logicvision, Inc. | Method for testing circuits with tri-state drivers and circuit for use therewith |
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| US7160123B2 (en) | 2002-03-07 | 2007-01-09 | Jsr Corporation | Plural layer anisotropic conductive connector and its production method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643789B2 (ja) | 1997-08-20 |
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