JP3655505B2 - トライステートバッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はトライステートバッファ回路に関する。
【０００２】
【従来の技術】
図５は、従来の第１のトライステートバッファ回路の構成を示した論理回路図である。
【０００３】
図５に示した従来の第１のトライステートバッファ回路は、信号入力ノードＩＮから入力信号ＩＮが入力されるインバータＩＮＶ２０と、インバータＩＮＶ２０の出力信号が入力されるインバータＩＮＶ２１と、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２１の出力信号が入力されるインバータＩＮＶ２２と、インバータＩＮＶ２１及びＩＮＶ２２の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２と、インバータＩＮＶ２０及びＩＮＶ２２の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３の出力信号が入力されるＩＮＶ２３と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートに２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ２１と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ２３の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ２１とから構成されている。
【０００４】
図６は、従来の第２のトライステートバッファ回路の構成を示した論理回路図である。
【０００５】
図６に示した従来の第２のトライステートバッファ回路の構成は、図５に示した従来の第１のトライステートバッファ回路の構成と比較すると、入力信号ＩＮを反転させるインバータＩＮＶ２０が除去されている点のみが異なっている。従って、信号出力ノードに出力される出力信号も、従来の第１のトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる（信号名の前に付された記号“／”は論理反転を意味するものとする。以下、同じ。）。
【０００６】
上記従来の第１及び第２のトライステートバッファ回路の動作はほぼ同様であるので、従来の第１のトライステートバッファ回路の動作について説明する。
【０００７】
図７は、従来の第１のトライステートバッファ回路における各信号のタイミングチャートである。
【０００８】
クロック信号ＣＬＫがＬ（Low）レベルのときはプリチャージ期間であり、出力段のＰチャネルＭＯＳトランジスタＰ２１及びＮチャネルＭＯＳトランジスタＮ２１は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【０００９】
クロック信号ＣＬＫがＨ（High）レベルのときは評価（Evaluation）期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。評価期間中のイネーブル信号ＥＮがＨレベルのときは、入力信号ＩＮがＨレベルになると出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮがＬレベルになると出力信号ＯＵＴはＬレベルとなる。
【００１０】
【発明が解決しようとする課題】
以上のようなトライステートバッファ回路においては、入力信号ＩＮはクロック信号ＣＬＫの立ち上がりタイミングに対して十分なセットアップタイムを確保しなければならない。即ち、図７に示すように、入力信号ＩＮの切り替わりタイミングからクロック信号ＣＬＫの立ち上がりタイミングまでの間に、ある程度のセットアップタイムが確保されている必要がある。
【００１１】
もし、入力信号ＩＮの切り替わりタイミングが、クロック信号ＣＬＫの立ち上がりタイミングより遅れると、信号出力ノードＯＵＴに接続されている後段の回路の入力ノードをディスチャージする場合があり、その結果、当該後段の回路の誤動作を発生させることになる。
【００１２】
しかし、一方、回路の動作速度を速くするためには、上記セットアップタイムは、短ければ短いほど良い。例えば、入力信号ＩＮを生成して出力する入力信号生成回路の入力信号ＩＮの出力経路がクリティカルパスであるとすると、入力信号生成回路及びトライステートバッファ回路の動作周期は、入力信号ＩＮの生成時間と上記セットアップタイムとを加算した値となる。従って、セットアップタイムを短縮することができれば、その時間分だけ動作周波数を高くすることができる。
【００１３】
しかしながら、上記従来の第１のトライステートバッファ回路においては、信号入力ノードＩＮから２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２までの間の信号経路にインバータが２個縦列接続されているので、信号に遅延が生じ、動作速度が遅いという問題がある。
【００１４】
この問題を解決するために構成された上記従来の第２のトライステートバッファ回路においては、信号入力ノードＩＮから２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２までの間の信号経路に接続されているインバータの個数を１個減少させている。しかし、信号入力ノードＩＮからみた負荷が、インバータＩＮＶ２１を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの分の負荷となり、従来の第１のトライステートバッファ回路の構成よりも増加しているため、結局、回路の動作速度は速くならない。
【００１５】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号の遅延を最小限に抑制しながら、信号入力ノードからみた負荷の低減により動作速度の高速化を図ったトライステートバッファ回路を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係るトライステートバッファ回路によれば、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されていない。従って、信号入力ノードからみた負荷は、ＭＯＳトランジスタ３個分の負荷であり、従来の第１のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減することができるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードから、出力段のＭＯＳトランジスタを駆動するノードまでの間には、ＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００１７】
【発明の実施の形態】
以下、本発明に係るトライステートバッファ回路の実施の形態について、図面を参照しながら説明する。本発明に係るトライステートバッファ回路は、信号入力ノードからみた負荷を低減することにより、クロック信号に対するセットアップタイムを短縮し、動作速度の高速化を図ったものである。
【００１８】
図１は、本発明の第１の実施の形態に係るトライステートバッファ回路の構成を示した回路図である。
【００１９】
図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１の出力信号が入力されるインバータＩＮＶ１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ２と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ２のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ３と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ２のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ４と、ドレインがＰチャネルＭＯＳトランジスタＰ１及びＰ３のドレインに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１と、ドレインがＰチャネルＭＯＳトランジスタＰ２及びＰ４のドレインに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳトランジスタＮ１のソースと接地電位ノードＧＮＤとの間に接続され、ゲートに反転入力信号／ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ３と、ＮチャネルＭＯＳトランジスタＮ２のソースと接地電位ノードＧＮＤとの間に接続され、ゲートに入力信号ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ４と、ＰチャネルＭＯＳトランジスタＰ１及びＰ３並びにＮチャネルＭＯＳトランジスタＮ１のドレインＤ１に入力ノードが接続されたインバータＩＮＶ２と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートにＰチャネルＭＯＳトランジスタＰ２及びＰ４並びにＮチャネルＭＯＳトランジスタＮ２のドレインＤ２が接続されたＰチャネルＭＯＳトランジスタＰ５と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ２の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ５とから構成されている。尚、反転入力信号／ＩＮは、入力信号ＩＮをインバータ（図示せず）に入力することにより生成している。また、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１及びインバータＩＮＶ１は、１個の２入力ＡＮＤ論理ゲートで置換することができる。
【００２０】
図２は、本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成を示した回路図である。
【００２１】
図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成は、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の構成と比較すると、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートに入力される入力信号ＩＮ，反転入力信号／ＩＮが逆になっている点のみが異なっている。従って、信号出力ノードに出力される出力信号も、本発明の第１の実施の形態に係るトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる。
【００２２】
図１及び図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作はほぼ同様であるので、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作について詳細に説明する。尚、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャートは、図７に示したタイミングチャートと同様のものとなる。
【００２３】
クロック信号ＣＬＫがＬレベルのときはプリチャージ期間である。このとき、ＰチャネルＭＯＳトランジスタＰ１及びＰ２がオン、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２がオフになり、ノードＤ１，Ｄ２がＨレベルにプリチャージされ、出力段のＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ５は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【００２４】
クロック信号ＣＬＫがＨレベルのときは評価期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、従来の第１のトライステートバッファ回路におけるプリチャージ動作と同様であるので、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。
【００２５】
評価期間中のイネーブル信号ＥＮがＨレベルのときは、先ず、ＰチャネルＭＯＳトランジスタＰ１及びＰ２がオフ、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２がオンになる。
【００２６】
そして、入力信号ＩＮがＬレベルのときは、ＮチャネルＭＯＳトランジスタＮ３がオン、ＮチャネルＭＯＳトランジスタＮ４がオフになり、ノードＤ１はＬレベルにディスチャージされ、ＮチャネルＭＯＳトランジスタＮ５がオン、ＰチャネルＭＯＳトランジスタＰ４がオンになるので、ノードＤ２はＨレベルを保持し、ＰチャネルＭＯＳトランジスタＰ５はオフになる。従って、出力信号ＯＵＴはＬレベルとなる。
【００２７】
一方、入力信号ＩＮがＨレベルのときは、ＮチャネルＭＯＳトランジスタＮ３がオフ、ＮチャネルＭＯＳトランジスタＮ４がオンになり、ノードＤ２はＬレベルにディスチャージされ、ＰチャネルＭＯＳトランジスタＰ５がオン、ＰチャネルＭＯＳトランジスタＰ３がオンになるので、ノードＤ１はＨレベルを保持し、ＮチャネルＭＯＳトランジスタＮ５はオフになる。従って、出力信号ＯＵＴはＨレベルとなる。
【００２８】
図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の動作は、上述の図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作において、出力信号ＯＵＴの論理が反転するのみで、動作は同様である。
【００２９】
図１及び図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路においては、入力信号ＩＮが入力される信号入力ノードＩＮから、入力信号ＩＮにより駆動されるＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートまでの間に、反転入力信号／ＩＮを生成するインバータ（図示せず）１個だけしか接続されていない。従って、信号入力ノードＩＮからみた負荷は、インバータを構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ、並びに、ＮチャネルＭＯＳトランジスタＮ４の分の負荷であるので、従来の第１のトライステートバッファ回路と比較してＰチャネルＭＯＳトランジスタ１個分の負荷を軽減することができる。その結果、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードＩＮ，反転信号入力ノード／ＩＮから、出力段のＰチャネルＭＯＳトランジスタＰ５，ＮチャネルＭＯＳトランジスタＮ５を駆動するノードＤ１，Ｄ２までの間には、ＮチャネルＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００３０】
図３は、本発明の第２の実施の形態に係るトライステートバッファ回路の構成を示した回路図である。
【００３１】
通常のトライステートバッファ回路においては、評価期間中、入力信号ＩＮの値を固定しなければならない。図３に示した本発明の第２の実施の形態に係るトライステートバッファ回路は、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路に、ラッチ回路ＬＣを付加したものである。
【００３２】
本発明の第２の実施の形態に係るトライステートバッファ回路は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の出力信号が入力されるインバータＩＮＶ１１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１２と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１２のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１１のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ１３と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１１のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１２のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ１４と、ドレインがＰチャネルＭＯＳトランジスタＰ１１及びＰ１３のドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１２及びＰ１４のドレインに接続されたＮチャネルＭＯＳトランジスタＮ１１と、ドレインがＰチャネルＭＯＳトランジスタＰ１２及びＰ１４のドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１１及びＰ１３のドレインに接続されたＮチャネルＭＯＳトランジスタＮ１２と、ドレインがＮチャネルＭＯＳトランジスタＮ１１のソースに接続され、ゲートに反転入力信号／ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ１３と、ドレインがＮチャネルＭＯＳトランジスタＮ１２のソースに接続され、ソースがＮチャネルＭＯＳトランジスタＮ１３のソースと共通接続され、ゲートに入力信号ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ１４と、ＮチャネルＭＯＳトランジスタＮ１３及びＮ１４のソースと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１６と、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１３並びにＮチャネルＭＯＳトランジスタＮ１１のドレインＤ１１に入力ノードが接続されたインバータＩＮＶ１２と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートにＰチャネルＭＯＳトランジスタＰ１２及びＰ１４並びにＮチャネルＭＯＳトランジスタＮ１２のドレインＤ１２が接続されたＰチャネルＭＯＳトランジスタＰ１５と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１２の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１５とから構成されている。ラッチ回路ＬＣは、ＮチャネルＭＯＳトランジスタＮ１１及びＮ１２により構成されている。尚、反転入力信号／ＩＮは、入力信号ＩＮをインバータ（図示せず）に入力することにより生成している。また、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１及びインバータＩＮＶ１１は、１個の２入力ＡＮＤ論理ゲートで置換することができる。
【００３３】
図４は、本発明の第２の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャートである。
【００３４】
クロック信号ＣＬＫがＬレベルのときはプリチャージ期間である。このとき、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１２がオンになり、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１及びＮ１２もオンになるが、ＮチャネルＭＯＳトランジスタＮ１６はオフになり、ノードＤ１１，Ｄ１２がＨレベルにプリチャージされ、出力段のＰチャネルＭＯＳトランジスタＰ１５及びＮチャネルＭＯＳトランジスタＮ１５は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【００３５】
クロック信号ＣＬＫがＨレベルのときは評価期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、従来の第１のトライステートバッファ回路におけるプリチャージ動作と同様であるので、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。
【００３６】
評価期間中のイネーブル信号ＥＮがＨレベルのときは、先ず、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１２がオフになり、ノードＤ１１，Ｄ１２はＨレベルにプリチャージされたまま浮いた状態となる。また、ＮチャネルＭＯＳトランジスタＮ１６はオンになる。
【００３７】
そして、クロック信号ＣＬＫがＨレベルになったときに入力信号ＩＮがＬレベルであったときは、ＮチャネルＭＯＳトランジスタＮ１３がオン、ＮチャネルＭＯＳトランジスタＮ１４がオフになり、ノードＤ１１はＬレベルにディスチャージされ、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１２はオフ、ＮチャネルＭＯＳトランジスタＮ１５はオン、ＰチャネルＭＯＳトランジスタＰ１４はオンになるので、ノードＤ１２はＨレベルを保持し、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１はオン、ＰチャネルＭＯＳトランジスタＰ１５はオフになる。従って、出力信号ＯＵＴはＬレベルとなり、その後、評価期間中に、入力信号ＩＮが変化してＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のオン／オフが切り替わっても、ラッチ回路ＬＣがあるために、出力信号ＯＵＴは変化しない。
【００３８】
一方、クロック信号ＣＬＫがＨレベルになったときに入力信号ＩＮがＨレベルであったときは、ＮチャネルＭＯＳトランジスタＮ１３がオフ、ＮチャネルＭＯＳトランジスタＮ１４がオンになり、ノードＤ１２はＬレベルにディスチャージされ、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１はオフ、ＮチャネルＭＯＳトランジスタＮ１５はオフ、ＰチャネルＭＯＳトランジスタＰ１３はオンになるので、ノードＤ１１はＨレベルを保持し、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１２はオン、ＰチャネルＭＯＳトランジスタＰ１５はオンになる。従って、出力信号ＯＵＴはＨレベルとなり、その後、評価期間中に、入力信号ＩＮが変化してＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のオン／オフが切り替わっても、ラッチ回路ＬＣがあるために、出力信号ＯＵＴは変化しない。
【００３９】
図３に示した本発明の第２の実施の形態に係るトライステートバッファ回路においては、入力段のＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４と出力段のＰチャネルＭＯＳトランジスタＰ１５，ＮチャネルＭＯＳトランジスタＮ１５との間に、ラッチ回路ＬＣを配設したので、クロック信号ＣＬＫがＨレベルに立ち上がって評価期間が開始した時点の入力信号ＩＮの値により出力信号ＯＵＴの値が確定し、その後、評価期間中に入力信号ＩＮが変化しても出力信号ＯＵＴは変化しない。
【００４０】
また、本発明の第１の実施の形態に係るトライステートバッファ回路と同様に、信号入力ノードＩＮからみた負荷が、従来の第１のトライステートバッファ回路と比較してＰチャネルＭＯＳトランジスタ１個分だけ軽減されるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。さらに、信号入力ノードＩＮ，反転信号入力ノード／ＩＮから、出力段のＰチャネルＭＯＳトランジスタＰ１５，ＮチャネルＭＯＳトランジスタＮ１５を駆動するノードＤ１１，Ｄ１２までの間には、ＮチャネルＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００４１】
尚、本発明の第２の実施の形態に係るトライステートバッファ回路においても、本発明の第１の実施の形態に係るトライステートバッファ回路の変形例と同様に、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲートに入力される入力信号ＩＮ，反転入力信号／ＩＮを逆にしてもよい。その場合には、信号出力ノードに出力される出力信号も、本発明の第２の実施の形態に係るトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる。
【００４２】
【発明の効果】
本発明に係るトライステートバッファ回路によれば、信号入力ノードからみた負荷を、従来の第１のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分だけ軽減することができるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードから、出力段のＭＯＳトランジスタを駆動するノードまでの間には、ＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトライステートバッファ回路の構成を示した回路図。
【図２】本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成を示した回路図。
【図３】本発明の第２の実施の形態に係るトライステートバッファ回路の構成を示した回路図。
【図４】本発明の第２の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャート。
【図５】従来の第１のトライステートバッファ回路の構成を示した論理回路図。
【図６】従来の第２のトライステートバッファ回路の構成を示した論理回路図。
【図７】本発明の第１の実施の形態に係るトライステートバッファ回路又は従来の第１のトライステートバッファ回路における各信号のタイミングチャート。
【符号の説明】
ＩＮ 信号入力ノード
ＯＵＴ 信号出力ノード
Ｎ ＮチャネルＭＯＳトランジスタ
Ｐ ＰチャネルＭＯＳトランジスタ
ＮＡＮＤ ２入力ＮＡＮＤ論理ゲート
ＩＮＶ インバータ
【発明の属する技術分野】
本発明はトライステートバッファ回路に関する。
【０００２】
【従来の技術】
図５は、従来の第１のトライステートバッファ回路の構成を示した論理回路図である。
【０００３】
図５に示した従来の第１のトライステートバッファ回路は、信号入力ノードＩＮから入力信号ＩＮが入力されるインバータＩＮＶ２０と、インバータＩＮＶ２０の出力信号が入力されるインバータＩＮＶ２１と、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２１の出力信号が入力されるインバータＩＮＶ２２と、インバータＩＮＶ２１及びＩＮＶ２２の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２と、インバータＩＮＶ２０及びＩＮＶ２２の出力信号が入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３の出力信号が入力されるＩＮＶ２３と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートに２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ２１と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ２３の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ２１とから構成されている。
【０００４】
図６は、従来の第２のトライステートバッファ回路の構成を示した論理回路図である。
【０００５】
図６に示した従来の第２のトライステートバッファ回路の構成は、図５に示した従来の第１のトライステートバッファ回路の構成と比較すると、入力信号ＩＮを反転させるインバータＩＮＶ２０が除去されている点のみが異なっている。従って、信号出力ノードに出力される出力信号も、従来の第１のトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる（信号名の前に付された記号“／”は論理反転を意味するものとする。以下、同じ。）。
【０００６】
上記従来の第１及び第２のトライステートバッファ回路の動作はほぼ同様であるので、従来の第１のトライステートバッファ回路の動作について説明する。
【０００７】
図７は、従来の第１のトライステートバッファ回路における各信号のタイミングチャートである。
【０００８】
クロック信号ＣＬＫがＬ（Low）レベルのときはプリチャージ期間であり、出力段のＰチャネルＭＯＳトランジスタＰ２１及びＮチャネルＭＯＳトランジスタＮ２１は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【０００９】
クロック信号ＣＬＫがＨ（High）レベルのときは評価（Evaluation）期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。評価期間中のイネーブル信号ＥＮがＨレベルのときは、入力信号ＩＮがＨレベルになると出力信号ＯＵＴはＨレベルとなり、入力信号ＩＮがＬレベルになると出力信号ＯＵＴはＬレベルとなる。
【００１０】
【発明が解決しようとする課題】
以上のようなトライステートバッファ回路においては、入力信号ＩＮはクロック信号ＣＬＫの立ち上がりタイミングに対して十分なセットアップタイムを確保しなければならない。即ち、図７に示すように、入力信号ＩＮの切り替わりタイミングからクロック信号ＣＬＫの立ち上がりタイミングまでの間に、ある程度のセットアップタイムが確保されている必要がある。
【００１１】
もし、入力信号ＩＮの切り替わりタイミングが、クロック信号ＣＬＫの立ち上がりタイミングより遅れると、信号出力ノードＯＵＴに接続されている後段の回路の入力ノードをディスチャージする場合があり、その結果、当該後段の回路の誤動作を発生させることになる。
【００１２】
しかし、一方、回路の動作速度を速くするためには、上記セットアップタイムは、短ければ短いほど良い。例えば、入力信号ＩＮを生成して出力する入力信号生成回路の入力信号ＩＮの出力経路がクリティカルパスであるとすると、入力信号生成回路及びトライステートバッファ回路の動作周期は、入力信号ＩＮの生成時間と上記セットアップタイムとを加算した値となる。従って、セットアップタイムを短縮することができれば、その時間分だけ動作周波数を高くすることができる。
【００１３】
しかしながら、上記従来の第１のトライステートバッファ回路においては、信号入力ノードＩＮから２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２までの間の信号経路にインバータが２個縦列接続されているので、信号に遅延が生じ、動作速度が遅いという問題がある。
【００１４】
この問題を解決するために構成された上記従来の第２のトライステートバッファ回路においては、信号入力ノードＩＮから２入力ＮＡＮＤ論理ゲートＮＡＮＤ２２までの間の信号経路に接続されているインバータの個数を１個減少させている。しかし、信号入力ノードＩＮからみた負荷が、インバータＩＮＶ２１を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ、２入力ＮＡＮＤ論理ゲートＮＡＮＤ２３を構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタの分の負荷となり、従来の第１のトライステートバッファ回路の構成よりも増加しているため、結局、回路の動作速度は速くならない。
【００１５】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号の遅延を最小限に抑制しながら、信号入力ノードからみた負荷の低減により動作速度の高速化を図ったトライステートバッファ回路を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係るトライステートバッファ回路によれば、入力信号が入力される信号入力ノードから、入力信号により駆動されるＭＯＳトランジスタのゲートまでの間に、インバータ１個だけしか接続されていない。従って、信号入力ノードからみた負荷は、ＭＯＳトランジスタ３個分の負荷であり、従来の第１のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分の負荷を軽減することができるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードから、出力段のＭＯＳトランジスタを駆動するノードまでの間には、ＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００１７】
【発明の実施の形態】
以下、本発明に係るトライステートバッファ回路の実施の形態について、図面を参照しながら説明する。本発明に係るトライステートバッファ回路は、信号入力ノードからみた負荷を低減することにより、クロック信号に対するセットアップタイムを短縮し、動作速度の高速化を図ったものである。
【００１８】
図１は、本発明の第１の実施の形態に係るトライステートバッファ回路の構成を示した回路図である。
【００１９】
図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１の出力信号が入力されるインバータＩＮＶ１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ２と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ２のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ３と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ２のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ４と、ドレインがＰチャネルＭＯＳトランジスタＰ１及びＰ３のドレインに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１と、ドレインがＰチャネルＭＯＳトランジスタＰ２及びＰ４のドレインに接続され、ゲートにインバータＩＮＶ１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ２と、ＮチャネルＭＯＳトランジスタＮ１のソースと接地電位ノードＧＮＤとの間に接続され、ゲートに反転入力信号／ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ３と、ＮチャネルＭＯＳトランジスタＮ２のソースと接地電位ノードＧＮＤとの間に接続され、ゲートに入力信号ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ４と、ＰチャネルＭＯＳトランジスタＰ１及びＰ３並びにＮチャネルＭＯＳトランジスタＮ１のドレインＤ１に入力ノードが接続されたインバータＩＮＶ２と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートにＰチャネルＭＯＳトランジスタＰ２及びＰ４並びにＮチャネルＭＯＳトランジスタＮ２のドレインＤ２が接続されたＰチャネルＭＯＳトランジスタＰ５と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ２の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ５とから構成されている。尚、反転入力信号／ＩＮは、入力信号ＩＮをインバータ（図示せず）に入力することにより生成している。また、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１及びインバータＩＮＶ１は、１個の２入力ＡＮＤ論理ゲートで置換することができる。
【００２０】
図２は、本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成を示した回路図である。
【００２１】
図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成は、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の構成と比較すると、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートに入力される入力信号ＩＮ，反転入力信号／ＩＮが逆になっている点のみが異なっている。従って、信号出力ノードに出力される出力信号も、本発明の第１の実施の形態に係るトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる。
【００２２】
図１及び図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作はほぼ同様であるので、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作について詳細に説明する。尚、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャートは、図７に示したタイミングチャートと同様のものとなる。
【００２３】
クロック信号ＣＬＫがＬレベルのときはプリチャージ期間である。このとき、ＰチャネルＭＯＳトランジスタＰ１及びＰ２がオン、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２がオフになり、ノードＤ１，Ｄ２がＨレベルにプリチャージされ、出力段のＰチャネルＭＯＳトランジスタＰ５及びＮチャネルＭＯＳトランジスタＮ５は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【００２４】
クロック信号ＣＬＫがＨレベルのときは評価期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、従来の第１のトライステートバッファ回路におけるプリチャージ動作と同様であるので、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。
【００２５】
評価期間中のイネーブル信号ＥＮがＨレベルのときは、先ず、ＰチャネルＭＯＳトランジスタＰ１及びＰ２がオフ、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２がオンになる。
【００２６】
そして、入力信号ＩＮがＬレベルのときは、ＮチャネルＭＯＳトランジスタＮ３がオン、ＮチャネルＭＯＳトランジスタＮ４がオフになり、ノードＤ１はＬレベルにディスチャージされ、ＮチャネルＭＯＳトランジスタＮ５がオン、ＰチャネルＭＯＳトランジスタＰ４がオンになるので、ノードＤ２はＨレベルを保持し、ＰチャネルＭＯＳトランジスタＰ５はオフになる。従って、出力信号ＯＵＴはＬレベルとなる。
【００２７】
一方、入力信号ＩＮがＨレベルのときは、ＮチャネルＭＯＳトランジスタＮ３がオフ、ＮチャネルＭＯＳトランジスタＮ４がオンになり、ノードＤ２はＬレベルにディスチャージされ、ＰチャネルＭＯＳトランジスタＰ５がオン、ＰチャネルＭＯＳトランジスタＰ３がオンになるので、ノードＤ１はＨレベルを保持し、ＮチャネルＭＯＳトランジスタＮ５はオフになる。従って、出力信号ＯＵＴはＨレベルとなる。
【００２８】
図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の動作は、上述の図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路の動作において、出力信号ＯＵＴの論理が反転するのみで、動作は同様である。
【００２９】
図１及び図２に示した本発明の第１の実施の形態に係るトライステートバッファ回路においては、入力信号ＩＮが入力される信号入力ノードＩＮから、入力信号ＩＮにより駆動されるＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートまでの間に、反転入力信号／ＩＮを生成するインバータ（図示せず）１個だけしか接続されていない。従って、信号入力ノードＩＮからみた負荷は、インバータを構成するＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタ、並びに、ＮチャネルＭＯＳトランジスタＮ４の分の負荷であるので、従来の第１のトライステートバッファ回路と比較してＰチャネルＭＯＳトランジスタ１個分の負荷を軽減することができる。その結果、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードＩＮ，反転信号入力ノード／ＩＮから、出力段のＰチャネルＭＯＳトランジスタＰ５，ＮチャネルＭＯＳトランジスタＮ５を駆動するノードＤ１，Ｄ２までの間には、ＮチャネルＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００３０】
図３は、本発明の第２の実施の形態に係るトライステートバッファ回路の構成を示した回路図である。
【００３１】
通常のトライステートバッファ回路においては、評価期間中、入力信号ＩＮの値を固定しなければならない。図３に示した本発明の第２の実施の形態に係るトライステートバッファ回路は、図１に示した本発明の第１の実施の形態に係るトライステートバッファ回路に、ラッチ回路ＬＣを付加したものである。
【００３２】
本発明の第２の実施の形態に係るトライステートバッファ回路は、クロック信号ＣＬＫ及びイネーブル信号ＥＮが入力される２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１と、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１の出力信号が入力されるインバータＩＮＶ１１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１１と、ソースが電源電位ノードＶDDに接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＰチャネルＭＯＳトランジスタＰ１２と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１２のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１１のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ１３と、ソースが電源電位ノードＶDDに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１１のドレインに接続され、ドレインがＰチャネルＭＯＳトランジスタＰ１２のドレインと共通接続されたＰチャネルＭＯＳトランジスタＰ１４と、ドレインがＰチャネルＭＯＳトランジスタＰ１１及びＰ１３のドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１２及びＰ１４のドレインに接続されたＮチャネルＭＯＳトランジスタＮ１１と、ドレインがＰチャネルＭＯＳトランジスタＰ１２及びＰ１４のドレインに接続され、ゲートがＰチャネルＭＯＳトランジスタＰ１１及びＰ１３のドレインに接続されたＮチャネルＭＯＳトランジスタＮ１２と、ドレインがＮチャネルＭＯＳトランジスタＮ１１のソースに接続され、ゲートに反転入力信号／ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ１３と、ドレインがＮチャネルＭＯＳトランジスタＮ１２のソースに接続され、ソースがＮチャネルＭＯＳトランジスタＮ１３のソースと共通接続され、ゲートに入力信号ＩＮが入力されるＮチャネルＭＯＳトランジスタＮ１４と、ＮチャネルＭＯＳトランジスタＮ１３及びＮ１４のソースと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１１の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１６と、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１３並びにＮチャネルＭＯＳトランジスタＮ１１のドレインＤ１１に入力ノードが接続されたインバータＩＮＶ１２と、電源電位ノードＶDDと信号出力ノードＯＵＴとの間に接続され、ゲートにＰチャネルＭＯＳトランジスタＰ１２及びＰ１４並びにＮチャネルＭＯＳトランジスタＮ１２のドレインＤ１２が接続されたＰチャネルＭＯＳトランジスタＰ１５と、信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続され、ゲートにインバータＩＮＶ１２の出力信号が入力されるＮチャネルＭＯＳトランジスタＮ１５とから構成されている。ラッチ回路ＬＣは、ＮチャネルＭＯＳトランジスタＮ１１及びＮ１２により構成されている。尚、反転入力信号／ＩＮは、入力信号ＩＮをインバータ（図示せず）に入力することにより生成している。また、２入力ＮＡＮＤ論理ゲートＮＡＮＤ１１及びインバータＩＮＶ１１は、１個の２入力ＡＮＤ論理ゲートで置換することができる。
【００３３】
図４は、本発明の第２の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャートである。
【００３４】
クロック信号ＣＬＫがＬレベルのときはプリチャージ期間である。このとき、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１２がオンになり、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１及びＮ１２もオンになるが、ＮチャネルＭＯＳトランジスタＮ１６はオフになり、ノードＤ１１，Ｄ１２がＨレベルにプリチャージされ、出力段のＰチャネルＭＯＳトランジスタＰ１５及びＮチャネルＭＯＳトランジスタＮ１５は共にオフになるので、信号出力ノードＯＵＴはハイインピーダンス状態となる。
【００３５】
クロック信号ＣＬＫがＨレベルのときは評価期間となる。評価期間中のイネーブル信号ＥＮがＬレベルのときは、従来の第１のトライステートバッファ回路におけるプリチャージ動作と同様であるので、信号出力ノードＯＵＴのハイインピーダンス状態が保持される。
【００３６】
評価期間中のイネーブル信号ＥＮがＨレベルのときは、先ず、ＰチャネルＭＯＳトランジスタＰ１１及びＰ１２がオフになり、ノードＤ１１，Ｄ１２はＨレベルにプリチャージされたまま浮いた状態となる。また、ＮチャネルＭＯＳトランジスタＮ１６はオンになる。
【００３７】
そして、クロック信号ＣＬＫがＨレベルになったときに入力信号ＩＮがＬレベルであったときは、ＮチャネルＭＯＳトランジスタＮ１３がオン、ＮチャネルＭＯＳトランジスタＮ１４がオフになり、ノードＤ１１はＬレベルにディスチャージされ、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１２はオフ、ＮチャネルＭＯＳトランジスタＮ１５はオン、ＰチャネルＭＯＳトランジスタＰ１４はオンになるので、ノードＤ１２はＨレベルを保持し、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１はオン、ＰチャネルＭＯＳトランジスタＰ１５はオフになる。従って、出力信号ＯＵＴはＬレベルとなり、その後、評価期間中に、入力信号ＩＮが変化してＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のオン／オフが切り替わっても、ラッチ回路ＬＣがあるために、出力信号ＯＵＴは変化しない。
【００３８】
一方、クロック信号ＣＬＫがＨレベルになったときに入力信号ＩＮがＨレベルであったときは、ＮチャネルＭＯＳトランジスタＮ１３がオフ、ＮチャネルＭＯＳトランジスタＮ１４がオンになり、ノードＤ１２はＬレベルにディスチャージされ、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１１はオフ、ＮチャネルＭＯＳトランジスタＮ１５はオフ、ＰチャネルＭＯＳトランジスタＰ１３はオンになるので、ノードＤ１１はＨレベルを保持し、ラッチ回路ＬＣのＮチャネルＭＯＳトランジスタＮ１２はオン、ＰチャネルＭＯＳトランジスタＰ１５はオンになる。従って、出力信号ＯＵＴはＨレベルとなり、その後、評価期間中に、入力信号ＩＮが変化してＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のオン／オフが切り替わっても、ラッチ回路ＬＣがあるために、出力信号ＯＵＴは変化しない。
【００３９】
図３に示した本発明の第２の実施の形態に係るトライステートバッファ回路においては、入力段のＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４と出力段のＰチャネルＭＯＳトランジスタＰ１５，ＮチャネルＭＯＳトランジスタＮ１５との間に、ラッチ回路ＬＣを配設したので、クロック信号ＣＬＫがＨレベルに立ち上がって評価期間が開始した時点の入力信号ＩＮの値により出力信号ＯＵＴの値が確定し、その後、評価期間中に入力信号ＩＮが変化しても出力信号ＯＵＴは変化しない。
【００４０】
また、本発明の第１の実施の形態に係るトライステートバッファ回路と同様に、信号入力ノードＩＮからみた負荷が、従来の第１のトライステートバッファ回路と比較してＰチャネルＭＯＳトランジスタ１個分だけ軽減されるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。さらに、信号入力ノードＩＮ，反転信号入力ノード／ＩＮから、出力段のＰチャネルＭＯＳトランジスタＰ１５，ＮチャネルＭＯＳトランジスタＮ１５を駆動するノードＤ１１，Ｄ１２までの間には、ＮチャネルＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【００４１】
尚、本発明の第２の実施の形態に係るトライステートバッファ回路においても、本発明の第１の実施の形態に係るトライステートバッファ回路の変形例と同様に、ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４のゲートに入力される入力信号ＩＮ，反転入力信号／ＩＮを逆にしてもよい。その場合には、信号出力ノードに出力される出力信号も、本発明の第２の実施の形態に係るトライステートバッファ回路の出力信号ＯＵＴの反転信号／ＯＵＴとなる。
【００４２】
【発明の効果】
本発明に係るトライステートバッファ回路によれば、信号入力ノードからみた負荷を、従来の第１のトライステートバッファ回路と比較してＭＯＳトランジスタ１個分だけ軽減することができるので、セットアップタイムを短縮することができ、その時間分だけ動作周波数を高くすることができる。また、信号入力ノードから、出力段のＭＯＳトランジスタを駆動するノードまでの間には、ＭＯＳトランジスタが２個直列接続されているだけであるので、信号の遅延を最小限に抑制することができ、回路の動作速度が低下することもない。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るトライステートバッファ回路の構成を示した回路図。
【図２】本発明の第１の実施の形態に係るトライステートバッファ回路の変形例の構成を示した回路図。
【図３】本発明の第２の実施の形態に係るトライステートバッファ回路の構成を示した回路図。
【図４】本発明の第２の実施の形態に係るトライステートバッファ回路における各信号のタイミングチャート。
【図５】従来の第１のトライステートバッファ回路の構成を示した論理回路図。
【図６】従来の第２のトライステートバッファ回路の構成を示した論理回路図。
【図７】本発明の第１の実施の形態に係るトライステートバッファ回路又は従来の第１のトライステートバッファ回路における各信号のタイミングチャート。
【符号の説明】
ＩＮ 信号入力ノード
ＯＵＴ 信号出力ノード
Ｎ ＮチャネルＭＯＳトランジスタ
Ｐ ＰチャネルＭＯＳトランジスタ
ＮＡＮＤ ２入力ＮＡＮＤ論理ゲート
ＩＮＶ インバータ
Claims (2)
- クロック信号及びイネーブル信号が入力され、前記クロック信号及びイネーブル信号が共にＨレベル信号であるときにＨレベル信号を出力する論理回路と、
ソースが電源電位ノードに接続され、ゲートに前記論理回路の出力信号が入力される第１のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記論理回路の出力信号が入力される第２のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰチャネルＭＯＳトランジスタのドレインと共通接続された第３のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートが前記第１のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＰチャネルＭＯＳトランジスタのドレインと共通接続された第４のＰチャネルＭＯＳトランジスタと、
ドレインが前記第１及び第３のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記論理回路の出力信号が入力される第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２及び第４のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートに前記論理回路の出力信号が入力される第２のＮチャネルＭＯＳトランジスタと、
前記第１のＮチャネルＭＯＳトランジスタのソースと接地電位ノードとの間に接続され、ゲートに第１の入力信号が入力される第３のＮチャネルＭＯＳトランジスタと、
前記第２のＮチャネルＭＯＳトランジスタのソースと接地電位ノードとの間に接続され、ゲートに第２の入力信号が入力される第４のＮチャネルＭＯＳトランジスタと、
前記第１及び第３のＰチャネルＭＯＳトランジスタ並びに前記第１のＮチャネルＭＯＳトランジスタのドレインに入力ノードが接続されたインバータと、
電源電位ノードと信号出力ノードとの間に接続され、ゲートに前記第２及び第４のＰチャネルＭＯＳトランジスタ並びに前記第２のＮチャネルＭＯＳトランジスタのドレインが接続された第５のＰチャネルＭＯＳトランジスタと、
信号出力ノードと接地電位ノードとの間に接続され、ゲートに前記インバータの出力信号が入力される第５のＮチャネルＭＯＳトランジスタと、
を備えたことを特徴とするトライステートバッファ回路。 - クロック信号及びイネーブル信号が入力され、前記クロック信号及びイネーブル信号が共にＨレベル信号であるときにＨレベル信号を出力する論理回路と、
ソースが電源電位ノードに接続され、ゲートに前記論理回路の出力信号が入力される第１のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートに前記論理回路の出力信号が入力される第２のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートが前記第２のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＰチャネルＭＯＳトランジスタのドレインと共通接続された第３のＰチャネルＭＯＳトランジスタと、
ソースが電源電位ノードに接続され、ゲートが前記第１のＰチャネルＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＰチャネルＭＯＳトランジスタのドレインと共通接続された第４のＰチャネルＭＯＳトランジスタと、
ドレインが前記第１及び第３のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが前記第２及び第４のＰチャネルＭＯＳトランジスタのドレインに接続された第１のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２及び第４のＰチャネルＭＯＳトランジスタのドレインに接続され、ゲートが前記第１及び第３のＰチャネルＭＯＳトランジスタのドレインに接続された第２のＮチャネルＭＯＳトランジスタと、
ドレインが前記第１のＮチャネルＭＯＳトランジスタのソースに接続され、ゲートに第１の入力信号が入力される第３のＮチャネルＭＯＳトランジスタと、
ドレインが前記第２のＮチャネルＭＯＳトランジスタのソースに接続され、ソースが前記第３のＮチャネルＭＯＳトランジスタのソースと共通接続され、ゲートに第２の入力信号が入力される第４のＮチャネルＭＯＳトランジスタと、
前記第３及び第４のＮチャネルＭＯＳトランジスタのソースと接地電位ノードとの間に接続され、ゲートに前記論理回路の出力信号が入力される第５のＮチャネルＭＯＳトランジスタと、
前記第１及び第３のＰチャネルＭＯＳトランジスタ並びに前記第１のＮチャネルＭＯＳトランジスタのドレインに入力ノードが接続されたインバータと、
電源電位ノードと信号出力ノードとの間に接続され、ゲートに前記第２及び第４のＰチャネルＭＯＳトランジスタ並びに前記第２のＮチャネルＭＯＳトランジスタのドレインが接続された第５のＰチャネルＭＯＳトランジスタと、
信号出力ノードと接地電位ノードとの間に接続され、ゲートに前記インバータの出力信号が入力される第６のＮチャネルＭＯＳトランジスタと、
を備えたことを特徴とするトライステートバッファ回路。
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