JP2002084167A - フリップフロップ - Google Patents
フリップフロップInfo
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- JP2002084167A JP2002084167A JP2001209981A JP2001209981A JP2002084167A JP 2002084167 A JP2002084167 A JP 2002084167A JP 2001209981 A JP2001209981 A JP 2001209981A JP 2001209981 A JP2001209981 A JP 2001209981A JP 2002084167 A JP2002084167 A JP 2002084167A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Abstract
(57)【要約】
【課題】 ラッチ回路を有する走査可能な非同期プリセ
ットおよび／もしくはクリアフリップフロップを得る。 【解決手段】 ラッチ回路２７はインバータ２８および
３状態ＮＡＮＤゲート２９を含んでいる。ラッチ回路３
０はインバータ３１および３状態ＮＯＲゲート３２を含
んでいる。ＣＬＫ（クロック入力信号）およびＣＬＲＺ
（クリア入力信号の反転）が共にローである時は、３状
態ＮＯＲゲート３２の出力はローとされる。したがっ
て、インバータ３１の入力はローであり出力信号Ｑはロ
ーとされ、反転出力信号ＱＺはハイとされる。ＣＬＫが
ハイでＣＬＲＺがローである時は、３状態ＮＡＮＤゲー
ト２９の出力がハイとされ、そのためインバータ２８へ
の入力はハイでありインバータ３１への入力はローであ
り、ＱはローとされＱＺはハイとされる。したがって、
ＣＬＲＺがローである時は、ＣＬＫ入力の状態に無関係
に入力ＱおよびＱＺは、それぞれ、ローおよびハイとさ
れる。
ットおよび／もしくはクリアフリップフロップを得る。 【解決手段】 ラッチ回路２７はインバータ２８および
３状態ＮＡＮＤゲート２９を含んでいる。ラッチ回路３
０はインバータ３１および３状態ＮＯＲゲート３２を含
んでいる。ＣＬＫ（クロック入力信号）およびＣＬＲＺ
（クリア入力信号の反転）が共にローである時は、３状
態ＮＯＲゲート３２の出力はローとされる。したがっ
て、インバータ３１の入力はローであり出力信号Ｑはロ
ーとされ、反転出力信号ＱＺはハイとされる。ＣＬＫが
ハイでＣＬＲＺがローである時は、３状態ＮＡＮＤゲー
ト２９の出力がハイとされ、そのためインバータ２８へ
の入力はハイでありインバータ３１への入力はローであ
り、ＱはローとされＱＺはハイとされる。したがって、
ＣＬＲＺがローである時は、ＣＬＫ入力の状態に無関係
に入力ＱおよびＱＺは、それぞれ、ローおよびハイとさ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にフリップフ
ロップ設計に関し、特に高性能フリップフロップの設計
に関する。
ロップ設計に関し、特に高性能フリップフロップの設計
に関する。
【０００２】
【従来の技術】図１−図４は既知の走査可能なフリップ
フロップに関連している。デバイスの回路シンボル１が
図１に示されている。フリップフロップはデータ入力Ｄ
およびＳＤ、制御入力ＳｃａｎＺおよびＣＬＫおよび出
力Ｑ，ＱＺ，ＳＱを有する。（本明細書では、文字Ｚは
反転信号を示し、出力ＱＺは出力Ｑの反転である。）実
際上、テストの目的でこのような多くのフリップフロッ
プがシフトレジスタ内で一緒につながれ、各々のＳＱ出
力は次のＳＤ入力に接続される。
フロップに関連している。デバイスの回路シンボル１が
図１に示されている。フリップフロップはデータ入力Ｄ
およびＳＤ、制御入力ＳｃａｎＺおよびＣＬＫおよび出
力Ｑ，ＱＺ，ＳＱを有する。（本明細書では、文字Ｚは
反転信号を示し、出力ＱＺは出力Ｑの反転である。）実
際上、テストの目的でこのような多くのフリップフロッ
プがシフトレジスタ内で一緒につながれ、各々のＳＱ出
力は次のＳＤ入力に接続される。
【０００３】既知の走査可能なフリップフロップの回路
図が図２に示されている。ＳＤおよびＤ入力がマルチプ
レクサ２の入力に接続され、このマルチプレクサは2つ
の３状態インバータ３および４を含んでいる。３状態イ
ンバータ３はＳｃａｎＺ入力がハイである時に（すなわ
ち、Ｓｃａｎがローである時に）Ｄ入力を反転させ、Ｓ
ｃａｎＺがローである時はハイインピーダンスである。
逆に、３状態インバータ４はＳｃａｎＺがローである時
にＳＤ入力を反転させ、ＳｃａｎＺがハイである時はハ
イインピーダンスである。したがって、マルチプレクサ
２の出力はＳｃａｎ入力に応じてＤＺ（Ｄの反転）もし
くはＳＤＺ（ＳＤの反転）である。
図が図２に示されている。ＳＤおよびＤ入力がマルチプ
レクサ２の入力に接続され、このマルチプレクサは2つ
の３状態インバータ３および４を含んでいる。３状態イ
ンバータ３はＳｃａｎＺ入力がハイである時に（すなわ
ち、Ｓｃａｎがローである時に）Ｄ入力を反転させ、Ｓ
ｃａｎＺがローである時はハイインピーダンスである。
逆に、３状態インバータ４はＳｃａｎＺがローである時
にＳＤ入力を反転させ、ＳｃａｎＺがハイである時はハ
イインピーダンスである。したがって、マルチプレクサ
２の出力はＳｃａｎ入力に応じてＤＺ（Ｄの反転）もし
くはＳＤＺ（ＳＤの反転）である。
【０００４】マルチプレクサ２の出力はＣＬＫがロー
（ＣＬＫＺはハイ）である時に入力を出力へ通し、ＣＬ
Ｋがハイ（ＣＬＫＺはロー）である時はハイインピーダ
ンスである伝達ゲート５の入力に接続されている。伝達
ゲート５の出力はラッチ６の入力に接続され、このラッ
チはインバータ７および３状態インバータ８を含んでい
る。インバータ７は伝達ゲート５の出力を反転させ、３
状態インバータ８はＣＬＫがハイである時にインバータ
７の出力を反転させる。３状態インバータ８の出力はイ
ンバータ７の入力に接続され、したがってＣＬＫがハイ
である時に帰還ループを生成する。３状態インバータの
出力はＣＬＫがローである時はハイインピーダンスであ
り、そのためＣＬＫがハイからローとなる時に帰還ルー
プが断たれる。
（ＣＬＫＺはハイ）である時に入力を出力へ通し、ＣＬ
Ｋがハイ（ＣＬＫＺはロー）である時はハイインピーダ
ンスである伝達ゲート５の入力に接続されている。伝達
ゲート５の出力はラッチ６の入力に接続され、このラッ
チはインバータ７および３状態インバータ８を含んでい
る。インバータ７は伝達ゲート５の出力を反転させ、３
状態インバータ８はＣＬＫがハイである時にインバータ
７の出力を反転させる。３状態インバータ８の出力はイ
ンバータ７の入力に接続され、したがってＣＬＫがハイ
である時に帰還ループを生成する。３状態インバータの
出力はＣＬＫがローである時はハイインピーダンスであ
り、そのためＣＬＫがハイからローとなる時に帰還ルー
プが断たれる。
【０００５】ラッチ６の出力は第２の伝達ゲート９の入
力に接続され、この伝達ゲートはＣＬＫがハイである時
はラッチ６の出力を通しＣＬＫがローである時はこの出
力信号をブロックする。伝達ゲート９の出力はインバー
タ１１および３状態インバータ１２を含む第２のラッチ
１０の入力に接続されている。伝達ゲート９の出力はイ
ンバータ１１の入力に接続され、インバータ１１の出力
は３状態インバータ１２の入力に接続されている。この
３状態インバータ１２はＣＬＫがローである時はインバ
ータとして作用し、ＣＬＫがハイである時はハイインピ
ーダンスである。３状態インバータ１２の出力はインバ
ータ１１の入力に接続されている。したがって、帰還ル
ープはラッチ６内で接続される時はラッチ１０内では断
路され逆も同様であるように、３状態インバータ８およ
び１２の制御信号が接続される点を除けば、第２のラッ
チ１０は第１のラッチ６と機能的に等価である。
力に接続され、この伝達ゲートはＣＬＫがハイである時
はラッチ６の出力を通しＣＬＫがローである時はこの出
力信号をブロックする。伝達ゲート９の出力はインバー
タ１１および３状態インバータ１２を含む第２のラッチ
１０の入力に接続されている。伝達ゲート９の出力はイ
ンバータ１１の入力に接続され、インバータ１１の出力
は３状態インバータ１２の入力に接続されている。この
３状態インバータ１２はＣＬＫがローである時はインバ
ータとして作用し、ＣＬＫがハイである時はハイインピ
ーダンスである。３状態インバータ１２の出力はインバ
ータ１１の入力に接続されている。したがって、帰還ル
ープはラッチ６内で接続される時はラッチ１０内では断
路され逆も同様であるように、３状態インバータ８およ
び１２の制御信号が接続される点を除けば、第２のラッ
チ１０は第１のラッチ６と機能的に等価である。
【０００６】ラッチ１０の出力（すなわち、インバータ
１１の出力）はインバータ１３，１４に接続されて、そ
れぞれ、ＳＱおよびＱ出力を与える。ラッチ１０の入力
（すなわち、伝達ゲート９の出力）はインバータ１５に
接続されてＱＺ出力を与える。
１１の出力）はインバータ１３，１４に接続されて、そ
れぞれ、ＳＱおよびＱ出力を与える。ラッチ１０の入力
（すなわち、伝達ゲート９の出力）はインバータ１５に
接続されてＱＺ出力を与える。
【０００７】次に、図１および２の走査可能なフリップ
フロップの動作を図２の回路図および図３のタイミング
図に関して説明する。図２の回路の多数のノードにラベ
ルが付されており、これらのノードにおける電圧が図３
に示されている。ノードＵはマルチプレクサ２の出力で
あり、ノードＶは伝達ゲート５の出力であり、ノードＷ
はラッチ６の出力であり、ノードＸは伝達ゲート９の出
力であり、ノードＹはラッチ１０の出力である。
フロップの動作を図２の回路図および図３のタイミング
図に関して説明する。図２の回路の多数のノードにラベ
ルが付されており、これらのノードにおける電圧が図３
に示されている。ノードＵはマルチプレクサ２の出力で
あり、ノードＶは伝達ゲート５の出力であり、ノードＷ
はラッチ６の出力であり、ノードＸは伝達ゲート９の出
力であり、ノードＹはラッチ１０の出力である。
【０００８】図３のタイミング図はＳｃａｎＺ入力がハ
イであり、したがってマルチプレクサ２の出力はＤ入力
の反転であるものと仮定している。
イであり、したがってマルチプレクサ２の出力はＤ入力
の反転であるものと仮定している。
【０００９】図３のタイミング図に示すＤ入力は最初は
ハイであり、ＣＬＫ信号がローである間は降下しＣＬＫ
信号がハイである間に再度立ち上がる。これはＤ信号が
ＣＬＫ信号と非同期的である一般的ケースにおける挙動
を例示するものである。ノードＵはＤ入力の単純な反転
である。ノードＶの電圧は伝達ゲート５および３状態イ
ンバータ８によって決まる。ＣＬＫがローである時は、
Ｖの電圧はＵの電圧に追従する。ＣＬＫがハイである時
は、Ｖの電圧は３状態インバータ８の出力に追従する。
ＣＬＫがハイである時は、３状態インバータ８の出力は
信号Ｗの反転である。
ハイであり、ＣＬＫ信号がローである間は降下しＣＬＫ
信号がハイである間に再度立ち上がる。これはＤ信号が
ＣＬＫ信号と非同期的である一般的ケースにおける挙動
を例示するものである。ノードＵはＤ入力の単純な反転
である。ノードＶの電圧は伝達ゲート５および３状態イ
ンバータ８によって決まる。ＣＬＫがローである時は、
Ｖの電圧はＵの電圧に追従する。ＣＬＫがハイである時
は、Ｖの電圧は３状態インバータ８の出力に追従する。
ＣＬＫがハイである時は、３状態インバータ８の出力は
信号Ｗの反転である。
【００１０】図３の例では、ＣＬＫおよびＵが共にロー
であるため最初にＶはローであり、Ｗはハイである。Ｃ
ＬＫがハイとなると、ＶはＷの反転であるためローのま
まである。Ｕが立ち上がると、Ｖは同時に立ち上がる
（伝達ゲート５を介した伝播遅延を受ける）。したがっ
て、Ｗは同時に立下がる。ＣＬＫはハイとなり、ＶはＷ
の反転に追従するためハイのままである。Ｕの値が立下
がると、ＣＬＫはハイとなって伝達ゲートは非導通であ
り、したがってＣＬＫがローとなるまでＶはハイのまま
である（Ｗの反転）。したがって、Ｖの立下りエッジは
ＣＬＫの立下りエッジと同期化されるように遅延され
る。しかしながら、今までのところ、Ｄの立下りエッジ
はＣＬＫ信号と同期化されてきている。
であるため最初にＶはローであり、Ｗはハイである。Ｃ
ＬＫがハイとなると、ＶはＷの反転であるためローのま
まである。Ｕが立ち上がると、Ｖは同時に立ち上がる
（伝達ゲート５を介した伝播遅延を受ける）。したがっ
て、Ｗは同時に立下がる。ＣＬＫはハイとなり、ＶはＷ
の反転に追従するためハイのままである。Ｕの値が立下
がると、ＣＬＫはハイとなって伝達ゲートは非導通であ
り、したがってＣＬＫがローとなるまでＶはハイのまま
である（Ｗの反転）。したがって、Ｖの立下りエッジは
ＣＬＫの立下りエッジと同期化されるように遅延され
る。しかしながら、今までのところ、Ｄの立下りエッジ
はＣＬＫ信号と同期化されてきている。
【００１１】ＣＬＫがハイである時は、Ｘの電圧はＷの
電圧に追従する。ＣＬＫがローである時は、Ｘの電圧は
信号Ｙの反転である。したがって、最初はＷがハイであ
るためＸはハイである（タイミング図の始めに回路は安
定であるものとする）。ＣＬＫおよびＷが共にローであ
る時は、Ｘは信号Ｙの反転であるためハイのままであ
る。ＣＬＫがハイである時は、ＸはＷに追従し、それは
既にローであってＸをローとするため、ＸはＣＬＫが再
度立ち上がるまでハイのままである。ＷはＣＬＫが立下
がると同時に再度立ち上がる。したがって、Ｗは伝達ゲ
ート９が非導通となると同時に立ち上がる。したがっ
て、Ｘはこの点においてＷに追従せずローのままである
（Ｙの反転）。Ｘが立ち上がるのはＣＬＫが立ち上がっ
て、Ｘが再度Ｗに追従してからではない。したがって、
Ｘの立上りおよび立下りエッジが共にＣＬＫ信号の立上
りエッジと同期化される。
電圧に追従する。ＣＬＫがローである時は、Ｘの電圧は
信号Ｙの反転である。したがって、最初はＷがハイであ
るためＸはハイである（タイミング図の始めに回路は安
定であるものとする）。ＣＬＫおよびＷが共にローであ
る時は、Ｘは信号Ｙの反転であるためハイのままであ
る。ＣＬＫがハイである時は、ＸはＷに追従し、それは
既にローであってＸをローとするため、ＸはＣＬＫが再
度立ち上がるまでハイのままである。ＷはＣＬＫが立下
がると同時に再度立ち上がる。したがって、Ｗは伝達ゲ
ート９が非導通となると同時に立ち上がる。したがっ
て、Ｘはこの点においてＷに追従せずローのままである
（Ｙの反転）。Ｘが立ち上がるのはＣＬＫが立ち上がっ
て、Ｘが再度Ｗに追従してからではない。したがって、
Ｘの立上りおよび立下りエッジが共にＣＬＫ信号の立上
りエッジと同期化される。
【００１２】回路の残部はＣＬＫ信号の各立上りエッジ
において、Ｑ出力がＤ入力の値をとりＱＺ出力がそのＤ
入力の反転をとるように単純な反転を行う。
において、Ｑ出力がＤ入力の値をとりＱＺ出力がそのＤ
入力の反転をとるように単純な反転を行う。
【００１３】図４は図１および図２の走査可能なフリッ
プフロップのトランジスタレベルのインプリメンテーシ
ョンを示す。この回路は複数のＮＭＯＳトランジスタ
（Ｎ１からＮ１５）および複数のＰＭＯＳトランジスタ
（Ｐ１からＰ１５）を含んでいる。各トランジスタはゲ
ート入力、ソース入力およびドレイン入力を含んでい
る。
プフロップのトランジスタレベルのインプリメンテーシ
ョンを示す。この回路は複数のＮＭＯＳトランジスタ
（Ｎ１からＮ１５）および複数のＰＭＯＳトランジスタ
（Ｐ１からＰ１５）を含んでいる。各トランジスタはゲ
ート入力、ソース入力およびドレイン入力を含んでい
る。
【００１４】トランジスタＮ１のゲート入力はＰ１のゲ
ート入力およびＤ入力に接続されている。トランジスタ
Ｐ２のゲートはＳｃａｎ入力に接続され、トランジスタ
Ｎ２のゲートはＳｃａｎＺ入力に接続されている。Ｐ２
のソースは電圧源ＶＤＤに接続され、Ｐ２のドレインは
Ｐ１のソースに接続され、Ｐ１のドレインはＮ１のドレ
インに接続され、Ｎ１のソースはＮ２のドレインに接続
され、Ｎ２のソースは電圧源ＶＳＳに接続されている。
Ｐ１のドレインおよびＮ１のドレインはＰ３のドレイン
およびＮ３のドレインにも接続されている。Ｐ３のソー
スはＰ４のドレインに接続されＮ４のソースは電圧源Ｖ
ＤＤに接続されている。Ｎ３のソースはＮ４のドレイン
に接続され、Ｎ４のソースは電圧源ＶＳＳに接続されて
いる。Ｐ３およびＰ４のゲートは、それぞれ、Ｓｃａｎ
ＺおよびＳＤに接続され、Ｎ３およびＮ４のゲートは、
それぞれ、ＳｃａｎおよびＳＤに接続されている。トラ
ンジスタＮ１からＮ４およびＰ１からＰ４は一緒に図２
のマルチプレクサ２を形成する。
ート入力およびＤ入力に接続されている。トランジスタ
Ｐ２のゲートはＳｃａｎ入力に接続され、トランジスタ
Ｎ２のゲートはＳｃａｎＺ入力に接続されている。Ｐ２
のソースは電圧源ＶＤＤに接続され、Ｐ２のドレインは
Ｐ１のソースに接続され、Ｐ１のドレインはＮ１のドレ
インに接続され、Ｎ１のソースはＮ２のドレインに接続
され、Ｎ２のソースは電圧源ＶＳＳに接続されている。
Ｐ１のドレインおよびＮ１のドレインはＰ３のドレイン
およびＮ３のドレインにも接続されている。Ｐ３のソー
スはＰ４のドレインに接続されＮ４のソースは電圧源Ｖ
ＤＤに接続されている。Ｎ３のソースはＮ４のドレイン
に接続され、Ｎ４のソースは電圧源ＶＳＳに接続されて
いる。Ｐ３およびＰ４のゲートは、それぞれ、Ｓｃａｎ
ＺおよびＳＤに接続され、Ｎ３およびＮ４のゲートは、
それぞれ、ＳｃａｎおよびＳＤに接続されている。トラ
ンジスタＮ１からＮ４およびＰ１からＰ４は一緒に図２
のマルチプレクサ２を形成する。
【００１５】Ｐ３のドレインおよびＮ３のドレインはＰ
５のドレインおよびＮ５のドレインにも接続されてい
る。Ｎ５のソースはＰ５のソースに接続されている。Ｎ
５およびＰ５のゲートは、それぞれ、ＣＬＫＺおよびＣ
ＬＫに接続されている。トランジスタＮ５およびＰ５は
図２の伝達ゲート５を形成する。
５のドレインおよびＮ５のドレインにも接続されてい
る。Ｎ５のソースはＰ５のソースに接続されている。Ｎ
５およびＰ５のゲートは、それぞれ、ＣＬＫＺおよびＣ
ＬＫに接続されている。トランジスタＮ５およびＰ５は
図２の伝達ゲート５を形成する。
【００１６】Ｎ５のソースおよびＰ５のソースはＮ６の
ゲートおよびＰ６のゲートにも接続されている。Ｐ６の
ソースは電圧源ＶＤＤに接続され、Ｐ６のドレインはＮ
６のドレインに接続されＮ６のソースは電圧源ＶＳＳに
接続されている。Ｎ６のドレインおよびＰ６のドレイン
はＮ８のゲートおよびＰ８のゲートにも接続されてい
る。Ｎ７およびＰ７のゲートは、それぞれ、ＣＬＫおよ
びＣＬＫＺに接続されている。Ｐ８のソースは電圧源Ｖ
ＤＤに接続され、Ｐ８のドレインはＰ７のソースに接続
され、Ｐ７のドレインはＮ７のドレインに接続され、Ｎ
７のソースはＮ８のソースに接続され、Ｎ８のソースは
電圧源ＶＳＳに接続されている。Ｐ７のドレインおよび
Ｎ７のドレインはＰ５のソース、Ｎ５のソース、Ｐ６の
ゲートおよびＮ６のゲートにも接続されている。トラン
ジスタＮ６からＮ８およびＰ６からＰ８は図２のラッチ
６を形成する。
ゲートおよびＰ６のゲートにも接続されている。Ｐ６の
ソースは電圧源ＶＤＤに接続され、Ｐ６のドレインはＮ
６のドレインに接続されＮ６のソースは電圧源ＶＳＳに
接続されている。Ｎ６のドレインおよびＰ６のドレイン
はＮ８のゲートおよびＰ８のゲートにも接続されてい
る。Ｎ７およびＰ７のゲートは、それぞれ、ＣＬＫおよ
びＣＬＫＺに接続されている。Ｐ８のソースは電圧源Ｖ
ＤＤに接続され、Ｐ８のドレインはＰ７のソースに接続
され、Ｐ７のドレインはＮ７のドレインに接続され、Ｎ
７のソースはＮ８のソースに接続され、Ｎ８のソースは
電圧源ＶＳＳに接続されている。Ｐ７のドレインおよび
Ｎ７のドレインはＰ５のソース、Ｎ５のソース、Ｐ６の
ゲートおよびＮ６のゲートにも接続されている。トラン
ジスタＮ６からＮ８およびＰ６からＰ８は図２のラッチ
６を形成する。
【００１７】Ｐ６のドレイン、Ｎ６のドレイン、Ｐ８の
ゲートおよびＮ８のゲートはＰ９のドレインおよびＮ９
のドレインにも接続されている。Ｎ９のソースはＰ９の
ソースに接続されている。Ｎ９およびＰ９のゲートは、
それぞれ、ＣＬＫおよびＣＬＫＺに接続されている。ト
ランジスタＮ９およびＰ９は図２の伝達ゲート９を形成
する。
ゲートおよびＮ８のゲートはＰ９のドレインおよびＮ９
のドレインにも接続されている。Ｎ９のソースはＰ９の
ソースに接続されている。Ｎ９およびＰ９のゲートは、
それぞれ、ＣＬＫおよびＣＬＫＺに接続されている。ト
ランジスタＮ９およびＰ９は図２の伝達ゲート９を形成
する。
【００１８】Ｎ９のソースおよびＰ９のソースはＮ１０
のゲートおよびＰ１０のゲートにも接続されている。Ｐ
１０のソースは電圧源ＶＤＤに接続され、Ｐ１０のドレ
インはＮ１０のドレインに接続され、Ｎ１０のソースは
電圧源ＶＳＳに接続されている。Ｎ１０のドレインおよ
びＰ１０のドレインはＮ１２のゲートおよびＰ１２のゲ
ートにも接続されている。Ｎ１１およびＰ１１のゲート
は、それぞれ、ＣＬＫＺおよびＣＬＫに接続されてい
る。Ｐ１２のソースは電圧源ＶＤＤに接続され、Ｐ１２
のドレインはＰ１１のソースに接続され、Ｐ１１のドレ
インはＮ１１のドレインに接続され、Ｎ１１のソースは
Ｎ１２のドレインに接続され、Ｎ１２のソースは電圧源
ＶＳＳに接続されている。Ｐ１１のドレインおよびＮ１
１のドレインはＰ９のソース、Ｎ９のソース、Ｐ１０の
ゲートおよびＮ１０のゲートにも接続されている。トラ
ンジスタＮ１０からＮ１２およびＰ１０からＰ１２は図
２のラッチ１０を形成する。
のゲートおよびＰ１０のゲートにも接続されている。Ｐ
１０のソースは電圧源ＶＤＤに接続され、Ｐ１０のドレ
インはＮ１０のドレインに接続され、Ｎ１０のソースは
電圧源ＶＳＳに接続されている。Ｎ１０のドレインおよ
びＰ１０のドレインはＮ１２のゲートおよびＰ１２のゲ
ートにも接続されている。Ｎ１１およびＰ１１のゲート
は、それぞれ、ＣＬＫＺおよびＣＬＫに接続されてい
る。Ｐ１２のソースは電圧源ＶＤＤに接続され、Ｐ１２
のドレインはＰ１１のソースに接続され、Ｐ１１のドレ
インはＮ１１のドレインに接続され、Ｎ１１のソースは
Ｎ１２のドレインに接続され、Ｎ１２のソースは電圧源
ＶＳＳに接続されている。Ｐ１１のドレインおよびＮ１
１のドレインはＰ９のソース、Ｎ９のソース、Ｐ１０の
ゲートおよびＮ１０のゲートにも接続されている。トラ
ンジスタＮ１０からＮ１２およびＰ１０からＰ１２は図
２のラッチ１０を形成する。
【００１９】Ｐ１０のドレイン、Ｎ１０のドレイン、Ｐ
１２のゲートおよびＮ１２のゲートはトランジスタＮ１
３，Ｎ１４，Ｐ１３およびＰ１４のゲートに接続されて
いる。Ｐ１３のソースは電圧源ＶＤＤに接続され、Ｐ１
３のドレインはＮ１３のドレインに接続され、Ｎ１３の
ソースは電圧源ＶＳＳに接続されている。Ｐ１４のソー
スは電圧源ＶＤＤに接続され、Ｐ１４のドレインはＮ１
４のドレインに接続され、Ｎ１４のソースは電圧源ＶＳ
Ｓに接続されている。Ｐ１３のドレインおよびＮ１３の
ドレインはＳＱ出力にも接続されている。Ｐ１４および
Ｎ１４のドレインはＱ出力にも接続されている。
１２のゲートおよびＮ１２のゲートはトランジスタＮ１
３，Ｎ１４，Ｐ１３およびＰ１４のゲートに接続されて
いる。Ｐ１３のソースは電圧源ＶＤＤに接続され、Ｐ１
３のドレインはＮ１３のドレインに接続され、Ｎ１３の
ソースは電圧源ＶＳＳに接続されている。Ｐ１４のソー
スは電圧源ＶＤＤに接続され、Ｐ１４のドレインはＮ１
４のドレインに接続され、Ｎ１４のソースは電圧源ＶＳ
Ｓに接続されている。Ｐ１３のドレインおよびＮ１３の
ドレインはＳＱ出力にも接続されている。Ｐ１４および
Ｎ１４のドレインはＱ出力にも接続されている。
【００２０】Ｐ９のソース、Ｎ９のソース、Ｐ１０のゲ
ートおよびＮ１０のゲートはＰ１５のゲートおよびＮ１
５のゲートにも接続されている。Ｐ１５のソースは電圧
源ＶＤＤに接続され、Ｐ１５のドレインはＮ１５のドレ
インに接続されＮ１５のソースは電圧源ＶＳＳに接続さ
れている。Ｐ１５のドレインおよびＮ１５のドレインは
ＱＺ出力にも接続されている。
ートおよびＮ１０のゲートはＰ１５のゲートおよびＮ１
５のゲートにも接続されている。Ｐ１５のソースは電圧
源ＶＤＤに接続され、Ｐ１５のドレインはＮ１５のドレ
インに接続されＮ１５のソースは電圧源ＶＳＳに接続さ
れている。Ｐ１５のドレインおよびＮ１５のドレインは
ＱＺ出力にも接続されている。
【００２１】図１，図２および図４のフリップフロップ
のバリエーションは非同期クリア入力を有する走査可能
なフリップフロップであり、その回路シンボルが図５に
示されている。図５のフリップフロップは、ＣＬＲＺが
ローとなる時にＱがローとされＱＺがハイとされるよう
に、アクティブローであるクリア入力（ＣＬＲＺ）を有
する。非同期とはクリア信号がＣＬＫ信号のエッジを待
機せずに即座に作用することを意味する。
のバリエーションは非同期クリア入力を有する走査可能
なフリップフロップであり、その回路シンボルが図５に
示されている。図５のフリップフロップは、ＣＬＲＺが
ローとなる時にＱがローとされＱＺがハイとされるよう
に、アクティブローであるクリア入力（ＣＬＲＺ）を有
する。非同期とはクリア信号がＣＬＫ信号のエッジを待
機せずに即座に作用することを意味する。
【００２２】図６は図５のフリップフロップを実現する
既知の回路を示す。この回路は図５の回路のバリエーシ
ョンであり、事実マルチプレクサ２および伝達ゲート５
および９は変っていない。変っているのはラッチ回路１
７および２１およびインバータ２４−２６の接続であ
る。
既知の回路を示す。この回路は図５の回路のバリエーシ
ョンであり、事実マルチプレクサ２および伝達ゲート５
および９は変っていない。変っているのはラッチ回路１
７および２１およびインバータ２４−２６の接続であ
る。
【００２３】ラッチ１７はインバータ１８、ＮＡＮＤゲ
ート１９および伝達ゲート２０を含んでいる。インバー
タ１８は伝達ゲート５の出力を反転させ、その出力はＮ
ＡＮＤゲート１９の第１の入力に接続されている。ＮＡ
ＮＤゲート１９の第２の入力はＣＬＲＺ入力に接続され
ている。ＮＡＮＤゲート１９の出力は伝達ゲート２０の
入力に接続されている。伝達ゲート２０はＣＬＫがハイ
である時はＮＡＮＤゲート１９の出力をインバータ１８
の入力に接続し、ＣＬＫがローである時は３状態であ
る。ＮＡＮＤゲート１９の出力は伝達ゲート９の入力に
も接続されている。
ート１９および伝達ゲート２０を含んでいる。インバー
タ１８は伝達ゲート５の出力を反転させ、その出力はＮ
ＡＮＤゲート１９の第１の入力に接続されている。ＮＡ
ＮＤゲート１９の第２の入力はＣＬＲＺ入力に接続され
ている。ＮＡＮＤゲート１９の出力は伝達ゲート２０の
入力に接続されている。伝達ゲート２０はＣＬＫがハイ
である時はＮＡＮＤゲート１９の出力をインバータ１８
の入力に接続し、ＣＬＫがローである時は３状態であ
る。ＮＡＮＤゲート１９の出力は伝達ゲート９の入力に
も接続されている。
【００２４】伝達ゲート９の出力はラッチ２１の入力に
接続されている。ラッチ２１はインバータ２２および３
状態ＮＡＮＤゲート２３を含んでいる。ラッチ２１への
入力はインバータ２２の出力に接続され、インバータ２
２の出力は３状態ＮＡＮＤゲート２３の第１の入力に接
続されている。３状態ＮＡＮＤゲート２３への第２の入
力はＣＬＲＺ入力に接続されている。３状態ＮＡＮＤゲ
ート２３はＣＬＫがローである時にその入力の論理的Ｎ
ＡＮＤをインバータ２２の入力に接続し、ＣＬＫがハイ
である時は３状態である。インバータ２５，２６の入力
はラッチ２１の入力に接続され、インバータ２４の入力
はラッチ２１の出力に接続されている。インバータ２
４，２５，２６の出力は、それぞれ、出力信号ＱＺ，Ｑ
およびＳＱである。
接続されている。ラッチ２１はインバータ２２および３
状態ＮＡＮＤゲート２３を含んでいる。ラッチ２１への
入力はインバータ２２の出力に接続され、インバータ２
２の出力は３状態ＮＡＮＤゲート２３の第１の入力に接
続されている。３状態ＮＡＮＤゲート２３への第２の入
力はＣＬＲＺ入力に接続されている。３状態ＮＡＮＤゲ
ート２３はＣＬＫがローである時にその入力の論理的Ｎ
ＡＮＤをインバータ２２の入力に接続し、ＣＬＫがハイ
である時は３状態である。インバータ２５，２６の入力
はラッチ２１の入力に接続され、インバータ２４の入力
はラッチ２１の出力に接続されている。インバータ２
４，２５，２６の出力は、それぞれ、出力信号ＱＺ，Ｑ
およびＳＱである。
【００２５】ＣＬＲＺがローである時は、ＮＡＮＤゲー
ト１９の出力はハイとされる。ＣＬＫがハイでありイン
バータ２２の入力がこのような状況下でハイであれば、
ＮＡＮＤゲート１９の出力は伝達ゲート９を介して伝播
される。インバータ２２への入力がハイであれば、Ｑ出
力はローとされＱＺ出力はハイとされる。ＣＬＫがロー
であれば、伝達ゲート９は非導通であるためＮＡＮＤゲ
ート１９の出力はインバータ２２の入力へ通されない。
替わりに、３状態ＮＡＮＤ２１ゲートの出力（ＣＬＲＺ
がローである時はハイとされる）がインバータ２２への
入力を与える。したがって、ＣＬＲＺローである時は、
ＣＬＫ入力の状態に無関係に出力ＱおよびＱＺは、それ
ぞれ、ローおよびハイとされる。
ト１９の出力はハイとされる。ＣＬＫがハイでありイン
バータ２２の入力がこのような状況下でハイであれば、
ＮＡＮＤゲート１９の出力は伝達ゲート９を介して伝播
される。インバータ２２への入力がハイであれば、Ｑ出
力はローとされＱＺ出力はハイとされる。ＣＬＫがロー
であれば、伝達ゲート９は非導通であるためＮＡＮＤゲ
ート１９の出力はインバータ２２の入力へ通されない。
替わりに、３状態ＮＡＮＤ２１ゲートの出力（ＣＬＲＺ
がローである時はハイとされる）がインバータ２２への
入力を与える。したがって、ＣＬＲＺローである時は、
ＣＬＫ入力の状態に無関係に出力ＱおよびＱＺは、それ
ぞれ、ローおよびハイとされる。
【００２６】図６の回路の問題点は回路の入力および出
力間のクリティカルパス内にＮＡＮＤゲート１９を付加
すると、回路がさらに遅延することである。高性能フリ
ップフロップでは、このような遅延は許容されない。
力間のクリティカルパス内にＮＡＮＤゲート１９を付加
すると、回路がさらに遅延することである。高性能フリ
ップフロップでは、このような遅延は許容されない。
【００２７】
【発明が解決しようとする課題】本発明の1つの目的は
非同期クリア入力を含んでいるが、余分な遅延を挿入す
ることがない図２の走査可能なフリップフロップに基づ
いたフリップフロップ回路を提供することである。
非同期クリア入力を含んでいるが、余分な遅延を挿入す
ることがない図２の走査可能なフリップフロップに基づ
いたフリップフロップ回路を提供することである。
【００２８】
【課題を解決するための手段】本発明の１つの態様に従
って、フリップフロップが提供され、それは、データ入
力、データ出力、セット信号入力、クロック信号入力
と、少なくとも１つの段と、を含み、各段が、データ入
力からのデータ信号を受信するように接続された入力ノ
ード、出力ノード、内部ノード、と、クロック信号に応
答して、段の入力ノードにおける論理信号が内部ノード
へ通される導通状態と、ハイインピーダンス状態間を交
互に切り替える第１のゲート手段と、内部ノードに接続
されて、反転されたもしくは直立した、内部ノードにお
ける論理レベルを段の出力ノードに与えるバッファ手段
と、段の出力ノードにおける論理レベルをセット信号と
論理的に結合して論理的結合の結果を内部ノードに与え
る第２のゲート手段であって、論理的結合はセット信号
がアクティブである時に第２のゲート手段の出力がハイ
およびロー論理レベルの特定の一方にセットされるよう
な第２のゲート手段と、を含み、フリップフロップは、
さらに、第２のゲート手段がセット信号に応答して内部
ノードを特定の論理レベルへセットする前に、セット信
号に応答して特定の論理レベルを内部ノードに与える手
段を含んでいる。
って、フリップフロップが提供され、それは、データ入
力、データ出力、セット信号入力、クロック信号入力
と、少なくとも１つの段と、を含み、各段が、データ入
力からのデータ信号を受信するように接続された入力ノ
ード、出力ノード、内部ノード、と、クロック信号に応
答して、段の入力ノードにおける論理信号が内部ノード
へ通される導通状態と、ハイインピーダンス状態間を交
互に切り替える第１のゲート手段と、内部ノードに接続
されて、反転されたもしくは直立した、内部ノードにお
ける論理レベルを段の出力ノードに与えるバッファ手段
と、段の出力ノードにおける論理レベルをセット信号と
論理的に結合して論理的結合の結果を内部ノードに与え
る第２のゲート手段であって、論理的結合はセット信号
がアクティブである時に第２のゲート手段の出力がハイ
およびロー論理レベルの特定の一方にセットされるよう
な第２のゲート手段と、を含み、フリップフロップは、
さらに、第２のゲート手段がセット信号に応答して内部
ノードを特定の論理レベルへセットする前に、セット信
号に応答して特定の論理レベルを内部ノードに与える手
段を含んでいる。
【００２９】内部ノードに特定の論理レベルをそのため
の前記手段により与えることにより、内部ノードを特定
の論理レベルへ駆動するのに時間がかかる第２のゲート
手段から生じることがあるフリップフロップの出力のグ
リッチが抑制され、そのレベルは既に与えられているた
め、第２のゲート手段から与えられるのを待つ必要がな
い。しかしながら、その後、特定の論理レベルを与える
前記手段がもはやそれを行わずに、例えば、第１のゲー
ト手段を介して行いそれが導通していない場合には、第
２のゲート手段は内部ノードに特定の論理レベルを維持
するのに利用することができる。
の前記手段により与えることにより、内部ノードを特定
の論理レベルへ駆動するのに時間がかかる第２のゲート
手段から生じることがあるフリップフロップの出力のグ
リッチが抑制され、そのレベルは既に与えられているた
め、第２のゲート手段から与えられるのを待つ必要がな
い。しかしながら、その後、特定の論理レベルを与える
前記手段がもはやそれを行わずに、例えば、第１のゲー
ト手段を介して行いそれが導通していない場合には、第
２のゲート手段は内部ノードに特定の論理レベルを維持
するのに利用することができる。
【００３０】内部ノードに特定の論理レベルを与える手
段は第１のゲート手段が導通状態である時にそれを行う
ようにすることができる。
段は第１のゲート手段が導通状態である時にそれを行う
ようにすることができる。
【００３１】好ましくは、第２のゲート手段は内部ノー
ドにハイインピーダンスを与える状態と、内部ノードに
論理的結合の結果を与える状態間を切り替えるようにク
ロック信号に応答する。さらに、内部ノードに特定の論
理レベルを与える手段は第２のゲート手段がハイインピ
ーダンス状態である時にそれを行うようにすることがで
きる。好ましくは、第２のゲート手段は第１のゲート手
段が導通しているのと同じ期間だけハイインピーダンス
状態にあるが、クロック信号は第１および第２のゲート
手段にそれぞれ加えられる非重複クロック信号を含むこ
とができる。
ドにハイインピーダンスを与える状態と、内部ノードに
論理的結合の結果を与える状態間を切り替えるようにク
ロック信号に応答する。さらに、内部ノードに特定の論
理レベルを与える手段は第２のゲート手段がハイインピ
ーダンス状態である時にそれを行うようにすることがで
きる。好ましくは、第２のゲート手段は第１のゲート手
段が導通しているのと同じ期間だけハイインピーダンス
状態にあるが、クロック信号は第１および第２のゲート
手段にそれぞれ加えられる非重複クロック信号を含むこ
とができる。
【００３２】特定のレベルを与える手段はその論理レベ
ルを第１のゲート手段を介して前記内部ノードへ与える
ことができる。
ルを第１のゲート手段を介して前記内部ノードへ与える
ことができる。
【００３３】特定のレベルを与える手段はデータ信号を
受信して、前記セット信号がアクティブである時は特定
の論理レベルを前記段の入力ノードに与え、前記セット
信号がインアクティブである時はデータ信号を与えるよ
うに接続された第３のゲート手段を含むことができる。
第３のゲート手段はＮＡＮＤゲートもしくはＮＯＲゲー
トを含むことができる。さらに、フリップフロップはデ
ータセレクト入力および、前記データ入力を含む、複数
の前記データ入力、およびマルチプレクサを含むことが
でき、第３のゲート手段はマルチプレクサ内に含むこと
ができ、このマルチプレクサはこれらのデータ入力を受
信しデータセレクト信号に応答してこれらのデータ入力
の中の特定の1つをフリップフロップの前記すなわち第
１段の入力ノードに供給するように接続することができ
る。第３のゲート手段は３状態出力を有することがで
き、マルチプレクサはデータセレクト信号およびセット
信号を結合して第３のゲート手段の出力をイネーブルす
る１つ以上の制御信号を与え、第３のゲート手段により
ゲートされたデータ信号がデータセレクト信号により表
示される時およびセット信号がアクティブである時は常
に、複数の他のデータ信号がマルチプレクサから出力さ
れるのを防止し、そうでなければ第３のゲート手段の出
力をハイインピーダンスとする制御回路を含むことがで
きる。
受信して、前記セット信号がアクティブである時は特定
の論理レベルを前記段の入力ノードに与え、前記セット
信号がインアクティブである時はデータ信号を与えるよ
うに接続された第３のゲート手段を含むことができる。
第３のゲート手段はＮＡＮＤゲートもしくはＮＯＲゲー
トを含むことができる。さらに、フリップフロップはデ
ータセレクト入力および、前記データ入力を含む、複数
の前記データ入力、およびマルチプレクサを含むことが
でき、第３のゲート手段はマルチプレクサ内に含むこと
ができ、このマルチプレクサはこれらのデータ入力を受
信しデータセレクト信号に応答してこれらのデータ入力
の中の特定の1つをフリップフロップの前記すなわち第
１段の入力ノードに供給するように接続することができ
る。第３のゲート手段は３状態出力を有することがで
き、マルチプレクサはデータセレクト信号およびセット
信号を結合して第３のゲート手段の出力をイネーブルす
る１つ以上の制御信号を与え、第３のゲート手段により
ゲートされたデータ信号がデータセレクト信号により表
示される時およびセット信号がアクティブである時は常
に、複数の他のデータ信号がマルチプレクサから出力さ
れるのを防止し、そうでなければ第３のゲート手段の出
力をハイインピーダンスとする制御回路を含むことがで
きる。
【００３４】フリップフロップは前記段の第２段を含む
ことができ、第２段の入力ノードは第１の前記段の出力
ノードに接続することができ、フリップフロップ回路は
セット信号に応答して第２段の出力を特定の論理レベル
にセットすることができる。
ことができ、第２段の入力ノードは第１の前記段の出力
ノードに接続することができ、フリップフロップ回路は
セット信号に応答して第２段の出力を特定の論理レベル
にセットすることができる。
【００３５】本発明の第２の態様に従って、データ入
力、データ出力、セット信号入力、クロック信号入力、
および第１および第２の段を含むフリップフロップが提
供され、各段は、入力ノードおよび出力ノードを含み、
第２段の入力ノードは第１段の出力ノードに接続され、
フリップフロップ回路はセット信号に応答して第２段の
出力を特定の論理レベルにセットし、各段は、さらに、
クロック信号に応答して、段の入力ノードにおける論理
信号が内部ノードへ通される導通状態と、ハイインピー
ダンス状態間を交互に切り替える第１のゲート手段と、
内部ノードに接続されて、反転されたもしくは直立し
た、内部ノードにおけるレベルを段の出力ノードに与え
るバッファ手段と、段の出力ノードにおける論理レベル
をセット信号と論理的に結合して論理的結合の結果を内
部ノードに与える第２のゲート手段と、を含んでいる。
力、データ出力、セット信号入力、クロック信号入力、
および第１および第２の段を含むフリップフロップが提
供され、各段は、入力ノードおよび出力ノードを含み、
第２段の入力ノードは第１段の出力ノードに接続され、
フリップフロップ回路はセット信号に応答して第２段の
出力を特定の論理レベルにセットし、各段は、さらに、
クロック信号に応答して、段の入力ノードにおける論理
信号が内部ノードへ通される導通状態と、ハイインピー
ダンス状態間を交互に切り替える第１のゲート手段と、
内部ノードに接続されて、反転されたもしくは直立し
た、内部ノードにおけるレベルを段の出力ノードに与え
るバッファ手段と、段の出力ノードにおける論理レベル
をセット信号と論理的に結合して論理的結合の結果を内
部ノードに与える第２のゲート手段と、を含んでいる。
【００３６】第２のゲート手段は内部ノードにハイイン
ピーダンスを与える状態と、内部ノードに論理的結合の
結果を与える状態間を切り替えるようにクロック信号に
応答することができる。回路は各段の第１および第２の
ゲート手段がハイインピーダンス状態である時間が交互
に起こり、第２段の第１のゲート手段および第１段の第
２のゲート手段がハイインピーダンス状態である時間が
交互に起こるように構成することができる。
ピーダンスを与える状態と、内部ノードに論理的結合の
結果を与える状態間を切り替えるようにクロック信号に
応答することができる。回路は各段の第１および第２の
ゲート手段がハイインピーダンス状態である時間が交互
に起こり、第２段の第１のゲート手段および第１段の第
２のゲート手段がハイインピーダンス状態である時間が
交互に起こるように構成することができる。
【００３７】第２のゲート手段は段内の第１のゲート手
段よりも高い出力電流を供給するすることができる。
段よりも高い出力電流を供給するすることができる。
【００３８】フリップフロップは前記した本発明の第１
および第２の態様に従うことができる。
および第２の態様に従うことができる。
【００３９】本発明のいずれかの態様において、フリッ
プフロップはデータセレクト入力、前記データ入力を含
む複数のデータ入力を含むことができ、かつこれらのデ
ータ入力を受信しデータセレクト信号に応答してこれら
のデータ入力の中の特定の1つをフリップフロップの前
記すなわち第１の段の入力ノードへ供給するマルチプレ
クサを含むことができる。
プフロップはデータセレクト入力、前記データ入力を含
む複数のデータ入力を含むことができ、かつこれらのデ
ータ入力を受信しデータセレクト信号に応答してこれら
のデータ入力の中の特定の1つをフリップフロップの前
記すなわち第１の段の入力ノードへ供給するマルチプレ
クサを含むことができる。
【００４０】本発明のいずれかの態様において、セット
信号はアクティブローもしくはアクティブハイとするこ
とができ、それはフリップフロップがそのデータ出力に
論理ローを与えるように応答するクリア信号、もしくは
フリップフロップがそのデータ出力に論理ハイを与える
ように応答するプリセット信号とすることができる。さ
らに、フリップフロップはクリア信号に応答してそのデ
ータ出力に論理ローを与えプリセット信号に応答してそ
のデータ出力に論理ハイを与えることができる。セット
信号は直立および反転信号を含む相補形とすることがで
き、セット信号に応答するフリップフロップの構成部分
はこれらの相補信号の一方もしくは他方もしくは両方を
受信するように接続することができる。
信号はアクティブローもしくはアクティブハイとするこ
とができ、それはフリップフロップがそのデータ出力に
論理ローを与えるように応答するクリア信号、もしくは
フリップフロップがそのデータ出力に論理ハイを与える
ように応答するプリセット信号とすることができる。さ
らに、フリップフロップはクリア信号に応答してそのデ
ータ出力に論理ローを与えプリセット信号に応答してそ
のデータ出力に論理ハイを与えることができる。セット
信号は直立および反転信号を含む相補形とすることがで
き、セット信号に応答するフリップフロップの構成部分
はこれらの相補信号の一方もしくは他方もしくは両方を
受信するように接続することができる。
【００４１】本発明のいずれかの態様において、前記段
の各バッファは反転手段とすることができ段の出力ノー
ドにおいて反転された内部ノードの論理レベルを与える
ように接続することができる。
の各バッファは反転手段とすることができ段の出力ノー
ドにおいて反転された内部ノードの論理レベルを与える
ように接続することができる。
【００４２】本発明のいずれかの態様において、各第２
のゲート手段はセット信号がインアクティブである時に
段の出力ノードにおける論理レベルを反転する論理的結
合を与えることができる。
のゲート手段はセット信号がインアクティブである時に
段の出力ノードにおける論理レベルを反転する論理的結
合を与えることができる。
【００４３】本発明のいずれかの態様において、各第２
のゲート手段は好ましくはＮＡＮＤゲートもしくはＮＯ
Ｒゲートである。さらに、各第１のゲート手段は好まし
くは伝達ゲートである。付図を参照しながら、本発明の
実施例を説明する。
のゲート手段は好ましくはＮＡＮＤゲートもしくはＮＯ
Ｒゲートである。さらに、各第１のゲート手段は好まし
くは伝達ゲートである。付図を参照しながら、本発明の
実施例を説明する。
【００４４】
【発明の実施の形態】図６の回路では、回路要素がフリ
ップフロップのクリティカルパスではなくラッチ２１の
帰還パス内にあるため、３状態ＮＡＮＤゲート２３はフ
リップフロップ内に余分な遅延を導入しないと述べた
が、発明者がこの問題について最初に考えた解決法はラ
ッチ１７の付加回路要素（すなわち、ＮＡＮＤゲート１
９）をクリティカルパスからそのラッチの帰還パスへ移
すことであった。この最初の解決法の回路図を図７に示
す。
ップフロップのクリティカルパスではなくラッチ２１の
帰還パス内にあるため、３状態ＮＡＮＤゲート２３はフ
リップフロップ内に余分な遅延を導入しないと述べた
が、発明者がこの問題について最初に考えた解決法はラ
ッチ１７の付加回路要素（すなわち、ＮＡＮＤゲート１
９）をクリティカルパスからそのラッチの帰還パスへ移
すことであった。この最初の解決法の回路図を図７に示
す。
【００４５】図７の回路は図２および図６の回路のバリ
エーションである。マルチプレクサ２、伝達ゲート５，
９およびインバータ１３−１５は図２に示すものと同じ
である。変っているのはラッチ回路２７および３０であ
る。
エーションである。マルチプレクサ２、伝達ゲート５，
９およびインバータ１３−１５は図２に示すものと同じ
である。変っているのはラッチ回路２７および３０であ
る。
【００４６】図７において、ラッチ２７はインバータ２
８および3状態ＮＡＮＤゲート２９を含んでいる。イン
バータ２８の入力は伝達ゲート５の出力および3状態Ｎ
ＡＮＤゲート２９の出力に接続されている。インバータ
２８の出力は3状態ＮＡＮＤゲート２９の第１の入力お
よび伝達ゲート９の入力に接続されている。3状態ＮＡ
ＮＤゲート２９の第２の入力は非同期クリア入力ＣＬＲ
Ｚに接続されている。3状態ＮＡＮＤゲート２９はＣＬ
Ｋがハイであればその入力の論理的ＮＡＮＤをインバー
タ２８の入力に接続し、ＣＬＫがローであればハイイン
ピーダンスである。
８および3状態ＮＡＮＤゲート２９を含んでいる。イン
バータ２８の入力は伝達ゲート５の出力および3状態Ｎ
ＡＮＤゲート２９の出力に接続されている。インバータ
２８の出力は3状態ＮＡＮＤゲート２９の第１の入力お
よび伝達ゲート９の入力に接続されている。3状態ＮＡ
ＮＤゲート２９の第２の入力は非同期クリア入力ＣＬＲ
Ｚに接続されている。3状態ＮＡＮＤゲート２９はＣＬ
Ｋがハイであればその入力の論理的ＮＡＮＤをインバー
タ２８の入力に接続し、ＣＬＫがローであればハイイン
ピーダンスである。
【００４７】伝達ゲート９の出力はラッチ３０の入力に
接続されている。ラッチ３０はインバータ３１および３
状態ＮＯＲゲート３２を含んでいる。インバータ３１へ
の入力は伝達ゲート９の出力および３状態ＮＯＲゲート
３２の出力に接続されている。インバータ３１の出力は
３状態ＮＯＲゲート３２の第１の入力およびインバータ
１３，１４の入力に接続されている。３状態ＮＯＲゲー
ト３２の第２の入力はＣＬＲ入力に接続されている。３
状態ＮＯＲゲート３２の出力はインバータ１５の入力に
も接続されている。３状態ＮＯＲゲート３２はＣＬＫが
ローであればその入力の論理的ＮＯＲをインバータ３１
の入力に接続し、ＣＬＫがハイであればハイインピーダ
ンスである。
接続されている。ラッチ３０はインバータ３１および３
状態ＮＯＲゲート３２を含んでいる。インバータ３１へ
の入力は伝達ゲート９の出力および３状態ＮＯＲゲート
３２の出力に接続されている。インバータ３１の出力は
３状態ＮＯＲゲート３２の第１の入力およびインバータ
１３，１４の入力に接続されている。３状態ＮＯＲゲー
ト３２の第２の入力はＣＬＲ入力に接続されている。３
状態ＮＯＲゲート３２の出力はインバータ１５の入力に
も接続されている。３状態ＮＯＲゲート３２はＣＬＫが
ローであればその入力の論理的ＮＯＲをインバータ３１
の入力に接続し、ＣＬＫがハイであればハイインピーダ
ンスである。
【００４８】ＣＬＫおよびＣＬＲＺが共にローである時
は（ＣＬＲハイ）、３状態ＮＯＲゲート３２の出力はロ
ーとされる。したがって、インバータ３１の入力はロー
となりＱ出力はローとされＱＺ出力はハイとされる。Ｃ
ＬＫがハイでＣＬＲＺがローである時は、３状態ＮＡＮ
Ｄゲート２９の出力はハイとされてインバータ２８への
入力はハイとなりインバータ３１への入力はローとな
り、ＱはローＱＺはハイとされる。したがって、ＣＬＲ
Ｚがローであれば、ＣＬＫ入力の状態に無関係に出力Ｑ
およびＱＺはそれぞれローおよびハイとされる。図２の
フリップフロップに比べると、これはフリップフロップ
のクリティカルパス内へさらに遅延を加えることなく達
成される。
は（ＣＬＲハイ）、３状態ＮＯＲゲート３２の出力はロ
ーとされる。したがって、インバータ３１の入力はロー
となりＱ出力はローとされＱＺ出力はハイとされる。Ｃ
ＬＫがハイでＣＬＲＺがローである時は、３状態ＮＡＮ
Ｄゲート２９の出力はハイとされてインバータ２８への
入力はハイとなりインバータ３１への入力はローとな
り、ＱはローＱＺはハイとされる。したがって、ＣＬＲ
Ｚがローであれば、ＣＬＫ入力の状態に無関係に出力Ｑ
およびＱＺはそれぞれローおよびハイとされる。図２の
フリップフロップに比べると、これはフリップフロップ
のクリティカルパス内へさらに遅延を加えることなく達
成される。
【００４９】図７の回路はフリップフロップのクリティ
カルパス内へさらに回路要素を加えることなく非同期ク
リア入力を加える問題を解決する。しかしながら、回路
の動作に困難が伴う。
カルパス内へさらに回路要素を加えることなく非同期ク
リア入力を加える問題を解決する。しかしながら、回路
の動作に困難が伴う。
【００５０】図８のタイミング図は図７へのＣＬＲＺ，
ＣＬＫおよびＤ入力が最初に、それぞれ、ハイ、ローお
よびハイである状況を示す。出力ＱＺはＣＬＫの前の立
上りエッジのＤの値によって決まるため、最初は未知で
ある。この状態において、伝達ゲート５は導通してお
り、伝達ゲート９はハイインピーダンスであり、３状態
ＮＯＲゲート３２は導通しており３状態ＮＡＮＤゲート
２９はハイインピーダンスである。したがって、Ｄ入力
は伝達ゲート５を介して３状態ＮＡＮＤゲート２９の第
１の出力へ伝播される。ＣＬＲＺがハイからローへ立下
がると、ＮＯＲゲート３２の出力がローとされる。した
がって、ＣＬＲＺ入力に応答して、インバータ１５への
入力はローであり、出力ＱＺはハイである（もちろん、
Ｑはローである）。
ＣＬＫおよびＤ入力が最初に、それぞれ、ハイ、ローお
よびハイである状況を示す。出力ＱＺはＣＬＫの前の立
上りエッジのＤの値によって決まるため、最初は未知で
ある。この状態において、伝達ゲート５は導通してお
り、伝達ゲート９はハイインピーダンスであり、３状態
ＮＯＲゲート３２は導通しており３状態ＮＡＮＤゲート
２９はハイインピーダンスである。したがって、Ｄ入力
は伝達ゲート５を介して３状態ＮＡＮＤゲート２９の第
１の出力へ伝播される。ＣＬＲＺがハイからローへ立下
がると、ＮＯＲゲート３２の出力がローとされる。した
がって、ＣＬＲＺ入力に応答して、インバータ１５への
入力はローであり、出力ＱＺはハイである（もちろん、
Ｑはローである）。
【００５１】図８のタイミング図において、ＣＬＲＺは
ローのままであり（アクティブ）、Ｄ入力はハイのまま
でありＣＬＫ入力は立ち上がる。ＣＬＫが立ち上がる
と、伝達ゲート５，９は、それぞれ、非導通および導通
となる。同様に、３状態ＮＡＮＤゲート２９および３状
態ＮＯＲゲート３２は、それぞれ、導通および非導通と
なる。インバータ１５への入力は、伝達ゲート９を介し
て、インバータ２８の出力に接続されている。前記した
ように、ＣＬＫ入力の立上りエッジの前でインバータ１
５の入力はローである。しかしながら、インバータ２８
の出力（現在伝達ゲート９を介してインバータ１５の入
力に接続されている）は予めハイであった（Ｄの値）。
インバータ２８の入力は３状態ＮＡＮＤゲート２９によ
りハイとされなければならない（その３状態ＮＡＮＤゲ
ート２９は現在導通しているためＣＬＲＺに応答し
て）。しかしながら、３状態ＮＡＮＤゲート２９は好ま
しくは小型装置であり、そのＮＡＮＤゲートがインバー
タ２８への入力をハイ電圧とするのに時間がかかる。そ
の結果、インバータ１５への入力がハイである期間した
がって出力ＱＺがローである期間がある。それは図８の
タイミング図においてグリッチ１００として現れる。
（インバータ１５への入力（その出力はＱＺ出力を与え
る）はインバータ３１，１４を介してＱ出力に接続され
そのためＱ出力はＱＺ出力の単なる反転であるため、グ
リッチはＱ出力（１００’）上にも現れることをお判り
願いたい。）
ローのままであり（アクティブ）、Ｄ入力はハイのまま
でありＣＬＫ入力は立ち上がる。ＣＬＫが立ち上がる
と、伝達ゲート５，９は、それぞれ、非導通および導通
となる。同様に、３状態ＮＡＮＤゲート２９および３状
態ＮＯＲゲート３２は、それぞれ、導通および非導通と
なる。インバータ１５への入力は、伝達ゲート９を介し
て、インバータ２８の出力に接続されている。前記した
ように、ＣＬＫ入力の立上りエッジの前でインバータ１
５の入力はローである。しかしながら、インバータ２８
の出力（現在伝達ゲート９を介してインバータ１５の入
力に接続されている）は予めハイであった（Ｄの値）。
インバータ２８の入力は３状態ＮＡＮＤゲート２９によ
りハイとされなければならない（その３状態ＮＡＮＤゲ
ート２９は現在導通しているためＣＬＲＺに応答し
て）。しかしながら、３状態ＮＡＮＤゲート２９は好ま
しくは小型装置であり、そのＮＡＮＤゲートがインバー
タ２８への入力をハイ電圧とするのに時間がかかる。そ
の結果、インバータ１５への入力がハイである期間した
がって出力ＱＺがローである期間がある。それは図８の
タイミング図においてグリッチ１００として現れる。
（インバータ１５への入力（その出力はＱＺ出力を与え
る）はインバータ３１，１４を介してＱ出力に接続され
そのためＱ出力はＱＺ出力の単なる反転であるため、グ
リッチはＱ出力（１００’）上にも現れることをお判り
願いたい。）
【００５２】ＱＺ出力上のグリッチの問題は３状態ＮＡ
ＮＤゲート２９のサイズを増大することにより解決でき
たが、それはフリップフロップ回路のサイズおよびその
動作速度に密接な関係がある。また、必要とされるＮＡ
ＮＤゲートのサイズはプロセスおよび環境に依存し、あ
らゆる条件の元でグリッチが生じないことを保証するの
は困難である。したがって、ＮＡＮＤゲートのサイズを
増大するのはグリッチ問題の好ましい解決法ではない。
ＮＤゲート２９のサイズを増大することにより解決でき
たが、それはフリップフロップ回路のサイズおよびその
動作速度に密接な関係がある。また、必要とされるＮＡ
ＮＤゲートのサイズはプロセスおよび環境に依存し、あ
らゆる条件の元でグリッチが生じないことを保証するの
は困難である。したがって、ＮＡＮＤゲートのサイズを
増大するのはグリッチ問題の好ましい解決法ではない。
【００５３】図９の回路は本発明の第２の実施例を示
し、図７のマルチプレクサ２がマルチプレクサ３３で置
換されている点を除けば、図７の回路と同等である。マ
ルチプレクサ３３はＮＡＮＤゲート３４、３状態ＮＡＮ
Ｄゲート３５、３状態インバータ３およびインバータ３
６を含んでいる。ＮＡＮＤゲート３４の第１および第２
の入力は、それぞれ、ＳｃａｎＺおよびＣＬＲＺ入力に
接続されている。３状態ＮＡＮＤゲート３５の第１およ
び第２の入力は、それぞれ、ＳＤおよびＣＬＲＺ入力に
接続されている。３状態インバータ３への入力はＤ入力
に接続されている。インバータ３６への入力はＮＡＮＤ
ゲート３４の出力に接続されている。３状態インバータ
３６および３状態ＮＡＮＤゲート３５の制御入力はＮＡ
ＮＤゲート３４の出力およびインバータ３６の出力に接
続されており、ＮＡＮＤゲート３４の出力がローである
（かつインバータ３６の出力がハイである）時は３状態
インバータ３が導通し、ＮＡＮＤゲート３４の出力がハ
イである（かつインバータ３６の出力がローである）時
は３状態ＮＡＮＤゲート３５が導通するようにされる。
３状態インバータ３６および３状態ＮＡＮＤゲート３５
の出力は一緒に伝達ゲート５の入力に接続されている。
し、図７のマルチプレクサ２がマルチプレクサ３３で置
換されている点を除けば、図７の回路と同等である。マ
ルチプレクサ３３はＮＡＮＤゲート３４、３状態ＮＡＮ
Ｄゲート３５、３状態インバータ３およびインバータ３
６を含んでいる。ＮＡＮＤゲート３４の第１および第２
の入力は、それぞれ、ＳｃａｎＺおよびＣＬＲＺ入力に
接続されている。３状態ＮＡＮＤゲート３５の第１およ
び第２の入力は、それぞれ、ＳＤおよびＣＬＲＺ入力に
接続されている。３状態インバータ３への入力はＤ入力
に接続されている。インバータ３６への入力はＮＡＮＤ
ゲート３４の出力に接続されている。３状態インバータ
３６および３状態ＮＡＮＤゲート３５の制御入力はＮＡ
ＮＤゲート３４の出力およびインバータ３６の出力に接
続されており、ＮＡＮＤゲート３４の出力がローである
（かつインバータ３６の出力がハイである）時は３状態
インバータ３が導通し、ＮＡＮＤゲート３４の出力がハ
イである（かつインバータ３６の出力がローである）時
は３状態ＮＡＮＤゲート３５が導通するようにされる。
３状態インバータ３６および３状態ＮＡＮＤゲート３５
の出力は一緒に伝達ゲート５の入力に接続されている。
【００５４】ＣＬＲＺがハイ（インアクティブ）である
時は、ＮＡＮＤゲート３４の出力はＳｃａｎＺの反転
（すなわち、Ｓｃａｎ）であり、インバータ３６の出力
はＳｃａｎＺである。したがって、３状態ＮＡＮＤゲー
ト３５の出力はハイインピーダンスもしくはＳＤの反転
である。このようにして、ＣＬＲＺがハイである時は、
図９の回路は図７の回路と厳密に同じように動作する。
時は、ＮＡＮＤゲート３４の出力はＳｃａｎＺの反転
（すなわち、Ｓｃａｎ）であり、インバータ３６の出力
はＳｃａｎＺである。したがって、３状態ＮＡＮＤゲー
ト３５の出力はハイインピーダンスもしくはＳＤの反転
である。このようにして、ＣＬＲＺがハイである時は、
図９の回路は図７の回路と厳密に同じように動作する。
【００５５】ＣＬＲＺがロー（アクティブ）である時
は、ＮＡＮＤゲート３４の出力はハイとされて３状態Ｎ
ＡＮＤゲート３５は導通し３状態インバータ３はハイイ
ンピーダンスである。さらに、３状態ＮＡＮＤゲート３
５の出力がハイとされ（そのＣＬＲＺ入力がローである
ため）、したがって伝達ゲート５への入力もハイであ
る。
は、ＮＡＮＤゲート３４の出力はハイとされて３状態Ｎ
ＡＮＤゲート３５は導通し３状態インバータ３はハイイ
ンピーダンスである。さらに、３状態ＮＡＮＤゲート３
５の出力がハイとされ（そのＣＬＲＺ入力がローである
ため）、したがって伝達ゲート５への入力もハイであ
る。
【００５６】ＣＬＫ入力がローである時は、伝達ゲート
５への入力はラッチ２７の入力へ通される。ＣＬＫ入力
がハイでありかつＣＬＲＺ入力がローである時は、図７
の回路におけると同様に、ラッチ２７の入力は３状態Ｎ
ＡＮＤゲート２９によりハイとされる。
５への入力はラッチ２７の入力へ通される。ＣＬＫ入力
がハイでありかつＣＬＲＺ入力がローである時は、図７
の回路におけると同様に、ラッチ２７の入力は３状態Ｎ
ＡＮＤゲート２９によりハイとされる。
【００５７】図７の回路に関連するグリッチ問題はラッ
チ２７の出力へのＤもしくはＳＤ入力の伝播により生じ
る。本実施例において、この問題はＣＬＲＺがローであ
る時にマルチプレクサ段におけるＤもしくはＳＤ入力を
ブロックすることにより克服される。
チ２７の出力へのＤもしくはＳＤ入力の伝播により生じ
る。本実施例において、この問題はＣＬＲＺがローであ
る時にマルチプレクサ段におけるＤもしくはＳＤ入力を
ブロックすることにより克服される。
【００５８】次に、図１０のタイミング図に関して図９
の回路の動作を説明する。図９のいくつかのノードにラ
ベルが付されており、これらのノードにおける電圧が多
様な入力状態に対して図１０に示されている。ノードＭ
はＮＡＮＤゲート３４の出力である。ノードＮは３状態
ＮＡＮＤゲート３５および３状態インバータ３６の出力
である。ノードＰは伝達ゲート５の出力である。ノード
Ｒはインバータ２８の出力である。ノードＳは伝達ゲー
ト９の出力である。ノードＴはインバータ３１の出力で
ある。
の回路の動作を説明する。図９のいくつかのノードにラ
ベルが付されており、これらのノードにおける電圧が多
様な入力状態に対して図１０に示されている。ノードＭ
はＮＡＮＤゲート３４の出力である。ノードＮは３状態
ＮＡＮＤゲート３５および３状態インバータ３６の出力
である。ノードＰは伝達ゲート５の出力である。ノード
Ｒはインバータ２８の出力である。ノードＳは伝達ゲー
ト９の出力である。ノードＴはインバータ３１の出力で
ある。
【００５９】図１０のタイミング図はＳｃａｎＺ入力が
ハイであると仮定している。その場合、ＮＡＮＤゲート
３４の出力（ノードＭ）はＣＬＲＺ入力の反転である。
ノードＭは３状態インバータ３６の一方の制御入力でも
あり、他方の制御入力はインバータ３６により与えられ
るノードＭにおける値の反転である。ノードＭがローで
あるため（すなわち、ＳｃａｎＺがハイでＣＬＲＺがハ
イ）、３状態インバータ３６はＤ入力を反転させるが、
ノードＭがハイである時はハイインピーダンスである。
したがって、ＣＬＲＺがハイである時はノードＮはＤの
反転であるが、それを駆動するインバータ３の出力はＣ
ＬＲＺがローである時はハイインピーダンスである。そ
れは図１０のタイミング図に示されている。
ハイであると仮定している。その場合、ＮＡＮＤゲート
３４の出力（ノードＭ）はＣＬＲＺ入力の反転である。
ノードＭは３状態インバータ３６の一方の制御入力でも
あり、他方の制御入力はインバータ３６により与えられ
るノードＭにおける値の反転である。ノードＭがローで
あるため（すなわち、ＳｃａｎＺがハイでＣＬＲＺがハ
イ）、３状態インバータ３６はＤ入力を反転させるが、
ノードＭがハイである時はハイインピーダンスである。
したがって、ＣＬＲＺがハイである時はノードＮはＤの
反転であるが、それを駆動するインバータ３の出力はＣ
ＬＲＺがローである時はハイインピーダンスである。そ
れは図１０のタイミング図に示されている。
【００６０】ＣＬＫがローである時は、ノードＰはノー
ドＮの電圧に追従する。ＣＬＫがハイである時は、ノー
ドＰは３状態ＮＡＮＤゲート２９の出力、すなわちノー
ドＲとＣＬＲＺ入力の論理的ＮＡＮＤ、に追従する。ノ
ードＲはノードＰの反転である。同様に、ＣＬＫがハイ
である時は、ノードＳの電圧はノードＲの電圧に追従
し、ＣＬＫがローである時は、３状態ＮＯＲゲート３２
の出力、すなわちノードＴとＣＬＲ入力の論理的ＮＯ
Ｒ、に追従する。ノードＴおよび出力ＱＺはノードＳの
反転であり、出力ＱはノードＴの反転である。
ドＮの電圧に追従する。ＣＬＫがハイである時は、ノー
ドＰは３状態ＮＡＮＤゲート２９の出力、すなわちノー
ドＲとＣＬＲＺ入力の論理的ＮＡＮＤ、に追従する。ノ
ードＲはノードＰの反転である。同様に、ＣＬＫがハイ
である時は、ノードＳの電圧はノードＲの電圧に追従
し、ＣＬＫがローである時は、３状態ＮＯＲゲート３２
の出力、すなわちノードＴとＣＬＲ入力の論理的ＮＯ
Ｒ、に追従する。ノードＴおよび出力ＱＺはノードＳの
反転であり、出力ＱはノードＴの反転である。
【００６１】図１０の例では、ノードＤ，Ｐ，およびＳ
は最初、それぞれ、ハイ、ローおよびハイで安定してお
りＣＬＫ入力はローである。したがって、ＱおよびＱＺ
出力は、それぞれ、ハイおよびロー論理レベルである。
ＣＬＫがローであるため、ノードＰはノードＮに追従し
ノードＳはＣＬＲ入力とノードＴの論理的ＮＯＲであ
る。ＣＬＫが立ち上がる時は、ノードＰはＣＬＲＺ入力
とノードＲの論理的ＮＡＮＤであり、ノードＳはノード
Ｒに追従する。回路が安定であるため、ＣＬＫ変化の結
果としてノードＰもノードＳも変化しない。同様に、Ｃ
ＬＫが立下がる時に、これらのノードのいずれも状態変
化しない。
は最初、それぞれ、ハイ、ローおよびハイで安定してお
りＣＬＫ入力はローである。したがって、ＱおよびＱＺ
出力は、それぞれ、ハイおよびロー論理レベルである。
ＣＬＫがローであるため、ノードＰはノードＮに追従し
ノードＳはＣＬＲ入力とノードＴの論理的ＮＯＲであ
る。ＣＬＫが立ち上がる時は、ノードＰはＣＬＲＺ入力
とノードＲの論理的ＮＡＮＤであり、ノードＳはノード
Ｒに追従する。回路が安定であるため、ＣＬＫ変化の結
果としてノードＰもノードＳも変化しない。同様に、Ｃ
ＬＫが立下がる時に、これらのノードのいずれも状態変
化しない。
【００６２】ＣＬＫローおよび前記した内部ノードによ
り、図１０の例においてＣＬＲＺ入力はハイからロー論
理レベルへ立下がる。それに応答して、ノードＭが立ち
上がり、３状態インバータ３をディセーブルし３状態Ｎ
ＡＮＤゲート３５をイネーブルする。ノードＮはハイと
される（ＣＬＲＺがローであるため）。ノードＰはノー
ドＮに追従し（すなわち、立ち上がる）ノードＲは立下
がる。ほぼ同時に、ＣＬＲがハイであるため（ＣＬＲＺ
の反転）ノードＳ（ノードＴとＣＬＲ入力の論理的ＮＯ
Ｒ）が立下がる。ノードＳが立下がると、ノードＴおよ
び出力ＱＺが立ち上がり出力Ｑが立下がる。
り、図１０の例においてＣＬＲＺ入力はハイからロー論
理レベルへ立下がる。それに応答して、ノードＭが立ち
上がり、３状態インバータ３をディセーブルし３状態Ｎ
ＡＮＤゲート３５をイネーブルする。ノードＮはハイと
される（ＣＬＲＺがローであるため）。ノードＰはノー
ドＮに追従し（すなわち、立ち上がる）ノードＲは立下
がる。ほぼ同時に、ＣＬＲがハイであるため（ＣＬＲＺ
の反転）ノードＳ（ノードＴとＣＬＲ入力の論理的ＮＯ
Ｒ）が立下がる。ノードＳが立下がると、ノードＴおよ
び出力ＱＺが立ち上がり出力Ｑが立下がる。
【００６３】ＣＬＲＺ入力はローのままであり、ＣＬＫ
は立ち上がる。ノードＰは変化せず（ＣＬＲＺとノード
Ｒの論理的ＮＡＮＤがノードＮの論理レベルと同じであ
るため）ノードＳは変化しない（ノードＲはＣＬＫとノ
ードＴの論理的ＮＯＲと同じ論理レベルであるため）。
したがって、この回路は安定である。ＣＬＫがハイでＣ
ＬＲＺが立ち上がる時は、ノードＮは入力Ｄの反転とな
る（すなわち、立下がる）。しかしながら、ノードＰは
ＣＬＲＺとノードＲの論理的ＮＡＮＤであり、その両方
が変化しないために変化しない。ノードＰが変化しない
ため、ノードＲおよびＳは変化しない。したがって、立
ち上がるＣＬＲＺに応答するノードＮの変化は出力Ｑお
よびＱＺへ伝播する。回路は再び安定となり、前記した
理由でＣＬＫ入力が立下がる時に内部ノードおよび出力
は変化しない。
は立ち上がる。ノードＰは変化せず（ＣＬＲＺとノード
Ｒの論理的ＮＡＮＤがノードＮの論理レベルと同じであ
るため）ノードＳは変化しない（ノードＲはＣＬＫとノ
ードＴの論理的ＮＯＲと同じ論理レベルであるため）。
したがって、この回路は安定である。ＣＬＫがハイでＣ
ＬＲＺが立ち上がる時は、ノードＮは入力Ｄの反転とな
る（すなわち、立下がる）。しかしながら、ノードＰは
ＣＬＲＺとノードＲの論理的ＮＡＮＤであり、その両方
が変化しないために変化しない。ノードＰが変化しない
ため、ノードＲおよびＳは変化しない。したがって、立
ち上がるＣＬＲＺに応答するノードＮの変化は出力Ｑお
よびＱＺへ伝播する。回路は再び安定となり、前記した
理由でＣＬＫ入力が立下がる時に内部ノードおよび出力
は変化しない。
【００６４】ＣＬＫ入力がローでノードＤの電圧が立下
がる時は、ノードＮはＤ入力の反転であるため立ち上が
り、伝達ゲート５が導通しているためノードＰおよびＲ
は、それぞれ、が立ち上がり立下がる。（それは例示の
目的でＤの波形内へ挿入されるパルス１０１により示さ
れている。）伝達ゲート９は非導通であるため、ノード
Ｒのロー論理レベルはノードＳへ通されない。１０１に
おいて、Ｄ入力はＣＬＫ入力が変化する前に立ち上が
り、ノードＮ，ＰおよびＲは、それぞれ、立下り、立下
り、立ち上がる。ＣＬＫ入力が立ち上がる時は、ノード
Ｒのハイ論理レベルがノードＳ（既にハイである）に通
され、したがって出力Ｑは変化しない。Ｄ入力のパルス
１０１は立ち上がるＣＬＫエッジ上に保持されなかった
ため、出力には通されない。
がる時は、ノードＮはＤ入力の反転であるため立ち上が
り、伝達ゲート５が導通しているためノードＰおよびＲ
は、それぞれ、が立ち上がり立下がる。（それは例示の
目的でＤの波形内へ挿入されるパルス１０１により示さ
れている。）伝達ゲート９は非導通であるため、ノード
Ｒのロー論理レベルはノードＳへ通されない。１０１に
おいて、Ｄ入力はＣＬＫ入力が変化する前に立ち上が
り、ノードＮ，ＰおよびＲは、それぞれ、立下り、立下
り、立ち上がる。ＣＬＫ入力が立ち上がる時は、ノード
Ｒのハイ論理レベルがノードＳ（既にハイである）に通
され、したがって出力Ｑは変化しない。Ｄ入力のパルス
１０１は立ち上がるＣＬＫエッジ上に保持されなかった
ため、出力には通されない。
【００６５】ＣＬＫ入力がハイ論理レベルで、ＣＬＲＺ
入力がロー（アクティブ）とされる時は、ノードＭは応
答して立ち上がり３状態インバータ３はハイインピーダ
ンスとなる。ＣＬＫがハイであれば、ノードＰはノード
ＲとＣＬＲＺ入力の論理的ＮＡＮＤである。ＣＬＲＺが
ローであるため、ノードＰはハイとされ、次にノードＲ
がローとされる。伝達ゲート９が導通しているため、ノ
ードＲの立下りに応答してノードＳが立下り、したがっ
て出力Ｑが立下がる。出力Ｑ１０２の立下りはＣＬＫ信
号に同期化されない。したがって、ＣＬＲＺ入力は非同
期入力である。
入力がロー（アクティブ）とされる時は、ノードＭは応
答して立ち上がり３状態インバータ３はハイインピーダ
ンスとなる。ＣＬＫがハイであれば、ノードＰはノード
ＲとＣＬＲＺ入力の論理的ＮＡＮＤである。ＣＬＲＺが
ローであるため、ノードＰはハイとされ、次にノードＲ
がローとされる。伝達ゲート９が導通しているため、ノ
ードＲの立下りに応答してノードＳが立下り、したがっ
て出力Ｑが立下がる。出力Ｑ１０２の立下りはＣＬＫ信
号に同期化されない。したがって、ＣＬＲＺ入力は非同
期入力である。
【００６６】ＣＬＲＺ入力が再度立ち上がる時は、ＣＬ
Ｋ入力はローである。ＣＬＲＺが立ち上がる時にノード
Ｍは立下がるため、３状態インバータ３はアクティブで
ある。したがって、ノードＮはハイである（Ｄの反
転）。伝達ゲート５が導通しているため、ノードＰおよ
びＲは、それぞれ、ハイおよびローである。ノードＳの
電圧はノードＴおよびＣＬＲ入力の論理的ＮＯＲにより
決定される。ＣＬＲが立下がる時（ＣＬＲＺが立ち上が
るため）、ノードＴは既にハイであるため、３状態ＮＯ
Ｒゲート３２の出力、したがって、ノードＳは変化しな
い（ロー）。したがって、出力Ｑはローのままであり回
路は安定である。
Ｋ入力はローである。ＣＬＲＺが立ち上がる時にノード
Ｍは立下がるため、３状態インバータ３はアクティブで
ある。したがって、ノードＮはハイである（Ｄの反
転）。伝達ゲート５が導通しているため、ノードＰおよ
びＲは、それぞれ、ハイおよびローである。ノードＳの
電圧はノードＴおよびＣＬＲ入力の論理的ＮＯＲにより
決定される。ＣＬＲが立下がる時（ＣＬＲＺが立ち上が
るため）、ノードＴは既にハイであるため、３状態ＮＯ
Ｒゲート３２の出力、したがって、ノードＳは変化しな
い（ロー）。したがって、出力Ｑはローのままであり回
路は安定である。
【００６７】Ｄ入力が立ち上がるまで回路は安定したま
まであり、それに応答してノードＮが立下がる。それは
ＣＬＫハイで生じ、そのためＣＬＫが立下がるまで他の
ノードは変化しない。伝達ゲート５が導通するため、Ｃ
ＬＫ入力の立下りエッジでノードＰおよびＲは、それぞ
れ、立下り立ち上がる。
まであり、それに応答してノードＮが立下がる。それは
ＣＬＫハイで生じ、そのためＣＬＫが立下がるまで他の
ノードは変化しない。伝達ゲート５が導通するため、Ｃ
ＬＫ入力の立下りエッジでノードＰおよびＲは、それぞ
れ、立下り立ち上がる。
【００６８】ＣＬＫ入力の立下りエッジのすぐ後で、Ｃ
ＬＲＺ入力が立下がる。前と同様に、立下がるＣＬＲＺ
入力に応答して、ノードＭが立ち上がり、そのため３状
態インバータ３の出力はハイインピーダンスである。ノ
ードＮはＣＬＲＺがローであるためにハイを与える３状
態ＮＡＮＤゲート３５により駆動される。したがって、
ノードＰはハイであり、ノードＲはローであり、ノード
Ｓはローであり、ノードＴはハイであり出力Ｑはローで
ある。出力Ｑは既にローであるため、ＣＬＲＺ信号によ
り変化されない。
ＬＲＺ入力が立下がる。前と同様に、立下がるＣＬＲＺ
入力に応答して、ノードＭが立ち上がり、そのため３状
態インバータ３の出力はハイインピーダンスである。ノ
ードＮはＣＬＲＺがローであるためにハイを与える３状
態ＮＡＮＤゲート３５により駆動される。したがって、
ノードＰはハイであり、ノードＲはローであり、ノード
Ｓはローであり、ノードＴはハイであり出力Ｑはローで
ある。出力Ｑは既にローであるため、ＣＬＲＺ信号によ
り変化されない。
【００６９】ＣＬＲＺが立ち上がる時は、ノードＰおよ
びＲはそれぞれローおよびハイへ変化する。それはＤ入
力がまだハイであり伝達ゲート５がまだ導通しているた
めである。前記したように、Ｄ入力のハイはＣＬＫ信号
の次の立上りエッジでノードＳ（したがって、出力Ｑ）
へ伝播される。次に、Ｑ出力は立下がるＣＬＲＺ入力１
０３により再びローとされる。
びＲはそれぞれローおよびハイへ変化する。それはＤ入
力がまだハイであり伝達ゲート５がまだ導通しているた
めである。前記したように、Ｄ入力のハイはＣＬＫ信号
の次の立上りエッジでノードＳ（したがって、出力Ｑ）
へ伝播される。次に、Ｑ出力は立下がるＣＬＲＺ入力１
０３により再びローとされる。
【００７０】したがって、図１０のタイミング図は、Ｃ
ＬＫ入力がハイであるためＣＬＫ入力の各立上りエッジ
でノードＤの値は出力Ｑへ伝播され、ＣＬＲＺ入力が立
下がる時は常に、ＣＬＫ入力に無関係に出力Ｑがローと
されることを示している。
ＬＫ入力がハイであるためＣＬＫ入力の各立上りエッジ
でノードＤの値は出力Ｑへ伝播され、ＣＬＲＺ入力が立
下がる時は常に、ＣＬＫ入力に無関係に出力Ｑがローと
されることを示している。
【００７１】図８のタイミング図に示したような、図７
の出力に生じるグリッチは図９の回路では生じない。図
７の回路の出力におけるグリッチはＣＬＲＺ，ＣＬＫお
よびＤ入力が最初に、それぞれ、ロー、ローおよびハイ
で生じ、そのためＱ出力はアクティブＣＬＲＺ入力によ
りローとされた。その状態で、ＣＬＫ入力が立ち上がる
時は、後述する理由により出力にグリッチ１００，１０
０’が生じる。図９の回路では、ＣＬＲＺ，ＣＬＫおよ
びＤ入力がロー、ローおよびハイであり、３状態インバ
ータ３の出力はハイインピーダンスでありノードＮは３
状態ＮＡＮＤゲート３５によりハイに駆動されるため、
それは生じない。ノードＮがハイであるため（ＣＬＲＺ
がローであるため）ラッチ２７への入力はハイである。
したがって、ＣＬＫが立ち上がる時は、３状態ＮＡＮＤ
ゲート２９は既にハイであるノードＰをハイとする必要
がなく、そのため出力にグリッチは生じない。
の出力に生じるグリッチは図９の回路では生じない。図
７の回路の出力におけるグリッチはＣＬＲＺ，ＣＬＫお
よびＤ入力が最初に、それぞれ、ロー、ローおよびハイ
で生じ、そのためＱ出力はアクティブＣＬＲＺ入力によ
りローとされた。その状態で、ＣＬＫ入力が立ち上がる
時は、後述する理由により出力にグリッチ１００，１０
０’が生じる。図９の回路では、ＣＬＲＺ，ＣＬＫおよ
びＤ入力がロー、ローおよびハイであり、３状態インバ
ータ３の出力はハイインピーダンスでありノードＮは３
状態ＮＡＮＤゲート３５によりハイに駆動されるため、
それは生じない。ノードＮがハイであるため（ＣＬＲＺ
がローであるため）ラッチ２７への入力はハイである。
したがって、ＣＬＫが立ち上がる時は、３状態ＮＡＮＤ
ゲート２９は既にハイであるノードＰをハイとする必要
がなく、そのため出力にグリッチは生じない。
【００７２】図１１は本発明の第３の実施例を示し、第
２の実施例と同様にグリッチ問題がない。図１１におい
て、図９の実施例の非同期クリア入力（ＣＬＲＺ）は非
同期プリセット入力（ＰＲＥＺ）により置換される。Ｐ
ＲＥＺ入力がアクティブ（ロー）である時は常にＱ出力
はハイとされる。ＮＡＮＤゲート３４への入力がＳｃａ
ｎＺおよびＰＲＥＺであり、３状態ＮＡＮＤゲート３５
が３状態ＮＯＲゲート３８により置換されＣＬＲＺ入力
はＰＲＥ入力（ＰＲＥＺの反転）により置換され、３状
態ＮＡＮＤゲート２９が３状態ＮＯＲゲート４０により
置換され入力ＣＬＲＺは入力ＰＲＥにより置換され、３
状態ＮＯＲゲート３２が３状態ＮＡＮＤゲート４２によ
り置換され入力ＣＬＲは入力ＰＲＥにより置換される点
を除けば、この回路は図９の回路と同様である。ＮＡＮ
Ｄゲート３４、３状態インバータ３、インバータ３６お
よび３状態ＮＯＲゲート３８はマルチプレクサ３７を形
成し、インバータ２８および３状態ＮＯＲゲート４０は
ラッチ３９を形成し、インバータ３１および３状態ＮＡ
ＮＤゲート４２はラッチ４１を形成する。
２の実施例と同様にグリッチ問題がない。図１１におい
て、図９の実施例の非同期クリア入力（ＣＬＲＺ）は非
同期プリセット入力（ＰＲＥＺ）により置換される。Ｐ
ＲＥＺ入力がアクティブ（ロー）である時は常にＱ出力
はハイとされる。ＮＡＮＤゲート３４への入力がＳｃａ
ｎＺおよびＰＲＥＺであり、３状態ＮＡＮＤゲート３５
が３状態ＮＯＲゲート３８により置換されＣＬＲＺ入力
はＰＲＥ入力（ＰＲＥＺの反転）により置換され、３状
態ＮＡＮＤゲート２９が３状態ＮＯＲゲート４０により
置換され入力ＣＬＲＺは入力ＰＲＥにより置換され、３
状態ＮＯＲゲート３２が３状態ＮＡＮＤゲート４２によ
り置換され入力ＣＬＲは入力ＰＲＥにより置換される点
を除けば、この回路は図９の回路と同様である。ＮＡＮ
Ｄゲート３４、３状態インバータ３、インバータ３６お
よび３状態ＮＯＲゲート３８はマルチプレクサ３７を形
成し、インバータ２８および３状態ＮＯＲゲート４０は
ラッチ３９を形成し、インバータ３１および３状態ＮＡ
ＮＤゲート４２はラッチ４１を形成する。
【００７３】入力ＰＲＥＺがハイ（インアクティブ）で
ある時は、ＮＡＮＤゲート３４がＳｃａｎＺ入力を反転
し、３状態ＮＯＲゲート３８は実際上３状態インバータ
であり、３状態ＮＯＲゲート４０は実際上３状態インバ
ータであり、３状態ＮＡＮＤゲート４２は実際上３状態
インバータであるため、図１１の回路は図９の回路に簡
約化される。
ある時は、ＮＡＮＤゲート３４がＳｃａｎＺ入力を反転
し、３状態ＮＯＲゲート３８は実際上３状態インバータ
であり、３状態ＮＯＲゲート４０は実際上３状態インバ
ータであり、３状態ＮＡＮＤゲート４２は実際上３状態
インバータであるため、図１１の回路は図９の回路に簡
約化される。
【００７４】ＰＲＥＺがロー（アクティブ）である時
は、ＮＡＮＤゲート３４の出力はハイであるため３状態
インバータ３６はハイインピーダンスであり、したがっ
てＤ入力をブロックする。ＰＲＥＺ入力がローであるた
め、出力ＱはＣＬＫがハイである時にローである３状態
ＮＯＲゲート４０の出力によりハイとされ、ＣＬＫがロ
ーである時にハイである３状態ＮＡＮＤゲート４２の出
力によりハイとされる。
は、ＮＡＮＤゲート３４の出力はハイであるため３状態
インバータ３６はハイインピーダンスであり、したがっ
てＤ入力をブロックする。ＰＲＥＺ入力がローであるた
め、出力ＱはＣＬＫがハイである時にローである３状態
ＮＯＲゲート４０の出力によりハイとされ、ＣＬＫがロ
ーである時にハイである３状態ＮＡＮＤゲート４２の出
力によりハイとされる。
【００７５】図７の回路内に生じたグリッチはローであ
るＰＲＥＺ（ＰＲＥはハイ）に応答してローを出力する
３状態ＮＯＲゲート３８により抑制される。
るＰＲＥＺ（ＰＲＥはハイ）に応答してローを出力する
３状態ＮＯＲゲート３８により抑制される。
【００７６】図１２は非同期クリア入力（ＣＬＲＺ）と
非同期プリセット入力（ＰＲＥＺ）の両方を含む本発明
の第４の実施例を示す。図１２の回路は図９の回路に類
似している。ＮＡＮＤゲート３４は３入力ＮＡＮＤゲー
ト４６に置換されており、これらの入力はＳｃａｎＺ，
ＣＬＲＺおよびＰＲＥＺである。３状態ＮＡＮＤゲート
３５はＯＲゲート４７および３状態ＮＡＮＤゲート４８
に置換されている。ＯＲゲート４７の第１および第２の
入力は、それぞれ、ＳＤおよびＰＲＥ入力に接続され、
ＯＲゲート４７の出力は３状態ＮＡＮＤゲート４８の第
１の入力に接続され、３状態ＮＡＮＤゲート４８の第２
の入力はＣＬＲＺ入力に接続されている。３状態ＮＡＮ
Ｄゲート２９は３状態ＡＮＤゲート５０および３状態Ｎ
ＯＲゲート５１に置換されている。３状態ＡＮＤゲート
５０の第１の入力、第２の入力および出力は、それぞ
れ、インバータ２８の出力、３状態ＮＯＲゲート５１の
ＣＬＲＺ入力および第１の入力に接続されている。３状
態ＮＯＲゲート５１の第２の入力は入力ＰＲＥに接続さ
れている。３状態ＮＯＲゲート５１の出力はインバータ
２８の入力に接続されている。３状態ＮＯＲゲート３２
は３状態ＮＯＲゲート５３および３状態ＡＮＤゲート５
４に置換されている。３状態ＮＯＲゲート５３の第１、
第２の入力および出力は、それぞれ、インバータ３１の
出力、ＰＲＥＺ入力および３状態ＡＮＤゲート５４の第
１の入力に接続されている。３状態ＡＮＤゲート５４の
第２の入力および出力は、それぞれ、ＣＬＲＺ入力およ
びインバータ３１の入力に接続されている。
非同期プリセット入力（ＰＲＥＺ）の両方を含む本発明
の第４の実施例を示す。図１２の回路は図９の回路に類
似している。ＮＡＮＤゲート３４は３入力ＮＡＮＤゲー
ト４６に置換されており、これらの入力はＳｃａｎＺ，
ＣＬＲＺおよびＰＲＥＺである。３状態ＮＡＮＤゲート
３５はＯＲゲート４７および３状態ＮＡＮＤゲート４８
に置換されている。ＯＲゲート４７の第１および第２の
入力は、それぞれ、ＳＤおよびＰＲＥ入力に接続され、
ＯＲゲート４７の出力は３状態ＮＡＮＤゲート４８の第
１の入力に接続され、３状態ＮＡＮＤゲート４８の第２
の入力はＣＬＲＺ入力に接続されている。３状態ＮＡＮ
Ｄゲート２９は３状態ＡＮＤゲート５０および３状態Ｎ
ＯＲゲート５１に置換されている。３状態ＡＮＤゲート
５０の第１の入力、第２の入力および出力は、それぞ
れ、インバータ２８の出力、３状態ＮＯＲゲート５１の
ＣＬＲＺ入力および第１の入力に接続されている。３状
態ＮＯＲゲート５１の第２の入力は入力ＰＲＥに接続さ
れている。３状態ＮＯＲゲート５１の出力はインバータ
２８の入力に接続されている。３状態ＮＯＲゲート３２
は３状態ＮＯＲゲート５３および３状態ＡＮＤゲート５
４に置換されている。３状態ＮＯＲゲート５３の第１、
第２の入力および出力は、それぞれ、インバータ３１の
出力、ＰＲＥＺ入力および３状態ＡＮＤゲート５４の第
１の入力に接続されている。３状態ＡＮＤゲート５４の
第２の入力および出力は、それぞれ、ＣＬＲＺ入力およ
びインバータ３１の入力に接続されている。
【００７７】図１２の回路において、３状態インバータ
３、インバータ３６、ＮＡＮＤゲート４６、ＯＲゲート
４７および３状態ＮＡＮＤゲート４８は一緒にマルチプ
レクサ４４を形成し、インバータ２８、３状態ＮＡＮＤ
ゲート５０および３状態ＮＯＲゲート５１は一緒にラッ
チ４９を形成し、３状態ＮＡＮＤゲート５３および３状
態ＡＮＤゲート５４は一緒にラッチ５２を形成する。
３、インバータ３６、ＮＡＮＤゲート４６、ＯＲゲート
４７および３状態ＮＡＮＤゲート４８は一緒にマルチプ
レクサ４４を形成し、インバータ２８、３状態ＮＡＮＤ
ゲート５０および３状態ＮＯＲゲート５１は一緒にラッ
チ４９を形成し、３状態ＮＡＮＤゲート５３および３状
態ＡＮＤゲート５４は一緒にラッチ５２を形成する。
【００７８】ＰＲＥＺおよびＣＬＲＺが共にハイ（イン
アクティブ）である時は、ＮＡＮＤゲート４６がインバ
ータを実現し回路素子４７および４８、５０および５
１、および５３および５４が３状態インバータを実現す
るため、図１２の回路は図９の回路に簡約される。
アクティブ）である時は、ＮＡＮＤゲート４６がインバ
ータを実現し回路素子４７および４８、５０および５
１、および５３および５４が３状態インバータを実現す
るため、図１２の回路は図９の回路に簡約される。
【００７９】ＣＬＲＺもしくはＰＲＥＺがローである時
は、ＮＡＮＤゲート４６の出力はハイでありそのため３
状態インバータ３の出力は３状態である。次に、３状態
ＮＡＮＤゲート４８はＣＬＲＺがロー（かつ、ＰＲＥＺ
がハイ）であれば論理ハイを発生し、ＰＲＥＺがロー
（かつ、ＣＬＲＺがハイ）であれば論理ローを発生し
て、それぞれ第２および第３の実施例と同じ方法でグリ
ッチを抑制する。（フリップフロップの正規動作中は、
ＰＲＥＺとＣＬＲＺの両方をローとすることは許されな
い。）
は、ＮＡＮＤゲート４６の出力はハイでありそのため３
状態インバータ３の出力は３状態である。次に、３状態
ＮＡＮＤゲート４８はＣＬＲＺがロー（かつ、ＰＲＥＺ
がハイ）であれば論理ハイを発生し、ＰＲＥＺがロー
（かつ、ＣＬＲＺがハイ）であれば論理ローを発生し
て、それぞれ第２および第３の実施例と同じ方法でグリ
ッチを抑制する。（フリップフロップの正規動作中は、
ＰＲＥＺとＣＬＲＺの両方をローとすることは許されな
い。）
【００８０】ＰＲＥＺがローで、ＣＬＲＺがハイでＣＬ
Ｋがハイである時は、３状態ＮＯＲゲート５１の出力は
ローであり、したがってラッチ４９の出力はハイであ
る。ラッチ４９の出力は伝達ゲート９を介して出力Ｑへ
通され、出力Ｑはハイとされる。ＰＲＥＺがローで、Ｃ
ＬＲＺがハイでＣＬＫがローである時は、３状態ＡＮＤ
ゲート５４の出力はハイであり、Ｑ出力はハイとされ
る。したがって、ＰＲＥＺがローで、ＣＬＲＺがハイで
ある時は、ＣＬＫの状態に無関係にＱ出力はハイとされ
る。
Ｋがハイである時は、３状態ＮＯＲゲート５１の出力は
ローであり、したがってラッチ４９の出力はハイであ
る。ラッチ４９の出力は伝達ゲート９を介して出力Ｑへ
通され、出力Ｑはハイとされる。ＰＲＥＺがローで、Ｃ
ＬＲＺがハイでＣＬＫがローである時は、３状態ＡＮＤ
ゲート５４の出力はハイであり、Ｑ出力はハイとされ
る。したがって、ＰＲＥＺがローで、ＣＬＲＺがハイで
ある時は、ＣＬＫの状態に無関係にＱ出力はハイとされ
る。
【００８１】ＰＲＥＺがハイで、ＣＬＲＺがローでＣＬ
Ｋがハイである時は、３状態ＮＯＲゲート５１の出力は
ハイであり、したがってラッチ４９の出力はローであ
り、Ｑ出力はローとされる。ＰＲＥＺがハイで、ＣＬＲ
ＺがローでＣＬＫがローである時は、３状態ＮＡＮＤゲ
ート５４の出力はローであり、したがってラッチ５２の
出力はハイとされＱ出力はローとされる。したがって、
ＣＬＲＺがローでＰＲＥＺがハイである時は、ＣＬＫの
状態に無関係にＱ出力はローとされる。
Ｋがハイである時は、３状態ＮＯＲゲート５１の出力は
ハイであり、したがってラッチ４９の出力はローであ
り、Ｑ出力はローとされる。ＰＲＥＺがハイで、ＣＬＲ
ＺがローでＣＬＫがローである時は、３状態ＮＡＮＤゲ
ート５４の出力はローであり、したがってラッチ５２の
出力はハイとされＱ出力はローとされる。したがって、
ＣＬＲＺがローでＰＲＥＺがハイである時は、ＣＬＫの
状態に無関係にＱ出力はローとされる。
【００８２】図２および図７の回路において、Ｓｃａｎ
Ｚ入力がローである時は、ＳＤ入力がＤ入力ではなく回
路を介して伝播される点を除けば、この回路はＳｃａｎ
Ｚがハイである時と厳密に同様に動作する。図９，図１
１および図１２の回路はより複雑である。
Ｚ入力がローである時は、ＳＤ入力がＤ入力ではなく回
路を介して伝播される点を除けば、この回路はＳｃａｎ
Ｚがハイである時と厳密に同様に動作する。図９，図１
１および図１２の回路はより複雑である。
【００８３】図９の回路の１つの利点は、ＣＬＲＺ入力
がアクティブである時にＤ入力がノードＲへ伝播するの
を防止することである。それはノードＭをハイとして３
状態インバータ３をディセーブルすることによりなされ
る。しかしながら、ＳｃａｎＺがローである時は、ＣＬ
ＲＺ入力の状態に無関係にノードＭはハイである。した
がって、３状態ＮＡＮＤゲート３５がターンオンされ
る。ＣＬＲＺ入力がアクティブである時にＳＤ入力がノ
ードＲへ伝播するのを防止するために、３状態ＮＡＮＤ
ゲート３５への第２の入力がＣＬＲＺ入力に接続されて
いる。したがって、ＣＬＲＺ入力がロー（アクティブ）
である時は、ＳＤ入力に無関係に３状態ＮＡＮＤゲート
３５の出力はハイである。ＣＬＫがローであれば、３状
態ＮＡＮＤゲート３５のハイ出力はノードＰに通され、
したがってノードＲはローである。その結果、ＣＬＫ入
力が立ち上がる時は、ノードＰの値は既にハイであり３
状態ＮＡＮＤゲート２９はそのノードをハイとする必要
がない。したがって、図７の回路で見られるグリッチは
生じない。
がアクティブである時にＤ入力がノードＲへ伝播するの
を防止することである。それはノードＭをハイとして３
状態インバータ３をディセーブルすることによりなされ
る。しかしながら、ＳｃａｎＺがローである時は、ＣＬ
ＲＺ入力の状態に無関係にノードＭはハイである。した
がって、３状態ＮＡＮＤゲート３５がターンオンされ
る。ＣＬＲＺ入力がアクティブである時にＳＤ入力がノ
ードＲへ伝播するのを防止するために、３状態ＮＡＮＤ
ゲート３５への第２の入力がＣＬＲＺ入力に接続されて
いる。したがって、ＣＬＲＺ入力がロー（アクティブ）
である時は、ＳＤ入力に無関係に３状態ＮＡＮＤゲート
３５の出力はハイである。ＣＬＫがローであれば、３状
態ＮＡＮＤゲート３５のハイ出力はノードＰに通され、
したがってノードＲはローである。その結果、ＣＬＫ入
力が立ち上がる時は、ノードＰの値は既にハイであり３
状態ＮＡＮＤゲート２９はそのノードをハイとする必要
がない。したがって、図７の回路で見られるグリッチは
生じない。
【００８４】図１１の３状態ＮＯＲゲート３８は、Ｓｃ
ａｎＺがローでＰＲＥＺがローである時にノードＮ’を
ローとすることにより同様に働き、３状態ＮＯＲゲート
４０はノードＰ’をハイとする必要がない。
ａｎＺがローでＰＲＥＺがローである時にノードＮ’を
ローとすることにより同様に働き、３状態ＮＯＲゲート
４０はノードＰ’をハイとする必要がない。
【００８５】図１２において、ＣＬＲＺおよびＳｃａｎ
ＺがローでＰＲＥＺがハイである時は、３状態ＮＡＮＤ
ゲート４８の出力はハイであり３状態ＮＯＲゲート５１
はノードＰ”をハイとする必要がない。ＰＲＥＺおよび
ＳｃａｎＺがローでＣＬＲＺがハイである時は、３状態
ＮＡＮＤゲート４８の出力はローであり３状態ＮＯＲゲ
ート５１はノードＰ”をローとする必要がない。
ＺがローでＰＲＥＺがハイである時は、３状態ＮＡＮＤ
ゲート４８の出力はハイであり３状態ＮＯＲゲート５１
はノードＰ”をハイとする必要がない。ＰＲＥＺおよび
ＳｃａｎＺがローでＣＬＲＺがハイである時は、３状態
ＮＡＮＤゲート４８の出力はローであり３状態ＮＯＲゲ
ート５１はノードＰ”をローとする必要がない。
【００８６】このようにして、各マルチプレクサ３３，
３７および４４はＳｃａｎＺがローである時に図７の回
路内にグリッチを生じる状態が起こらないようにマルチ
プレクサの出力を保証するようにされている。
３７および４４はＳｃａｎＺがローである時に図７の回
路内にグリッチを生じる状態が起こらないようにマルチ
プレクサの出力を保証するようにされている。
【００８７】本発明の実施例について説明してきた。当
業者ならば、図７，図９，図１１および図１２のさまざ
まな論理回路の同じ機能を果たす代替構成があることが
お判りであろう。このような代替構成は本発明の範囲内
に入る。
業者ならば、図７，図９，図１１および図１２のさまざ
まな論理回路の同じ機能を果たす代替構成があることが
お判りであろう。このような代替構成は本発明の範囲内
に入る。
【００８８】さらに、図７の回路は非同期クリア入力を
有するフリップフロップを提供する。それは前記したグ
リッチを受けるが、いかなる状況においても問題とはな
らない。さらに、前記したように、グリッチは他の手
段、例えばより大きな３状態ＮＡＮＤゲート２９、によ
り解消することができる。
有するフリップフロップを提供する。それは前記したグ
リッチを受けるが、いかなる状況においても問題とはな
らない。さらに、前記したように、グリッチは他の手
段、例えばより大きな３状態ＮＡＮＤゲート２９、によ
り解消することができる。
【００８９】前記した各実施例は走査入力およびマルチ
プレクサ回路によりデータ入力（Ｄ）が選択されるか走
査入力（ＳＤ）が選択されるかを制御する走査制御入力
を含んでいる。本発明は走査入力のないフリップフロッ
プにも応用することができる。例えば、非同期クリア入
力（ＣＬＲＺ）を有し走査入力のない本発明に従った無
グリッチフリップフロップを実現するために、図９の回
路はマルチプレクサ３３をＤ−入力およびＣＬＲＺ入力
を有する単一のＮＡＮＤゲートで置換するように修正す
ることができる。ＮＡＮＤゲートはＣＬＲＺがハイ（イ
ンアクティブ）である時にＤ入力を反転させ、ＣＬＲＺ
がロー（アクティブ）である時はＤ入力に無関係にハイ
である。図１１のマルチプレクサ３７および図１２のマ
ルチプレクサ４４を同様に変更することにより、図１１
および図１２の回路は、それぞれ、非同期ＰＲＥＺおよ
び非同期ＣＬＲＺとＰＲＥＺを有する非走査フリップフ
ロップへ変換される。図７の回路において、マルチプレ
クサ２はインバータで置換して非同期クリア入力を有す
る高速フリップフロップを提供することができ、さら
に、非同期ＰＲＥＺもしくは非同期ＰＲＥＺ各々がＣＬ
ＲＺ入力を有する同様な回路を提供することができる。
プレクサ回路によりデータ入力（Ｄ）が選択されるか走
査入力（ＳＤ）が選択されるかを制御する走査制御入力
を含んでいる。本発明は走査入力のないフリップフロッ
プにも応用することができる。例えば、非同期クリア入
力（ＣＬＲＺ）を有し走査入力のない本発明に従った無
グリッチフリップフロップを実現するために、図９の回
路はマルチプレクサ３３をＤ−入力およびＣＬＲＺ入力
を有する単一のＮＡＮＤゲートで置換するように修正す
ることができる。ＮＡＮＤゲートはＣＬＲＺがハイ（イ
ンアクティブ）である時にＤ入力を反転させ、ＣＬＲＺ
がロー（アクティブ）である時はＤ入力に無関係にハイ
である。図１１のマルチプレクサ３７および図１２のマ
ルチプレクサ４４を同様に変更することにより、図１１
および図１２の回路は、それぞれ、非同期ＰＲＥＺおよ
び非同期ＣＬＲＺとＰＲＥＺを有する非走査フリップフ
ロップへ変換される。図７の回路において、マルチプレ
クサ２はインバータで置換して非同期クリア入力を有す
る高速フリップフロップを提供することができ、さら
に、非同期ＰＲＥＺもしくは非同期ＰＲＥＺ各々がＣＬ
ＲＺ入力を有する同様な回路を提供することができる。
【００９０】図７，図９，図１１および図１２の各実施
例は論理ゲート２９，３２，３９，４２，５１および５
４、すなわち各ラッチの帰還部、がクロックされた３状
態ラッチとして例示されているが、それらはハイインピ
ーダンス状態およびクロック入力のない通常の論理ゲー
トとすることができる。これらの論理ゲートの出力が弱
く各伝達ゲートを介して受信される信号により出力が押
さえられる場合には、このような回路は例示した回路の
ように機能する。
例は論理ゲート２９，３２，３９，４２，５１および５
４、すなわち各ラッチの帰還部、がクロックされた３状
態ラッチとして例示されているが、それらはハイインピ
ーダンス状態およびクロック入力のない通常の論理ゲー
トとすることができる。これらの論理ゲートの出力が弱
く各伝達ゲートを介して受信される信号により出力が押
さえられる場合には、このような回路は例示した回路の
ように機能する。
【図１】走査可能なフリップフロップに対する回路シン
ボルである。
ボルである。
【図２】図１の走査可能なフリップフロップの回路図で
ある。
ある。
【図３】図１および図２の回路の機能の一部を例示する
タイミング図である。
タイミング図である。
【図４】図１および２の走査可能なフリップフロップの
1つの考えられるトランジスタレベルインプリメンテー
ションである。
1つの考えられるトランジスタレベルインプリメンテー
ションである。
【図５】非同期クリア入力を有する図１の走査可能なフ
リップフロップの修正に対する回路シンボルである。
リップフロップの修正に対する回路シンボルである。
【図６】図５のフリップフロップの回路図である。
【図７】本発明に従った図６のフリップフロップの修正
を示す回路図である。
を示す回路図である。
【図８】図７のフリップフロップの機能の一部を例示す
るタイミング図である。
るタイミング図である。
【図９】本発明の第２の実施例に従った非同期クリア入
力を有する走査可能なフリップフロップを示す回路図で
ある。
力を有する走査可能なフリップフロップを示す回路図で
ある。
【図１０】図９のフリップフロップの機能の一部を例示
するタイミング図である。
するタイミング図である。
【図１１】本発明の第３の実施例に従った非同期プリセ
ット入力を有する走査可能なフリップフロップを示す回
路図である。
ット入力を有する走査可能なフリップフロップを示す回
路図である。
【図１２】本発明の第４の実施例に従った非同期クリア
入力および非同期プリセット入力を有する走査可能なフ
リップフロップを示す回路図である。
入力および非同期プリセット入力を有する走査可能なフ
リップフロップを示す回路図である。
１ 回路シンボル ２，３３，３７ マルチプレクサ ３，４，８，１２ ３状態インバータ ５，９，２０ 伝達ゲート ６，１０，４１ ラッチ ７，１１，１３，１４，１８，２２，２４，２５，２
６，２８，３１，３６インバータ １９，３４ ＮＡＮＤゲート １７，２１，２７，３０ ラッチ回路 ２３，２９，３５，４２，４８ ３状態ＮＡＮＤゲート ３２，３８，４０，５１，５３ ３状態ＮＯＲゲート ４６ ３入力ＮＡＮＤゲート ４７ ＯＲゲート ５０，５４ ３状態ＡＮＤゲート
６，２８，３１，３６インバータ １９，３４ ＮＡＮＤゲート １７，２１，２７，３０ ラッチ回路 ２３，２９，３５，４２，４８ ３状態ＮＡＮＤゲート ３２，３８，４０，５１，５３ ３状態ＮＯＲゲート ４６ ３入力ＮＡＮＤゲート ４７ ＯＲゲート ５０，５４ ３状態ＡＮＤゲート
フロントページの続き Ｆターム(参考） 5J043 AA04 HH01 JJ05 JJ10 KK01 KK02 KK06
Claims (27)
- 【請求項１】 データ入力、データ出力、セット信号入
力、クロック信号入力と、 少なくとも１つの段とを含むフリップフロップであっ
て、各段が、 データ入力からのデータ信号を受信するように接続され
た入力ノード、出力ノード、内部ノードと、 クロック信号に応答して、段の入力ノードにおける論理
信号が内部ノードへ通される導通状態と、ハイインピー
ダンス状態間を交互に切り替える第１のゲート手段と、 内部ノードに接続されて、反転されたもしくは直立し
た、内部ノードにおける論理レベルを段の出力ノードに
与えるバッファ手段と、 段の出力ノードにおける論理レベルをセット信号と論理
的に結合して論理的結合の結果を内部ノードに与える第
２のゲート手段であって、論理的結合はセット信号がア
クティブである時に第２のゲート手段の出力がハイおよ
びロー論理レベルの特定の一方にセットされるようにな
される第２のゲート手段と、を含み、 該フリップフロップは、さらに、第２のゲート手段がセ
ット信号に応答して内部ノードを特定の論理レベルへセ
ットする前に、セット信号に応答して特定の論理レベル
を内部ノードに与える手段を含むフリップフロップ。 - 【請求項２】 請求項１記載のフリップフロップであっ
て、内部ノードに特定の論理レベルを与える手段は第１
のゲート手段が導通状態である時にそれを行うようにさ
れているフリップフロップ。 - 【請求項３】 請求項１もしくは請求項２記載のフリッ
プフロップであって、第２のゲート手段は内部ノードに
ハイインピーダンスを与える状態と、内部ノードに論理
的結合の結果を与える状態間を切り替えるようにクロッ
ク信号に応答するフリップフロップ。 - 【請求項４】 請求項３記載のフリップフロップであっ
て、内部ノードに特定の論理レベルを与える手段は第２
のゲート手段がハイインピーダンス状態である時にそれ
を行うようにされているフリップフロップ。 - 【請求項５】 請求項１〜請求項４のいずれかに記載の
フリップフロップであって、特定のレベルを与える手段
はその論理レベルを第１のゲート手段を介して前記内部
ノードへ与えるフリップフロップ。 - 【請求項６】 請求項５記載のフリップフロップであっ
て、特定の論理レベルを与える手段はデータ信号を受信
して、前記セット信号がアクティブである時は特定の論
理レベルを前記段の入力ノードに与え、前記セット信号
がインアクティブである時はデータ信号を与えるように
接続された第３のゲート手段を含むフリップフロップ。 - 【請求項７】 請求項６記載のフリップフロップであっ
て、第３のゲート手段はＮＡＮＤゲートもしくはＮＯＲ
ゲートを含むフリップフロップ。 - 【請求項８】 請求項６もしくは７記載のフリップフロ
ップであって、データセレクト入力および、前記データ
入力を含む、複数の前記データ入力、およびマルチプレ
クサを含み、第３のゲート手段はマルチプレクサ内に含
むことができ、このマルチプレクサはこれらのデータ入
力を受信しデータセレクト信号に応答してこれらのデー
タ入力の中の特定の1つをフリップフロップの前記すな
わち第１段の入力ノードに供給するように接続されるフ
リップフロップ。 - 【請求項９】 請求項８記載のフリップフロップであっ
て、第３のゲート手段は３状態出力を有し、マルチプレ
クサはデータセレクト信号およびセット信号を結合して
第３のゲート手段の出力をイネーブルする１つ以上の制
御信号を与え、第３のゲート手段によりゲートされたデ
ータ信号がデータセレクト信号により表示される時およ
びセット信号がアクティブである時は常に、複数の他の
データ信号がマルチプレクサから出力されるのを防止
し、そうでなければ第３のゲート手段の出力をハイイン
ピーダンスとする制御回路を含むフリップフロップ。 - 【請求項１０】 請求項１〜請求項９のいずれかに記載
のフリップフロップであって、請求項１に明記された段
の中の第２段を含み、第２段の入力ノードは第１の前記
段の出力ノードに接続され、フリップフロップ回路はセ
ット信号に応答して第２段の出力を特定の論理レベルに
セットするフリップフロップ。 - 【請求項１１】 データ入力、データ出力、セット信号
入力、クロック信号入力、および第１および第２の段を
含むフリップフロップであって、各段は、 入力ノードおよび出力ノードを含み、 第２段の入力ノードは第１段の出力ノードに接続され、
フリップフロップ回路はセット信号に応答して第２段の
出力を特定の論理レベルにセットし、 各段は、さらに、 クロック信号に応答して、段の入力ノードにおける論理
信号が内部ノードへ通される導通状態と、ハイインピー
ダンス状態間を交互に切り替える第１のゲート手段と、 内部ノードに接続されて、反転されたもしくは直立し
た、内部ノードにおけるレベルを段の出力ノードに与え
るバッファ手段と、 段の出力ノードにおける論理レベルをセット信号と論理
的に結合して論理的結合の結果を内部ノードに与える第
２のゲート手段と、 を含むフリップフロップ。 - 【請求項１２】 請求項１１記載のフリップフロップで
あって、第２のゲート手段は内部ノードにハイインピー
ダンスを与える状態と、内部ノードに論理的結合の結果
を与える状態間を切り替えるようにクロック信号に応答
するフリップフロップ。 - 【請求項１３】 請求項１２記載のフリップフロップで
あって、回路は各段の第１および第２のゲート手段がハ
イインピーダンス状態である時間が交互に起こり、第２
段の第１のゲート手段および第１段の第２のゲート手段
がハイインピーダンス状態である時間が交互に起こるよ
うに構成されるフリップフロップ。 - 【請求項１４】 請求項１３記載のフリップフロップで
あって、第２のゲート手段は段内の第１のゲート手段よ
りも高い出力電流を供給するするフリップフロップ。 - 【請求項１５】 請求項１〜請求項１０のいずれか１項
および請求項１１〜請求項１４のいずれか１項に記載の
フリップフロップ。 - 【請求項１６】 請求項１〜請求項１５のいずれかに記
載のフリップフロップであって、データセレクト入力、
前記データ入力を含む複数のデータ入力、およびこれら
のデータ入力を受信しデータセレクト信号に応答してこ
れらのデータ入力の中の特定の１つをフリップフロップ
の前記すなわち第１段の入力ノードへ供給するマルチプ
レクサを含むフリップフロップ。 - 【請求項１７】 請求項１〜請求項１６のいずれかに項
記載のフリップフロップであって、セット信号はアクテ
ィブローとされるフリップフロップ。 - 【請求項１８】 請求項１〜請求項１６のいずれかに記
載のフリップフロップであって、セット信号はアクティ
ブハイとされるフリップフロップ。 - 【請求項１９】 請求項１〜請求項１８のいずれかに記
載のフリップフロップであって、セット信号はクリア信
号でありフリップフロップはそれに応答してそのデータ
出力に論理ローを与えるようにされているフリップフロ
ップ。 - 【請求項２０】 請求項１〜請求項１８のいずれかに記
載のフリップフロップであって、セット信号はプリセッ
ト信号でありフリップフロップはそれに応答してそのデ
ータ出力に論理ハイを与えるようにされているフリップ
フロップ。 - 【請求項２１】 請求項１〜請求項２０のいずれかに記
載のフリップフロップであって、クリア信号に応答して
そのデータ出力に論理ローを与えプリセット信号に応答
してそのデータ出力に論理ハイを与えるフリップフロッ
プ。 - 【請求項２２】 請求項１〜請求項２１のいずれかに記
載のフリップフロップであって、セット信号は直立およ
び反転信号を含む相補形であり、セット信号に応答する
フリップフロップの構成部分はこれらの相補信号の一方
もしくは他方もしくは両方を受信するように接続される
フリップフロップ。 - 【請求項２３】 請求項１〜請求項２２のいずれかに記
載のフリップフロップであって、前記段の各バッファは
段の出力ノードにおいて反転された内部ノードの論理レ
ベルを与えるように接続された反転手段であるフリップ
フロップ。 - 【請求項２４】 請求項１〜請求項２３のいずれかに記
載のフリップフロップであって、各第２のゲート手段は
セット信号がインアクティブである時に段の出力ノード
における論理レベルを反転させる論理的結合を与えるフ
リップフロップ。 - 【請求項２５】 請求項２４記載のフリップフロップで
あって、各第２のゲート手段はＮＡＮＤゲートもしくは
ＮＯＲゲートであるフリップフロップ。 - 【請求項２６】 請求項１〜請求項２５のいずれかに記
載のフリップフロップであって、各第１のゲート手段は
伝達ゲートであるフリップフロップ。 - 【請求項２７】 図７，図９，図１１もしくは図１２の
いずれか１つに実質的に示され、それに関して説明され
たフリップフロップ。
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