JPS6011489B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6011489B2 JPS6011489B2 JP53154460A JP15446078A JPS6011489B2 JP S6011489 B2 JPS6011489 B2 JP S6011489B2 JP 53154460 A JP53154460 A JP 53154460A JP 15446078 A JP15446078 A JP 15446078A JP S6011489 B2 JPS6011489 B2 JP S6011489B2
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- JP
- Japan
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- circuit
- output
- terminal
- nand
- inverter
- Prior art date
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- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
Description
【発明の詳細な説明】
本発明は、非同期でクリア又はプリセット可能のフリツ
プフロツプ回路に関するものである。
プフロツプ回路に関するものである。
フリップ７ロップ回路は種々の形式のものが既に知られ
ており、多くの用途がある。例えば相補形電界効果トラ
ン ジ ス タＣＭＯＳ ＦＥＴ（Ｃｏｍｐｌｅｍｅ
ｎｔａび Ｍｅね１ ０ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ
）を用いた遅延形フリップフロップ回路（Ｄ一ＦＦ）は
、第１図に示す構成を有するものである。同図に於いて
、…Ｖａ〜ＩＮＶｈはインバータ、Ｔ１，Ｔ２はトラン
スミッションゲート、Ｄはデータ端子、Ｑ，Ｑは出力端
子、Ｑ１，Ｑ３はｐチャネルＭＯＳトランジスタ、Ｑ２
，Ｑ４はｎチヤネルＭＯＳトランジスタ、少，少はクロ
ツク信号、ＭＬはィンバータＭＶａ，ｍＶｂからなるマ
スタラッチ回路、ＳＬはィンバータＩＮＶｃ，ｍＶｄか
らなるスレーブラツチ回路である。インバータ瓜Ｖａ〜
ＩＮＶｈ及びトランスミッションゲートＴ１，Ｔ２はＣ
ＭＯＳトランジスタにより構成されており、ィンバータ
ＩＮＶａ〜ＩＮＶｈは、第２図に示すように、ｐチャネ
ルＭＯＳトランジスタＱ５とｎチヤネルＭＯＳトランジ
スタＱ６とのゲートを共通に接続して入力端子としてい
るものである。
ており、多くの用途がある。例えば相補形電界効果トラ
ン ジ ス タＣＭＯＳ ＦＥＴ（Ｃｏｍｐｌｅｍｅ
ｎｔａび Ｍｅね１ ０ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ
）を用いた遅延形フリップフロップ回路（Ｄ一ＦＦ）は
、第１図に示す構成を有するものである。同図に於いて
、…Ｖａ〜ＩＮＶｈはインバータ、Ｔ１，Ｔ２はトラン
スミッションゲート、Ｄはデータ端子、Ｑ，Ｑは出力端
子、Ｑ１，Ｑ３はｐチャネルＭＯＳトランジスタ、Ｑ２
，Ｑ４はｎチヤネルＭＯＳトランジスタ、少，少はクロ
ツク信号、ＭＬはィンバータＭＶａ，ｍＶｂからなるマ
スタラッチ回路、ＳＬはィンバータＩＮＶｃ，ｍＶｄか
らなるスレーブラツチ回路である。インバータ瓜Ｖａ〜
ＩＮＶｈ及びトランスミッションゲートＴ１，Ｔ２はＣ
ＭＯＳトランジスタにより構成されており、ィンバータ
ＩＮＶａ〜ＩＮＶｈは、第２図に示すように、ｐチャネ
ルＭＯＳトランジスタＱ５とｎチヤネルＭＯＳトランジ
スタＱ６とのゲートを共通に接続して入力端子としてい
るものである。
従って入力が“１”であると、トランジスタＱ５はオフ
、トランジスタＱ６はオンとなるので出力は“０”、入
力が“０”であると、トランジスタＱ５はオン、トラン
ジスタＱ６はオフとなるので出力は“１”となる。又ト
ランスミッションゲートＴＩはクロツク信号ぐが“１”
であると、ぐは“０”となるから、ｐチヤネルとｎチヤ
ネルとのＭＯＳトランジスタＱ１，Ｑ２はオフとなり、
クロツク信号めが“０”であるとトランジスタＱ１，Ｑ
２はオンとなってトランスミッションゲートＴＩが開く
ことになる。
、トランジスタＱ６はオンとなるので出力は“０”、入
力が“０”であると、トランジスタＱ５はオン、トラン
ジスタＱ６はオフとなるので出力は“１”となる。又ト
ランスミッションゲートＴＩはクロツク信号ぐが“１”
であると、ぐは“０”となるから、ｐチヤネルとｎチヤ
ネルとのＭＯＳトランジスタＱ１，Ｑ２はオフとなり、
クロツク信号めが“０”であるとトランジスタＱ１，Ｑ
２はオンとなってトランスミッションゲートＴＩが開く
ことになる。
マスタラツチ回路ＭＬとスレーブラツチ回路ＳＬとの間
のトランスミッションゲートＴ２は、クロック信号？が
“１”であると開き、“０”であると閉じるものである
。従ってデータ端子Ｄに“１”のデータが加えられ、ク
ロツク債号ぐが“０”となると、インバータＷＶｅの出
力がマスタラツチ回路ＭＬに加えられてラッチされ、ク
ロツク信号？が“１”となると、マスタラツチ回路ＭＬ
の出力がスレーブラツチ回路ＳＬに加えられてラッチさ
れ、出力端子Ｑは“１１１となる。
のトランスミッションゲートＴ２は、クロック信号？が
“１”であると開き、“０”であると閉じるものである
。従ってデータ端子Ｄに“１”のデータが加えられ、ク
ロツク債号ぐが“０”となると、インバータＷＶｅの出
力がマスタラツチ回路ＭＬに加えられてラッチされ、ク
ロツク信号？が“１”となると、マスタラツチ回路ＭＬ
の出力がスレーブラツチ回路ＳＬに加えられてラッチさ
れ、出力端子Ｑは“１１１となる。
このようなＤ−ＦＦを非同期でクリアする場合、従来は
第３図に示す構成が考えられていた。
第３図に示す構成が考えられていた。
即ちマスタラツチ回路ＭＬの正帰還ゲートとしてナンド
回路ＮＡＮＤがインバータＩＮＶｂの代わりに設けられ
、クリア端子ＣＬに加えられるクリア信号ｃｌが“１”
であれば、ナンド回路ＮＡＮＤは第１図のィンバータＩ
ＮＶｂと同様に作用し、クリア信号ｃｌが“０”である
と、マスタラツチ回路ＭＬの出力が“０”となってフリ
ツプフロツプ回路としてクリアされることになる。なお
第１図と同一符号は同一部分を示すものである。前述の
ナンド回路ＮＡＮＤとしては、第４図に示すように、ｐ
チャネルＭＯＳトランジスタＱ７，ＱＩＯとｎチヤネル
ＭＯＳトランジスタＱ８，Ｑ９とにより構成され、トラ
ンジスタＱ９，ＱＩＯのゲートがクリア端子ＣＬに接続
され、トランジスタＱ７，Ｑ８のゲートがインバータＮ
Ｖａの出力端子に接続される。
回路ＮＡＮＤがインバータＩＮＶｂの代わりに設けられ
、クリア端子ＣＬに加えられるクリア信号ｃｌが“１”
であれば、ナンド回路ＮＡＮＤは第１図のィンバータＩ
ＮＶｂと同様に作用し、クリア信号ｃｌが“０”である
と、マスタラツチ回路ＭＬの出力が“０”となってフリ
ツプフロツプ回路としてクリアされることになる。なお
第１図と同一符号は同一部分を示すものである。前述の
ナンド回路ＮＡＮＤとしては、第４図に示すように、ｐ
チャネルＭＯＳトランジスタＱ７，ＱＩＯとｎチヤネル
ＭＯＳトランジスタＱ８，Ｑ９とにより構成され、トラ
ンジスタＱ９，ＱＩＯのゲートがクリア端子ＣＬに接続
され、トランジスタＱ７，Ｑ８のゲートがインバータＮ
Ｖａの出力端子に接続される。
従ってクリア信号ｃｌが“０”となると、出力は‘‘１
”となり、インバータＩＮＶａの出力は“０”となる。
しかし、ナンド回路ＮＡＮＤの出力でィンバータ瓜Ｖａ
の出力を反転するパワーは余り大きくないのが一般であ
り、トランスミッションゲートＴＩが閉じているときに
クリア信号に１が加えられたときは問題ないが、トラン
スミッションゲートＴＩが開いているときは、インバー
タＩＮＶｅの出力状態に影響される欠点がある。
”となり、インバータＩＮＶａの出力は“０”となる。
しかし、ナンド回路ＮＡＮＤの出力でィンバータ瓜Ｖａ
の出力を反転するパワーは余り大きくないのが一般であ
り、トランスミッションゲートＴＩが閉じているときに
クリア信号に１が加えられたときは問題ないが、トラン
スミッションゲートＴＩが開いているときは、インバー
タＩＮＶｅの出力状態に影響される欠点がある。
即ち第５図に示すように、クロック信号ふが同図ａの如
く時刻ｔｌ〜ｔ３間に“０”となったとき、データ端子
Ｄの入力データが同図ｂの如く“１”であると、ィンバ
ータＩＮＶｅの出力は同図ｃに示すように“０”となり
、クロック信号０が“０”であることによりトランスミ
ッションゲートＴＩが開いてィンバ−タＩＮＶａの入力
が同図ｅに示すように“０”に変化し、それによってイ
ンバータｍＶａの出力は同図ｆに示すように“１”に変
化する。そして時刻ｔ２〜ｔ４間に同図ｄに示すように
クリア信号ｃｌが“０”になると、ナンド回路ＮＡＮＤ
の出力は‘‘１”となるが、インバータｍＶｅの出力が
“０”であるから、クロツク信号ぐが“０”である期間
はインバータＩＮＶａの入力は“０”のままとなる。
く時刻ｔｌ〜ｔ３間に“０”となったとき、データ端子
Ｄの入力データが同図ｂの如く“１”であると、ィンバ
ータＩＮＶｅの出力は同図ｃに示すように“０”となり
、クロック信号０が“０”であることによりトランスミ
ッションゲートＴＩが開いてィンバ−タＩＮＶａの入力
が同図ｅに示すように“０”に変化し、それによってイ
ンバータｍＶａの出力は同図ｆに示すように“１”に変
化する。そして時刻ｔ２〜ｔ４間に同図ｄに示すように
クリア信号ｃｌが“０”になると、ナンド回路ＮＡＮＤ
の出力は‘‘１”となるが、インバータｍＶｅの出力が
“０”であるから、クロツク信号ぐが“０”である期間
はインバータＩＮＶａの入力は“０”のままとなる。
このクロツク信号ぐが‘‘１”となると、トランスミッ
ションゲートＴＩが閉じてィンバ−夕ＩＮＶｅとの間が
切離され、ィンバータＩＮＶａの入力はナンド回路ＮＡ
ＮＤの出力により“１”に変化することになる。しかし
、この変化過程でクリア信号ｃｌが“１’１となると、
ナンド回路ＮＡＮＤの出力は再び“０”となるから、ィ
ンバータＩＮＶａの出力は“０”に反転されないうちに
再び“１”となる。即ち第５図のｅ，ｆの点線に示す変
化が望ましいにも拘らず、実線に示す変化となってクリ
ア信号に１を“０”としてもクリアできないことがある
。これはクリアホールドタイムＴＨｃＬが大きくないと
クリアが有効に作用しないことによるものである。そこ
でクロック信号ぐの“０”の期間に比較してクリア信号
ｃｌの“０”の期間をクリアホールドタイムＴＨｃＬを
考慮して長くすることが考えられる。
ションゲートＴＩが閉じてィンバ−夕ＩＮＶｅとの間が
切離され、ィンバータＩＮＶａの入力はナンド回路ＮＡ
ＮＤの出力により“１”に変化することになる。しかし
、この変化過程でクリア信号ｃｌが“１’１となると、
ナンド回路ＮＡＮＤの出力は再び“０”となるから、ィ
ンバータＩＮＶａの出力は“０”に反転されないうちに
再び“１”となる。即ち第５図のｅ，ｆの点線に示す変
化が望ましいにも拘らず、実線に示す変化となってクリ
ア信号に１を“０”としてもクリアできないことがある
。これはクリアホールドタイムＴＨｃＬが大きくないと
クリアが有効に作用しないことによるものである。そこ
でクロック信号ぐの“０”の期間に比較してクリア信号
ｃｌの“０”の期間をクリアホールドタイムＴＨｃＬを
考慮して長くすることが考えられる。
しかし、クリア信号ｃｌのみを特に長くすることは、論
理設計上好ましくないものであるから、完全な非同期式
のクリアが困難であった。本発明は、前述の如き従来の
欠点を改善したもので、完全な非同期でクリアを可能と
することを目的とするものである。
理設計上好ましくないものであるから、完全な非同期式
のクリアが困難であった。本発明は、前述の如き従来の
欠点を改善したもので、完全な非同期でクリアを可能と
することを目的とするものである。
又プリセットも非同期で可能とすることを目的とするも
のである。以下実施例について詳細に説明する。第６図
は本発明の一実施例の回路構成図であり、第１図及び第
３図と同一符号は同一部分を示し、Ｎ１，Ｎ２はナンド
回路である。
のである。以下実施例について詳細に説明する。第６図
は本発明の一実施例の回路構成図であり、第１図及び第
３図と同一符号は同一部分を示し、Ｎ１，Ｎ２はナンド
回路である。
ナンド回路Ｎ２は第３図のナンド回路ＮＡＮＤと同一の
構成とすることができ、ナンド回路ＮＩは、例えば第７
図に示すように、ｐチャネルＭＯＳトランジスタＱＩ
ＩとｎチヤネルＭＯＳトランジスタＱ１ ２，Ｑ１３か
ら構成され、トランジスタＱＩ１，Ｑ１２のゲートをデ
ータ端子Ｄに接続し、トランジスタＱ１３のゲートをク
リア端子ＣＬに接続したものである。データ端子Ｄとク
リア端子ＣＬとに接続されたナンド回路ＮＩの出力がト
ランスミツションゲ−トＴＩを介してィンバータＩＮＶ
ａとナンド回路Ｎ２とからなるマスタラツチ回路ＭＬに
加えられる構成であるから、クリア信号に１が“１”で
あればナンド回路Ｎ１，Ｎ２はィンバータと同様に作用
し、第１図について説明したのと同様に動作することに
なる。
構成とすることができ、ナンド回路ＮＩは、例えば第７
図に示すように、ｐチャネルＭＯＳトランジスタＱＩ
ＩとｎチヤネルＭＯＳトランジスタＱ１ ２，Ｑ１３か
ら構成され、トランジスタＱＩ１，Ｑ１２のゲートをデ
ータ端子Ｄに接続し、トランジスタＱ１３のゲートをク
リア端子ＣＬに接続したものである。データ端子Ｄとク
リア端子ＣＬとに接続されたナンド回路ＮＩの出力がト
ランスミツションゲ−トＴＩを介してィンバータＩＮＶ
ａとナンド回路Ｎ２とからなるマスタラツチ回路ＭＬに
加えられる構成であるから、クリア信号に１が“１”で
あればナンド回路Ｎ１，Ｎ２はィンバータと同様に作用
し、第１図について説明したのと同様に動作することに
なる。
そしてクリア信号に１が仏０”になると、ナンド回路Ｎ
１，Ｎ２の出力は“１”となるので、データ端子Ｄが“
１”でトランスミッションゲートＴＩが開いていても、
インバータｍＶａの入力はナンド回路Ｎ２の出力の“１
”となる。第８図は動作説明図であり、同図ａに示すよ
うに時刻ｔｌでクロツク信号？が“０”となり、データ
端子Ｄには同図ｂに示すように“１”のデータが加えら
れ、ナンド回路ＮＩの出力が同図ｄに示すように“０”
になっていると、トランスミッションゲートＴＩを介し
たィンバータ州Ｖａの入力は同図ｅに示すように“０”
に変化し、ィンバータＩＮＶａの出力は同図ｆに示すよ
うに“１”に変化する。そして時刻ｔ２に同図ｃに示す
ようにクリア信号ｃｌが“０”となると、ナンド回路Ｎ
Ｉの出力は“１”に変化し、ナンド回路Ｎ２の出力も“
１”に変化するので、ィンバータ瓜Ｖａの入力は“１”
に変化し、それによってィンバ−タＩＮＶａの出力は“
０”に変化する。即ちクロック信号めが“０”の期間に
クリア信号ｃｌが“０”となることによりクリアされる
ことになる。従ってクリアホールドタイムＴＨｃＬは理
論上零であっても確実にクリアされることになる。又ナ
ンド回路ＮＩはインバータにｎチャネルＭＯＳトランジ
スタＱ１ ３を１個追加した構成で実現できるので、第
３図に示す従来の構成に対して１個のトランジスタが増
加するのみであって、特に複雑化することはない。
１，Ｎ２の出力は“１”となるので、データ端子Ｄが“
１”でトランスミッションゲートＴＩが開いていても、
インバータｍＶａの入力はナンド回路Ｎ２の出力の“１
”となる。第８図は動作説明図であり、同図ａに示すよ
うに時刻ｔｌでクロツク信号？が“０”となり、データ
端子Ｄには同図ｂに示すように“１”のデータが加えら
れ、ナンド回路ＮＩの出力が同図ｄに示すように“０”
になっていると、トランスミッションゲートＴＩを介し
たィンバータ州Ｖａの入力は同図ｅに示すように“０”
に変化し、ィンバータＩＮＶａの出力は同図ｆに示すよ
うに“１”に変化する。そして時刻ｔ２に同図ｃに示す
ようにクリア信号ｃｌが“０”となると、ナンド回路Ｎ
Ｉの出力は“１”に変化し、ナンド回路Ｎ２の出力も“
１”に変化するので、ィンバータ瓜Ｖａの入力は“１”
に変化し、それによってィンバ−タＩＮＶａの出力は“
０”に変化する。即ちクロック信号めが“０”の期間に
クリア信号ｃｌが“０”となることによりクリアされる
ことになる。従ってクリアホールドタイムＴＨｃＬは理
論上零であっても確実にクリアされることになる。又ナ
ンド回路ＮＩはインバータにｎチャネルＭＯＳトランジ
スタＱ１ ３を１個追加した構成で実現できるので、第
３図に示す従来の構成に対して１個のトランジスタが増
加するのみであって、特に複雑化することはない。
前述の如きクリア付きのＤ−ＦＦに於いて、ブリセット
を可能とする場合の実施例の要部を第９図及び第１０図
に示す。第９図に於いては、マスタラツチ回路Ｍ山がナ
ンド回路Ｎ２，Ｎ３により構成され、データ端子Ｄとト
ランスミッションゲートＴＩとの間にアンド回路ＡＩと
／ア回路ＮＯＲＩとを設け、プリセット端子ＰＲとノア
回路＊ＮＯＲＩとの間にィンバータ川Ｖを設け、プリセ
ット信号ｐｒをインバ−夕ＩＮＶとナンド回路Ｎ３とに
加え、クリア信号ｃｌをアンド回路ＡＩとナンド回路Ｎ
２とに加える。なお第６図と同一符号は同一部分を示す
ものである。クリア信号ｃｌが“１”でブリセット信号
ｐｒが“０’’の場合、ノア回路ＮＯＲ１の出力は‘‘
０”となり、又マスタラツチ回路ＭＬのナンド回路Ｎ３
の出力は、ノア回路ＮＯＲ１及びナンド回路Ｎ２の出力
に関係なく“１”となり、ノア回路ＮＯＲＩの出力が“
０”でナンド回路Ｎ３の出力も“０”となるから、マス
タラツチ回路Ｍ山の出力は“１”にラツチされ、プリセ
ットされることになる。
を可能とする場合の実施例の要部を第９図及び第１０図
に示す。第９図に於いては、マスタラツチ回路Ｍ山がナ
ンド回路Ｎ２，Ｎ３により構成され、データ端子Ｄとト
ランスミッションゲートＴＩとの間にアンド回路ＡＩと
／ア回路ＮＯＲＩとを設け、プリセット端子ＰＲとノア
回路＊ＮＯＲＩとの間にィンバータ川Ｖを設け、プリセ
ット信号ｐｒをインバ−夕ＩＮＶとナンド回路Ｎ３とに
加え、クリア信号ｃｌをアンド回路ＡＩとナンド回路Ｎ
２とに加える。なお第６図と同一符号は同一部分を示す
ものである。クリア信号ｃｌが“１”でブリセット信号
ｐｒが“０’’の場合、ノア回路ＮＯＲ１の出力は‘‘
０”となり、又マスタラツチ回路ＭＬのナンド回路Ｎ３
の出力は、ノア回路ＮＯＲ１及びナンド回路Ｎ２の出力
に関係なく“１”となり、ノア回路ＮＯＲＩの出力が“
０”でナンド回路Ｎ３の出力も“０”となるから、マス
タラツチ回路Ｍ山の出力は“１”にラツチされ、プリセ
ットされることになる。
又プリセット信号ｐｒが“１”でクリア信号ｃｌが“０
”となると、アンド回路ＡＩの出力は“０”、ノア回路
ＮＯＲの出力は“１”、ナンド回路Ｎ２の出力は“１”
となるので、トランスミッションゲートＴＩの開閉に関
係なくナンド回路Ｎ３の出力は“０”に反転してクリア
されることになる。又プリセット信号ｐｒとクリア信号
ｃｌとが共に“０”の場合は、ナンド回路Ｎ３の出力は
“１”となる。又第１０図に示す実施例は、データ端子
ＤとトランスミッションゲートＴＩとの間にオア回路Ｏ
Ｒとナンド回路ＮＩとを設け、プリセット端子ＰＲとオ
ア回路ＯＲとの間にインバ−タ川Ｖを設けたもので、他
の第６図及び第９図と同一符号は同一部分を示すもので
ある。
”となると、アンド回路ＡＩの出力は“０”、ノア回路
ＮＯＲの出力は“１”、ナンド回路Ｎ２の出力は“１”
となるので、トランスミッションゲートＴＩの開閉に関
係なくナンド回路Ｎ３の出力は“０”に反転してクリア
されることになる。又プリセット信号ｐｒとクリア信号
ｃｌとが共に“０”の場合は、ナンド回路Ｎ３の出力は
“１”となる。又第１０図に示す実施例は、データ端子
ＤとトランスミッションゲートＴＩとの間にオア回路Ｏ
Ｒとナンド回路ＮＩとを設け、プリセット端子ＰＲとオ
ア回路ＯＲとの間にインバ−タ川Ｖを設けたもので、他
の第６図及び第９図と同一符号は同一部分を示すもので
ある。
前述と同様にプリセット信号ｐｒが“０”でクリア信号
ｃｌが“１”の場合は、ナンド回路ＮＩの出力が“１”
となり、又ナンド回路Ｎ３の出力が“１”となってプリ
セットされる。又プリセット信号ｐｒが“１”でクリア
信号ｃｌが“０“であると、ナンド回路ＮＩの出力が“
１”となり、ナンド回路Ｎ２の出力も“１”となって、
ナンド回路Ｎ３の出力は“０”となり、クリアされるこ
とになる。前述の第９図及び第１０図に示す実施例の論
理式は次の【１’及び■式となる。
ｃｌが“１”の場合は、ナンド回路ＮＩの出力が“１”
となり、又ナンド回路Ｎ３の出力が“１”となってプリ
セットされる。又プリセット信号ｐｒが“１”でクリア
信号ｃｌが“０“であると、ナンド回路ＮＩの出力が“
１”となり、ナンド回路Ｎ２の出力も“１”となって、
ナンド回路Ｎ３の出力は“０”となり、クリアされるこ
とになる。前述の第９図及び第１０図に示す実施例の論
理式は次の【１’及び■式となる。
ｃｌ，ｐｒ十ｐｒ，ｄａ＝ｐｒ，（ｃｌ十ｄａ）ニｐｒ
＋ｃｌ・船… （１｝ｃｉ＋ｐ
ｒ．ｄａ＝ｃｌ．（ｐｒ・ｄａ）＝ｃｌ・（ｐｒ十ｄａ
）．・．， （２）上式に於いてｄ
ａはデータ端子○へのデータ信号を示す。
＋ｃｌ・船… （１｝ｃｉ＋ｐ
ｒ．ｄａ＝ｃｌ．（ｐｒ・ｄａ）＝ｃｌ・（ｐｒ十ｄａ
）．・．， （２）上式に於いてｄ
ａはデータ端子○へのデータ信号を示す。
第１１図は本発明の更に他の実施例の回路構成図であり
、第６図と同一符号は同一部分を示し、ＮＯＲ２，ＮＯ
Ｒ３はノア回路である。
、第６図と同一符号は同一部分を示し、ＮＯＲ２，ＮＯ
Ｒ３はノア回路である。
即ち第１１図は第６図に於けるナンド回路Ｎ１，Ｎ２を
ノア回路ＮＯＲ２，ＮＯＲ３に、又クリア端子ＣＬをプ
リセット端子ＰＲに置き換えたものであり、プリセット
を行なう場合に第６図で説明したと同様の効果があるも
のである。データ端子Ｄとプリセット端子ＰＲとに接続
されたノア回路ＮＯＲ２の出力がトランスミッションゲ
ートＴＩを介してインバータＩＮＶａとノア回路ＮＯＲ
３とからなるマスタラツチ回路Ｍ止に加えられる構成で
あるから、プリセット信号ｐｒが“０”であれば／ア回
路ＮＯＲ２，ＮＯＲ３はインバータと同様に作用し、第
１図について説明したのと同様に動作することになる。
ノア回路ＮＯＲ２，ＮＯＲ３に、又クリア端子ＣＬをプ
リセット端子ＰＲに置き換えたものであり、プリセット
を行なう場合に第６図で説明したと同様の効果があるも
のである。データ端子Ｄとプリセット端子ＰＲとに接続
されたノア回路ＮＯＲ２の出力がトランスミッションゲ
ートＴＩを介してインバータＩＮＶａとノア回路ＮＯＲ
３とからなるマスタラツチ回路Ｍ止に加えられる構成で
あるから、プリセット信号ｐｒが“０”であれば／ア回
路ＮＯＲ２，ＮＯＲ３はインバータと同様に作用し、第
１図について説明したのと同様に動作することになる。
そしてプリセット信号ｐｒが“１”になると、／ア回路
ＮＯＲ２，ＮＯＲ３の出力は“０”となるので、データ
端子○が“０”でトランスミッションゲートＴＩが開い
ていても、インバータ瓜Ｖａの入力は、ノア回路ＮＯＲ
３の出力の“０”となる。以上説明したように、本発明
は、データ端子Ｄと第１のトランスミッションゲートＴ
Ｉを介して接続されたマスタラッチ回路ＭＬと、このマ
スタラツチ回路ＭＬと第２のトランスミッションゲート
Ｔ２を介して接続されたスレーブラツチ回路ＳＬとを有
するフリップフロップ回路に於いて、マスタラッチ回路
ＭＬの正帰還ループ内に設けられてそのループに一方の
入力端子が接続されたナンド回路Ｎ２（又はＮ３）又は
ノア回路ＮＯＲ３の他方の入力端子に、クリア端子ＣＬ
又はブリセット端子ＰＲ，ＰＲを袋続し、データ端子Ｄ
と第１のトランスミッションゲートＴＩとの間に一方の
入力端子が接続されたナンド回路ＮＩ又はノア回路ＮＯ
Ｒ１，ＮＯＲ２の他方の入力端子に、クリア端子ＣＬ又
はプリセツト端子ＰＲ．ＰＲを後続したものであり、Ｃ
ＭＯＳトランジス外こよって礎成することができるもの
である。
ＮＯＲ２，ＮＯＲ３の出力は“０”となるので、データ
端子○が“０”でトランスミッションゲートＴＩが開い
ていても、インバータ瓜Ｖａの入力は、ノア回路ＮＯＲ
３の出力の“０”となる。以上説明したように、本発明
は、データ端子Ｄと第１のトランスミッションゲートＴ
Ｉを介して接続されたマスタラッチ回路ＭＬと、このマ
スタラツチ回路ＭＬと第２のトランスミッションゲート
Ｔ２を介して接続されたスレーブラツチ回路ＳＬとを有
するフリップフロップ回路に於いて、マスタラッチ回路
ＭＬの正帰還ループ内に設けられてそのループに一方の
入力端子が接続されたナンド回路Ｎ２（又はＮ３）又は
ノア回路ＮＯＲ３の他方の入力端子に、クリア端子ＣＬ
又はブリセット端子ＰＲ，ＰＲを袋続し、データ端子Ｄ
と第１のトランスミッションゲートＴＩとの間に一方の
入力端子が接続されたナンド回路ＮＩ又はノア回路ＮＯ
Ｒ１，ＮＯＲ２の他方の入力端子に、クリア端子ＣＬ又
はプリセツト端子ＰＲ．ＰＲを後続したものであり、Ｃ
ＭＯＳトランジス外こよって礎成することができるもの
である。
従って、非同期で出力端子Ｑを“０”とするクリアを行
なう場合、又は非同期で出力端子Ｑを“１”とするプリ
セットを行なう場合に、第１及び第２のトランスミッシ
ョンゲートＴ１，Ｔ２を開閉するクロック信号０に関係
なく、クリア又はプリセットすることが可能となるから
、論理設計が容易となる利点がある。
なう場合、又は非同期で出力端子Ｑを“１”とするプリ
セットを行なう場合に、第１及び第２のトランスミッシ
ョンゲートＴ１，Ｔ２を開閉するクロック信号０に関係
なく、クリア又はプリセットすることが可能となるから
、論理設計が容易となる利点がある。
又僅かな構成の追加で済むから、経済的な構成となり、
実用上の効果は非常に大きいものである。なお本発明は
前述の各実施例の論理回路構成にのみ限定されるもので
はなく、種々変更し得ることは勿論である。
実用上の効果は非常に大きいものである。なお本発明は
前述の各実施例の論理回路構成にのみ限定されるもので
はなく、種々変更し得ることは勿論である。
第１図は従来のフリップフロップ回路の論理回路図、第
２図はィンバータの回路図、第３図は従来のクリア付き
のフリップフロップ回路の論理回路図、第４図はナンド
回路の回路図、第５図は第３図の動作説明図、第６図は
本発明の一実施例の論理回路図、第７図は第６図に於け
るナンド回路の一例の回路図、第８図は第７図の動作説
明図、．第９図及び第１０図は本発明の他の実施例の要
部論理回路図、第１１図は本発明の更に他の実施例の論
理回路図である。 Ｍ山はマスタラツチ回路、ＳＬはスレーブラツチ回路、
Ｔ１，Ｔ２はトランスミッションゲート、州Ｖａ〜ＩＮ
Ｖｈ，ＩＮＶはインバータ、ＮＩ〜Ｎ３はナンド回路、
ＮＯＲＩ〜ＮＯＲ３はノア回路、Ｄはデータ端子、Ｑ，
Ｑは出力端子、ＣＬはクリア端子、ＰＲ，ＰＲはプリセ
ット端子である。 オ１周 オ２囚 オ３四 オ４囚 才５肉 オ６四 オ７解 オ８図 オ９四 才１０陣 が１１曲
２図はィンバータの回路図、第３図は従来のクリア付き
のフリップフロップ回路の論理回路図、第４図はナンド
回路の回路図、第５図は第３図の動作説明図、第６図は
本発明の一実施例の論理回路図、第７図は第６図に於け
るナンド回路の一例の回路図、第８図は第７図の動作説
明図、．第９図及び第１０図は本発明の他の実施例の要
部論理回路図、第１１図は本発明の更に他の実施例の論
理回路図である。 Ｍ山はマスタラツチ回路、ＳＬはスレーブラツチ回路、
Ｔ１，Ｔ２はトランスミッションゲート、州Ｖａ〜ＩＮ
Ｖｈ，ＩＮＶはインバータ、ＮＩ〜Ｎ３はナンド回路、
ＮＯＲＩ〜ＮＯＲ３はノア回路、Ｄはデータ端子、Ｑ，
Ｑは出力端子、ＣＬはクリア端子、ＰＲ，ＰＲはプリセ
ット端子である。 オ１周 オ２囚 オ３四 オ４囚 才５肉 オ６四 オ７解 オ８図 オ９四 才１０陣 が１１曲
Claims (1)
- １ データ端子と第１のトランスミツシヨンゲートを介
して接続されたマスタラツチ回路と、該マスタラツチ回
路と第２のトランスミツシヨンゲートを介して接続され
たスレーブラツチ回路とを有するフリツプフロツプ回路
に於いて、前記マスタラツチ回路の正帰還ループ内に設
けられ、該正帰還ループに一方の入力端子が接続された
ナンド回路又はノア回路の他方の入力端子にクリア端子
又はプリセツト端子を接続し、且つ前記データ端子と前
記第１のトランスミツシヨンゲートとの間に一方の入力
端子が接続されたナンド回路又はノア回路の他方の入力
端子に前記クリア端子又はプリセツト端子を接続したこ
とを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53154460A JPS6011489B2 (ja) | 1978-12-13 | 1978-12-13 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53154460A JPS6011489B2 (ja) | 1978-12-13 | 1978-12-13 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5579524A JPS5579524A (en) | 1980-06-16 |
| JPS6011489B2 true JPS6011489B2 (ja) | 1985-03-26 |
Family
ID=15584713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53154460A Expired JPS6011489B2 (ja) | 1978-12-13 | 1978-12-13 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6011489B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106218A (en) * | 1980-12-23 | 1982-07-02 | Fujitsu Ltd | Cmos type dff circuit |
| JPS5861538U (ja) * | 1981-10-21 | 1983-04-25 | 日本電気株式会社 | ラツチ回路 |
| JPS59100614A (ja) * | 1982-11-30 | 1984-06-09 | Toshiba Corp | フリツプフロツプ回路 |
| JPS59200520A (ja) * | 1983-04-27 | 1984-11-13 | Hitachi Ltd | Ｃｍｏｓフリツプフロツプ回路 |
| US4631420A (en) * | 1984-02-09 | 1986-12-23 | Sanders Associates, Inc. | Dynamic flip-flop with static reset |
| JPS6179318A (ja) * | 1984-09-27 | 1986-04-22 | Fujitsu Ltd | フリツプフロツプ回路 |
| JPS6295017A (ja) * | 1985-10-21 | 1987-05-01 | Nec Ic Microcomput Syst Ltd | マスタ・スレーブ形フリツプフロツプ回路 |
| JPH0691426B2 (ja) * | 1987-07-20 | 1994-11-14 | シャープ株式会社 | 論理回路装置 |
| GB0013790D0 (en) | 2000-06-06 | 2000-07-26 | Texas Instruments Ltd | Improvements in or relating to flip-flop design |
| KR100445433B1 (ko) * | 2002-03-21 | 2004-08-21 | 삼성에스디아이 주식회사 | 유기 전계발광 표시 장치와 그 구동 방법 및 구동 장치 |
| JP2006279621A (ja) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | 順序回路 |
-
1978
- 1978-12-13 JP JP53154460A patent/JPS6011489B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5579524A (en) | 1980-06-16 |
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