JP3961607B2 - 集積回路装置のテスト回路およびテスト方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メガセルブロックと、ランダムブロックとを含む集積回路装置をテストをするための集積回路装置のテスト回路およびテスト方法に関する。
【０００２】
【従来の技術】
従来、メガセルブロックとランダムブロックとを含む集積回路装置のテストを容易化するために、図５に示すように、メガセルブロック４０ａ，４０ｂと、ランダムブロック５０とをテストモード時に切り離すための分離回路３０が設けられている。なお、ここでメガセルブロックとは、既に設計された汎用の回路であって、例えばＣＰＵ、メモリ（ＲＡＭ、ＲＯＭ）、乗算器等である。またランダムブロックとは、製品（集積回路）に合わせて設計される回路であって、例えばプログラマブルＩ．Ｏ（入出力装置）、シリアルＩ．Ｏ、ＤＭＡ（Direct Memory Access）コントローラ等である。
【０００３】
上述の分離回路としてはスキャン回路またはマルチプレクサのうちの一方のみが用いられている。
【０００４】
【発明が解決しようとする課題】
ランダムブロック５０は端子数が多く、集積回路装置の端子数より多くなるのが一般的である。このため、マルチプレクサを分離回路３０として用いた場合には、ランダムブロック５０をテストするために必要になる端子の数が上記集積回路装置の端子数を超えてしまい、集積回路装置の端子数を増やさなければならないという問題がある。
【０００５】
また分離回路３０にスキャン回路を用いた場合には、メガセルブロック４０ａ，４０ｂをテストするとき、既存のテストパターンをスキャンパターンに変換する必要がある。そしてこのスキャンパターンに変換すると、テストパターンが長くなり、メガセルのテスト時間が長くなるという問題がある。
【０００６】
本発明は上記事情を考慮してなされたものであって、集積回路装置の端子数を増やすことなく、テスト時間が長くなるのを可及的に防止することができる、集積回路装置のテスト回路およびテスト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による第１の態様のテスト回路は、少なくとも１個のメガセルブロックと、少なくとも１個のランダムブロックとを備えている集積回路装置をテストするためのテスト回路であって、前記メガセルブロックの出力端子と前記ランダムブロックの入力端子とを結ぶ経路毎に、第１のスキャンセルと、第１のテストモード信号に基づいて前記メガセルブロックの出力または前記第１のスキャンセルの出力のうちの一方を選択して前記ランダムブロックの前記入力端子に送出する第１のマルチプレクサと、第２のテストモード信号に基づいて前記第１のマルチプレクサの出力を選択して前記集積回路装置の外部端子に送出する第２のマルチプレクサと、を備えるとともに、前記ランダムブロックの出力端子と前記メガセルブロックの入力端子とを結ぶ経路毎に、前記第２のテストモード信号に基づいて前記ランダムブロックの出力または前記集積回路装置の外部端子から入力されるテストデータのうちの一方を選択して前記メガセルブロックの入力端子に送出する第３のマルチプレクサと、前記第３のマルチプレクサの出力を受ける第２のスキャンセルと、を備えていることを特徴とする。
【０００８】
前記第１および第２のスキャンセルは共通化された同一のスキャンセルであることを特徴とする。
【０００９】
また本発明による第２の態様のテスト回路は、双方向入出力端子を有する少なくとも１個のメガセルブロックと、双方向入出力端子を有する少なくとも１個のランダムブロックとを備えている集積回路装置をテストするテスト回路であって、前記メガセルブロックの双方向入出力端子と前記ランダムブロックの双方向入出力端子とを結ぶ経路に、前記ランダムブロックの双方向入出力端子からの出力を受けるスキャンセルと、テストモード信号に基づいて、前記メガセルブロックの出力または前記スキャンセルの出力のうちの一方を選択して前記ランダムブロックの双方向入出力端子に送出するマルチプレクサと、を備えていることを特徴とする。
【００１０】
また本発明による第３の態様のテスト方法は、第１の態様のテスト回路を用いて前記集積回路装置をテストする集積回路装置のテスト方法であって、前記ランダムブロックをテストする場合には、前記第１および第２のテストモード信号を第１および第２の所定の値に各々設定し、前記集積回路装置の外部端子を介して前記第１のスキャンセルにテストデータを送り、前記第１のテストモード信号を第１の所定の値に設定したことによって前記スキャンセルの出力を前記第１のマルチプレクサに選択させて前記ランダムブロックに送出し、前記第２のテストモード信号を第２の所定の値に設定したことによって前記ランダムブロックの出力を前記第３のマルチプレクサに選択させて前記第２のスキャンセルで観測し、前記メガセルブロックをテストする場合には、前記第１のテストモード信号を前記第１の所定の値と異なる第３の所定の値に設定するとともに前記第２のテストモード信号を前記第２の所定の値と異なる第４の所定の値に設定し、前記集積回路装置の外部端子を介してテストデータを入力し、前記第２のテストモード信号を前記第４の所定の値に設定したことにより前記テストデータを前記第３のマルチプレクサに選択させて前記メガセルブロックに送出し、前記第１のテストモード信号を前記第３の所定の値に設定したことにより前記メガセルブロックの出力を前記第１のマルチプレクサに選択させ、続いてこの第１のマルチプレクサの出力を第２のマルチプレクサに選択させて前記集積回路装置の外部端子に送出することを特徴とする。
【００１１】
また本発明による第４の態様のテスト方法は、第２の態様のテスト回路を用いて前記集積回路装置をテストする集積回路装置のテスト方法であって、前記ランダムブロックをテストする場合には、前記テストモード信号を第１の所定の値に設定するとともに前記メガセルブロックの前記双方向入出力端子の状態をハイインピーダンス状態にし、前記集積回路装置の外部端子を介してテストデータを前記スキャンセルに供給し、前記テストモード信号が前記第１の所定の値に設定されたことにより前記マルチプレクサに前記スキャンセルの出力を選択させて前記ランダムブロックに送出し、続いてこのランダムブロックの出力を前記スキャンセルで観測し、前記メガセルブロックをテストする場合には、前記テストモード信号を前記第１の所定の値と異なる第２の所定の値に設定するとともに前記ランダムブロックの前記双方向入出力端子の状態をハイインピーダンス状態にし、前記集積回路装置の外部端子を介してテストデータを前記メガセルブロックに供給し、このメガセルブロックの出力を前記外部端子で観測することを特徴とする。
【００１２】
【発明の実施の形態】
本発明による集積回路装置のテスト回路の第１の実施の形態の構成を図１に示す。この実施の形態のテスト回路は、メガセルブロック４０の出力端からランダムブロック５０の入力端への経路の各々には図１（ａ）に示すようにスキャンセル２と、マルチプレクサ４，６とを有し、ランダムブロック５０の出力端からメガセルブロック４０の入力端への経路の各々には、図１（ｂ）に示すようにマルチプレクサ８と、スキャンセル１０とを有している。ここでスキャンセルとは通常時はフリップフロップとして動作し、テストモード時にはシフトレジスタとして動作するセルを意味している。
【００１３】
なお、テストモード信号ＴＳＴＲ，ＴＳＴＭは集積回路装置の制御端子を介して外部から入力される信号により生成される信号である。
【００１４】
マルチプレクサ４は、テストモード信号ＴＳＴＲが“１”の場合にはスキャンセル２の出力を選択し、テストモード信号ＴＳＴＲが“０”の場合にはメガセルブロック４０の出力を選択し、ランダムブロック５０に供給する。
【００１５】
マルチプレクサ６は、テストモード信号ＴＳＴＭが“１”の場合にはマルチプレクサ４の出力を選択し、テストモード信号ＴＳＴＭが“０”の場合には他のメガセルブロックまたは他のランダムブロックの出力を選択し、集積回路装置の外部端子に供給する。
【００１６】
また、マルチプレクサ８はテストモード信号ＴＳＴＭが“０”の場合には、ランダムブロック５０の出力を選択し、テストモード信号ＴＳＴＭが“１”の場合には外部端子から入力される信号を選択し、メガセルブロック４０およびスキャンセル１０に供給する。
【００１７】
このように構成されたテスト回路の動作を説明する。まずランダムブロック５０をテストする場合を説明する。この場合、テストモード信号ＴＳＴＲを“１”、テストモード信号ＴＳＴＭを“０”に設定する。そしてスキャンセル２を用いてテストデータをテスト回路に供給する。すると、この供給されたテストデータはマルチプレクサ４によって選択され、ランダムブロック５０に送られる（図１（ａ）参照）。そして上記テストデータに応じたランダムブロック５０の出力はマルチプレクサ８を介してスキャンセル１０に送られる。このためスキャンセル１０によってランダムブロック５０のテスト出力が観測可能となり、ランダムブロック５０のテストを行うことができる。
【００１８】
次にメガセルブロック４０をテストする場合を説明する。この場合、テストモード信号ＴＳＴＲを“０”、テストモード信号ＴＳＴＭを“１”に設定する。そして外部端子を介してテストデータを入力する。すると、このテストデータはマルチプレクサ８によって選択されメガセルブロック４０に送られる。そして上記テストデータに応じたメガセルブロック４０の出力はマルチプレクサ４およびマルチプレクサ６を介して外部端子に送出される。したがって、外部端子によってメガセルブロック４０のテスト出力が観測可能となり、メガセルブロック４０のテストを行うことができる。
【００１９】
なお、テストモード信号ＴＳＴＲ，ＴＳＴＭをともに“０”に設定した場合は、メガセルブロック４０の出力はマルチプレクサ４を介してランダムブロック５０に供給され、ランダムブロック５０の出力はマルチプレクサ８を介してメガセルブロック４０に供給される。したがって、この場合は通常のモードになる。
【００２０】
なお、各モードとテストモード信号ＴＳＴＲ，ＴＳＴＭとの関係を図２に示す。
【００２１】
以上説明したように本実施例においては、ランダムブロック５０をテストする場合には、スキャンセル２を用いてテストデータをテストすべきランダムブロック５０に供給し、ランダムブロック５０からのテスト出力をスキャンセル１０を用いて観測する。
【００２２】
このため、ランダムブロック５０をマルチプレクサのみを用いてテストする従来の場合に比べてテストに必要な端子数は集積回路装置の端子数を超えることはない。すなわちテスト専用の端子数を設ける必要がない。
【００２３】
一方、メガセルブロック４０をテストする場合には、外部端子から入力されたテストデータを、マルチプレクサ８を介してメガセルブロック４０に供給し、メガセルブロック４０からのテスト出力をマルチプレクサ４，６を介して外部端子に供給し観測することにより行う。このため、メガセルブロックをスキャン方式でテストする従来の場合に比べて、テスト時間は長くなることがない。
【００２４】
次に本発明によるテスト回路の第２の実施の形態の構成を図３に示す。この第２の実施の形態のテスト回路は、図１に示す第１の実施の形態のテスト回路において、スキャンセル２とスキャンセル１０とを共通化してスキャンセル１２としたものである。
【００２５】
ランダムブロック５０をテストする場合には、スキャンセル１２からのテストデータを、マルチプレクサ４を介してランダムブロック５０に供給し、ランダムブロック５０のテスト出力をマルチプレクサ８を介してスキャンセル１２で観測することにより行う。
【００２６】
また、メガセルブロック４０をテストする場合には、外部端子を介して送られてくるテストデータをマルチプレクサ８を介してメガセルブロック４０に供給し、メガセルブロック４０からのテスト出力を、マルチプレクサ４，６を介して外部端子で観測することにより行う。
【００２７】
以上の説明から分かるように、この第２の実施の形態のテスト回路も第１の実施の形態のテスト回路と同様の効果を奏することは云うまでもない。
【００２８】
また、この第２の実施の形態においては、スキャンセル１２は、ランダムブロック５０の入力の印加と、出力の観測に用いるため、第１の実施の形態に比べて付加回路が少なくて済むというメリットがある。
【００２９】
次に本発明によるテスト回路の第３の実施の形態の構成を図４に示す。この第３の実施の形態のテスト回路は、メガセルブロック４０の双方向入出力端子とランダムブロック５０の双方向入出力端子との間の経路に設けられ、スキャンセル１４と、マルチプレクサ１６とを備えている。
【００３０】
ランダムブロック５０をテストする場合は、まずメガセルブロック４０の双方向入出力端子４６ａ，４６ｂの状態をハイインピーダンスの状態にするとともにテストモード信号ＴＳＴＲを“１”にし、スキャンセル１４から出力されるテストデータをマルチプレクサ１６を介してランダムブロック５０に出力する。そしてランダムブロック５０の出力をスキャンセル１４で観測する。
【００３１】
またメガセルブロック４０をテストする場合は、まずランダムブロック５０の双方向入出力端子５６ａ，５６ｂの状態をハイインピーダンス状態にするとともにテストモード信号ＴＳＴＲを“０”にし、メガセルブロック４０の双方向入出力端子４６ａへのテストデータの印加と、双方向入出力端子４６ｂから出力されるテスト出力の観測とを集積回路装置の外部端子を用いて行う。
【００３２】
以上説明したように、この第３の実施の形態においてもランダムブロック５０のテストにはスキャンセルを用いて行い、メガセルブロック４０のテストには外部端子を用いて行う。これにより第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３３】
【発明の効果】
以上述べたように、本発明によれば、集積回路装置の端子数を増やすことなく、テスト時間が長くなるのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明によるテスト回路の第１の実施の形態の構成を示すブロック図。
【図２】テストモード信号と各モードとの関係を示す表。
【図３】本発明によるテスト回路の第２の実施の形態の構成を示すブロック図。
【図４】本発明によるテスト回路の第３の実施の形態の構成を示すブロック図。
【図５】従来のテスト回路の構成を示すブロック図。
【符号の説明】
２ スキャンセル
４ マルチプレクサ
６ マルチプレクサ
８ マルチプレクサ
１０ スキャンセル
１２ スキャンセル
１４ スキャンセル
１６ マルチプレクサ
４０ メガセルブロック
４０ａ，４０ｂ メガセルブロック
４６ａ，４６ｂ 双方向入出力端子
５０ ランダムブロック
５６ａ，５６ｂ 双方向入出力端子
【発明の属する技術分野】
本発明は、メガセルブロックと、ランダムブロックとを含む集積回路装置をテストをするための集積回路装置のテスト回路およびテスト方法に関する。
【０００２】
【従来の技術】
従来、メガセルブロックとランダムブロックとを含む集積回路装置のテストを容易化するために、図５に示すように、メガセルブロック４０ａ，４０ｂと、ランダムブロック５０とをテストモード時に切り離すための分離回路３０が設けられている。なお、ここでメガセルブロックとは、既に設計された汎用の回路であって、例えばＣＰＵ、メモリ（ＲＡＭ、ＲＯＭ）、乗算器等である。またランダムブロックとは、製品（集積回路）に合わせて設計される回路であって、例えばプログラマブルＩ．Ｏ（入出力装置）、シリアルＩ．Ｏ、ＤＭＡ（Direct Memory Access）コントローラ等である。
【０００３】
上述の分離回路としてはスキャン回路またはマルチプレクサのうちの一方のみが用いられている。
【０００４】
【発明が解決しようとする課題】
ランダムブロック５０は端子数が多く、集積回路装置の端子数より多くなるのが一般的である。このため、マルチプレクサを分離回路３０として用いた場合には、ランダムブロック５０をテストするために必要になる端子の数が上記集積回路装置の端子数を超えてしまい、集積回路装置の端子数を増やさなければならないという問題がある。
【０００５】
また分離回路３０にスキャン回路を用いた場合には、メガセルブロック４０ａ，４０ｂをテストするとき、既存のテストパターンをスキャンパターンに変換する必要がある。そしてこのスキャンパターンに変換すると、テストパターンが長くなり、メガセルのテスト時間が長くなるという問題がある。
【０００６】
本発明は上記事情を考慮してなされたものであって、集積回路装置の端子数を増やすことなく、テスト時間が長くなるのを可及的に防止することができる、集積回路装置のテスト回路およびテスト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明による第１の態様のテスト回路は、少なくとも１個のメガセルブロックと、少なくとも１個のランダムブロックとを備えている集積回路装置をテストするためのテスト回路であって、前記メガセルブロックの出力端子と前記ランダムブロックの入力端子とを結ぶ経路毎に、第１のスキャンセルと、第１のテストモード信号に基づいて前記メガセルブロックの出力または前記第１のスキャンセルの出力のうちの一方を選択して前記ランダムブロックの前記入力端子に送出する第１のマルチプレクサと、第２のテストモード信号に基づいて前記第１のマルチプレクサの出力を選択して前記集積回路装置の外部端子に送出する第２のマルチプレクサと、を備えるとともに、前記ランダムブロックの出力端子と前記メガセルブロックの入力端子とを結ぶ経路毎に、前記第２のテストモード信号に基づいて前記ランダムブロックの出力または前記集積回路装置の外部端子から入力されるテストデータのうちの一方を選択して前記メガセルブロックの入力端子に送出する第３のマルチプレクサと、前記第３のマルチプレクサの出力を受ける第２のスキャンセルと、を備えていることを特徴とする。
【０００８】
前記第１および第２のスキャンセルは共通化された同一のスキャンセルであることを特徴とする。
【０００９】
また本発明による第２の態様のテスト回路は、双方向入出力端子を有する少なくとも１個のメガセルブロックと、双方向入出力端子を有する少なくとも１個のランダムブロックとを備えている集積回路装置をテストするテスト回路であって、前記メガセルブロックの双方向入出力端子と前記ランダムブロックの双方向入出力端子とを結ぶ経路に、前記ランダムブロックの双方向入出力端子からの出力を受けるスキャンセルと、テストモード信号に基づいて、前記メガセルブロックの出力または前記スキャンセルの出力のうちの一方を選択して前記ランダムブロックの双方向入出力端子に送出するマルチプレクサと、を備えていることを特徴とする。
【００１０】
また本発明による第３の態様のテスト方法は、第１の態様のテスト回路を用いて前記集積回路装置をテストする集積回路装置のテスト方法であって、前記ランダムブロックをテストする場合には、前記第１および第２のテストモード信号を第１および第２の所定の値に各々設定し、前記集積回路装置の外部端子を介して前記第１のスキャンセルにテストデータを送り、前記第１のテストモード信号を第１の所定の値に設定したことによって前記スキャンセルの出力を前記第１のマルチプレクサに選択させて前記ランダムブロックに送出し、前記第２のテストモード信号を第２の所定の値に設定したことによって前記ランダムブロックの出力を前記第３のマルチプレクサに選択させて前記第２のスキャンセルで観測し、前記メガセルブロックをテストする場合には、前記第１のテストモード信号を前記第１の所定の値と異なる第３の所定の値に設定するとともに前記第２のテストモード信号を前記第２の所定の値と異なる第４の所定の値に設定し、前記集積回路装置の外部端子を介してテストデータを入力し、前記第２のテストモード信号を前記第４の所定の値に設定したことにより前記テストデータを前記第３のマルチプレクサに選択させて前記メガセルブロックに送出し、前記第１のテストモード信号を前記第３の所定の値に設定したことにより前記メガセルブロックの出力を前記第１のマルチプレクサに選択させ、続いてこの第１のマルチプレクサの出力を第２のマルチプレクサに選択させて前記集積回路装置の外部端子に送出することを特徴とする。
【００１１】
また本発明による第４の態様のテスト方法は、第２の態様のテスト回路を用いて前記集積回路装置をテストする集積回路装置のテスト方法であって、前記ランダムブロックをテストする場合には、前記テストモード信号を第１の所定の値に設定するとともに前記メガセルブロックの前記双方向入出力端子の状態をハイインピーダンス状態にし、前記集積回路装置の外部端子を介してテストデータを前記スキャンセルに供給し、前記テストモード信号が前記第１の所定の値に設定されたことにより前記マルチプレクサに前記スキャンセルの出力を選択させて前記ランダムブロックに送出し、続いてこのランダムブロックの出力を前記スキャンセルで観測し、前記メガセルブロックをテストする場合には、前記テストモード信号を前記第１の所定の値と異なる第２の所定の値に設定するとともに前記ランダムブロックの前記双方向入出力端子の状態をハイインピーダンス状態にし、前記集積回路装置の外部端子を介してテストデータを前記メガセルブロックに供給し、このメガセルブロックの出力を前記外部端子で観測することを特徴とする。
【００１２】
【発明の実施の形態】
本発明による集積回路装置のテスト回路の第１の実施の形態の構成を図１に示す。この実施の形態のテスト回路は、メガセルブロック４０の出力端からランダムブロック５０の入力端への経路の各々には図１（ａ）に示すようにスキャンセル２と、マルチプレクサ４，６とを有し、ランダムブロック５０の出力端からメガセルブロック４０の入力端への経路の各々には、図１（ｂ）に示すようにマルチプレクサ８と、スキャンセル１０とを有している。ここでスキャンセルとは通常時はフリップフロップとして動作し、テストモード時にはシフトレジスタとして動作するセルを意味している。
【００１３】
なお、テストモード信号ＴＳＴＲ，ＴＳＴＭは集積回路装置の制御端子を介して外部から入力される信号により生成される信号である。
【００１４】
マルチプレクサ４は、テストモード信号ＴＳＴＲが“１”の場合にはスキャンセル２の出力を選択し、テストモード信号ＴＳＴＲが“０”の場合にはメガセルブロック４０の出力を選択し、ランダムブロック５０に供給する。
【００１５】
マルチプレクサ６は、テストモード信号ＴＳＴＭが“１”の場合にはマルチプレクサ４の出力を選択し、テストモード信号ＴＳＴＭが“０”の場合には他のメガセルブロックまたは他のランダムブロックの出力を選択し、集積回路装置の外部端子に供給する。
【００１６】
また、マルチプレクサ８はテストモード信号ＴＳＴＭが“０”の場合には、ランダムブロック５０の出力を選択し、テストモード信号ＴＳＴＭが“１”の場合には外部端子から入力される信号を選択し、メガセルブロック４０およびスキャンセル１０に供給する。
【００１７】
このように構成されたテスト回路の動作を説明する。まずランダムブロック５０をテストする場合を説明する。この場合、テストモード信号ＴＳＴＲを“１”、テストモード信号ＴＳＴＭを“０”に設定する。そしてスキャンセル２を用いてテストデータをテスト回路に供給する。すると、この供給されたテストデータはマルチプレクサ４によって選択され、ランダムブロック５０に送られる（図１（ａ）参照）。そして上記テストデータに応じたランダムブロック５０の出力はマルチプレクサ８を介してスキャンセル１０に送られる。このためスキャンセル１０によってランダムブロック５０のテスト出力が観測可能となり、ランダムブロック５０のテストを行うことができる。
【００１８】
次にメガセルブロック４０をテストする場合を説明する。この場合、テストモード信号ＴＳＴＲを“０”、テストモード信号ＴＳＴＭを“１”に設定する。そして外部端子を介してテストデータを入力する。すると、このテストデータはマルチプレクサ８によって選択されメガセルブロック４０に送られる。そして上記テストデータに応じたメガセルブロック４０の出力はマルチプレクサ４およびマルチプレクサ６を介して外部端子に送出される。したがって、外部端子によってメガセルブロック４０のテスト出力が観測可能となり、メガセルブロック４０のテストを行うことができる。
【００１９】
なお、テストモード信号ＴＳＴＲ，ＴＳＴＭをともに“０”に設定した場合は、メガセルブロック４０の出力はマルチプレクサ４を介してランダムブロック５０に供給され、ランダムブロック５０の出力はマルチプレクサ８を介してメガセルブロック４０に供給される。したがって、この場合は通常のモードになる。
【００２０】
なお、各モードとテストモード信号ＴＳＴＲ，ＴＳＴＭとの関係を図２に示す。
【００２１】
以上説明したように本実施例においては、ランダムブロック５０をテストする場合には、スキャンセル２を用いてテストデータをテストすべきランダムブロック５０に供給し、ランダムブロック５０からのテスト出力をスキャンセル１０を用いて観測する。
【００２２】
このため、ランダムブロック５０をマルチプレクサのみを用いてテストする従来の場合に比べてテストに必要な端子数は集積回路装置の端子数を超えることはない。すなわちテスト専用の端子数を設ける必要がない。
【００２３】
一方、メガセルブロック４０をテストする場合には、外部端子から入力されたテストデータを、マルチプレクサ８を介してメガセルブロック４０に供給し、メガセルブロック４０からのテスト出力をマルチプレクサ４，６を介して外部端子に供給し観測することにより行う。このため、メガセルブロックをスキャン方式でテストする従来の場合に比べて、テスト時間は長くなることがない。
【００２４】
次に本発明によるテスト回路の第２の実施の形態の構成を図３に示す。この第２の実施の形態のテスト回路は、図１に示す第１の実施の形態のテスト回路において、スキャンセル２とスキャンセル１０とを共通化してスキャンセル１２としたものである。
【００２５】
ランダムブロック５０をテストする場合には、スキャンセル１２からのテストデータを、マルチプレクサ４を介してランダムブロック５０に供給し、ランダムブロック５０のテスト出力をマルチプレクサ８を介してスキャンセル１２で観測することにより行う。
【００２６】
また、メガセルブロック４０をテストする場合には、外部端子を介して送られてくるテストデータをマルチプレクサ８を介してメガセルブロック４０に供給し、メガセルブロック４０からのテスト出力を、マルチプレクサ４，６を介して外部端子で観測することにより行う。
【００２７】
以上の説明から分かるように、この第２の実施の形態のテスト回路も第１の実施の形態のテスト回路と同様の効果を奏することは云うまでもない。
【００２８】
また、この第２の実施の形態においては、スキャンセル１２は、ランダムブロック５０の入力の印加と、出力の観測に用いるため、第１の実施の形態に比べて付加回路が少なくて済むというメリットがある。
【００２９】
次に本発明によるテスト回路の第３の実施の形態の構成を図４に示す。この第３の実施の形態のテスト回路は、メガセルブロック４０の双方向入出力端子とランダムブロック５０の双方向入出力端子との間の経路に設けられ、スキャンセル１４と、マルチプレクサ１６とを備えている。
【００３０】
ランダムブロック５０をテストする場合は、まずメガセルブロック４０の双方向入出力端子４６ａ，４６ｂの状態をハイインピーダンスの状態にするとともにテストモード信号ＴＳＴＲを“１”にし、スキャンセル１４から出力されるテストデータをマルチプレクサ１６を介してランダムブロック５０に出力する。そしてランダムブロック５０の出力をスキャンセル１４で観測する。
【００３１】
またメガセルブロック４０をテストする場合は、まずランダムブロック５０の双方向入出力端子５６ａ，５６ｂの状態をハイインピーダンス状態にするとともにテストモード信号ＴＳＴＲを“０”にし、メガセルブロック４０の双方向入出力端子４６ａへのテストデータの印加と、双方向入出力端子４６ｂから出力されるテスト出力の観測とを集積回路装置の外部端子を用いて行う。
【００３２】
以上説明したように、この第３の実施の形態においてもランダムブロック５０のテストにはスキャンセルを用いて行い、メガセルブロック４０のテストには外部端子を用いて行う。これにより第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３３】
【発明の効果】
以上述べたように、本発明によれば、集積回路装置の端子数を増やすことなく、テスト時間が長くなるのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明によるテスト回路の第１の実施の形態の構成を示すブロック図。
【図２】テストモード信号と各モードとの関係を示す表。
【図３】本発明によるテスト回路の第２の実施の形態の構成を示すブロック図。
【図４】本発明によるテスト回路の第３の実施の形態の構成を示すブロック図。
【図５】従来のテスト回路の構成を示すブロック図。
【符号の説明】
２ スキャンセル
４ マルチプレクサ
６ マルチプレクサ
８ マルチプレクサ
１０ スキャンセル
１２ スキャンセル
１４ スキャンセル
１６ マルチプレクサ
４０ メガセルブロック
４０ａ，４０ｂ メガセルブロック
４６ａ，４６ｂ 双方向入出力端子
５０ ランダムブロック
５６ａ，５６ｂ 双方向入出力端子
Claims (3)
- 少なくとも１個のメガセルブロックと、外部端子数よりも端子数が多い少なくとも１個のランダムブロックとを備えている集積回路装置をテストするためのテスト回路であって、
前記メガセルブロックの出力端子と前記ランダムブロックの入力端子とを結ぶ経路毎に、
第１のスキャンセルと、第１のテストモード信号に基づいて前記メガセルブロックの出力または前記第１のスキャンセルの出力のうちの一方を選択して前記ランダムブロックの前記入力端子に送出する第１のマルチプレクサと、第２のテストモード信号に基づいて前記第１のマルチプレクサの出力を選択して前記集積回路装置の外部端子に送出する第２のマルチプレクサと、を備えるとともに、
前記ランダムブロックの出力端子と前記メガセルブロックの入力端子とを結ぶ経路毎に、前記第２のテストモード信号に基づいて前記ランダムブロックの出力または前記集積回路装置の外部端子から入力されるテストデータのうちの一方を選択して前記メガセルブロックの入力端子に送出する第３のマルチプレクサと、前記第３のマルチプレクサの出力を受ける第２のスキャンセルと、
を備えていることを特徴とする集積回路装置のテスト回路。 - 前記第１および第２のスキャンセルは共通化された同一のスキャンセルであることを特徴とする請求項１記載の集積回路装置のテスト回路。
- 請求項１記載のテスト回路を用いて前記集積回路装置をテストする集積回路装置のテスト方法であって、
前記ランダムブロックをテストする場合には、前記第１および第２のテストモード信号を第１および第２の所定の値に各々設定し、前記集積回路装置の外部端子を介して前記第１のスキャンセルにテストデータを送り、前記第１のテストモード信号を第１の所定の値に設定したことによって前記スキャンセルの出力を前記第１のマルチプレクサに選択させて前記ランダムブロックに送出し、前記第２のテストモード信号を第２の所定の値に設定したことによって前記ランダムブロックの出力を前記第３のマルチプレクサに選択させて前記第２のスキャンセルで観測し、
前記メガセルブロックをテストする場合には、前記第１のテストモード信号を前記第１の所定の値と異なる第３の所定の値に設定するとともに前記第２のテストモード信号を前記第２の所定の値と異なる第４の所定の値に設定し、前記集積回路装置の外部端子を介してテストデータを入力し、前記第２のテストモード信号を前記第４の所定の値に設定したことにより前記テストデータを前記第３のマルチプレクサに選択させて前記メガセルブロックに送出し、前記第１のテストモード信号を前記第３の所定の値に設定したことにより前記メガセルブロックの出力を前記第１のマルチプレクサに選択させ、続いてこの第１のマルチプレクサの出力を第２のマルチプレクサに選択させて前記集積回路装置の外部端子に送出することを特徴とする集積回路装置のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP04875697A JP3961607B2 (ja) | 1997-03-04 | 1997-03-04 | 集積回路装置のテスト回路およびテスト方法 |
Applications Claiming Priority (1)
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| JP04875697A JP3961607B2 (ja) | 1997-03-04 | 1997-03-04 | 集積回路装置のテスト回路およびテスト方法 |
Publications (2)
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| JPH10246755A JPH10246755A (ja) | 1998-09-14 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP3961607B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7013415B1 (en) | 1999-05-26 | 2006-03-14 | Renesas Technology Corp. | IC with internal interface switch for testability |
| JP3632691B2 (ja) * | 2003-01-30 | 2005-03-23 | セイコーエプソン株式会社 | テスト回路、集積回路及びテスト方法 |
-
1997
- 1997-03-04 JP JP04875697A patent/JP3961607B2/ja not_active Expired - Fee Related
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|---|---|
| JPH10246755A (ja) | 1998-09-14 |
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