JPH0712897A - Ｌｓｉテスト方法、及びテスト装置 - Google Patents
Ｌｓｉテスト方法、及びテスト装置Info
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- JPH0712897A JPH0712897A JP5143254A JP14325493A JPH0712897A JP H0712897 A JPH0712897 A JP H0712897A JP 5143254 A JP5143254 A JP 5143254A JP 14325493 A JP14325493 A JP 14325493A JP H0712897 A JPH0712897 A JP H0712897A
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- test
- lsi
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- wait
- timer
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Abstract
(57)【要約】
【目的】 本発明の目的は、ＬＳＩテストの時間短縮を
図ることにある。 【構成】 １１はテスト装置本体であり、１３はこのテ
スト装置本体の動作制御司るプロセッサである。このプ
ロセッサにおいて、ウェイト期間中に次のオブジェクト
コードについての処理の実行可否を判別し、この判別結
果に基づいて当該オブジェクトコードについての処理を
開始することによって上記ウェイトに起因する無駄時間
を排除し、ＬＳＩテストの時間短縮を図る。
図ることにある。 【構成】 １１はテスト装置本体であり、１３はこのテ
スト装置本体の動作制御司るプロセッサである。このプ
ロセッサにおいて、ウェイト期間中に次のオブジェクト
コードについての処理の実行可否を判別し、この判別結
果に基づいて当該オブジェクトコードについての処理を
開始することによって上記ウェイトに起因する無駄時間
を排除し、ＬＳＩテストの時間短縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ（半導体集積回
路）のテスト方法、及び当該テストに使用されるテスト
装置に関する。
路）のテスト方法、及び当該テストに使用されるテスト
装置に関する。
【０００２】
【従来の技術】ＬＳＩの動作試験において、ＬＳＩテス
ト装置が使用される。このＬＳＩテスト装置は、被測定
ＬＳＩに対して電源を供給するためのデバイス電源や、
その電源供給タイミングを制御するためのデバイス電源
コントローラ、各種記憶装置、さらにはテストシーケン
スプログラムを実行するためのプロセッサなどが設けら
れ、ユーザが記述するテストシーケンスプログラムのオ
ブジェクトコードが当該プロセッサによってインタプリ
ートされ、それによってテスト装置内の各種ハードウエ
アが制御されるようになっている。そのようなＬＳＩテ
スト装置においては、ウェイトタイム用オブジェクトコ
ードが現われた場合、プロセッサは、先ずタイマ（ハー
ドウエア）にウェイトタイムを設定してからそのタイマ
を起動し、終了割込み監視状態に入るようになってい
る。
ト装置が使用される。このＬＳＩテスト装置は、被測定
ＬＳＩに対して電源を供給するためのデバイス電源や、
その電源供給タイミングを制御するためのデバイス電源
コントローラ、各種記憶装置、さらにはテストシーケン
スプログラムを実行するためのプロセッサなどが設けら
れ、ユーザが記述するテストシーケンスプログラムのオ
ブジェクトコードが当該プロセッサによってインタプリ
ートされ、それによってテスト装置内の各種ハードウエ
アが制御されるようになっている。そのようなＬＳＩテ
スト装置においては、ウェイトタイム用オブジェクトコ
ードが現われた場合、プロセッサは、先ずタイマ（ハー
ドウエア）にウェイトタイムを設定してからそのタイマ
を起動し、終了割込み監視状態に入るようになってい
る。
【０００３】尚、ＬＳＩテスト技術について記載された
文献の例としては、特開平４−２１８７８５号公報があ
る。
文献の例としては、特開平４−２１８７８５号公報があ
る。
【０００４】
【発明が解決しようとする課題】従来のＬＳＩテスト装
置においては、ウェイトタイム用オブジェクトコードが
現われた場合、プロセッサは、先ずタイマ（ハードウエ
ア）にウェイトタイムを設定してからそのタイマを起動
し、終了割込み監視状態に入る。そのように従来は、タ
イマ起動直後から終了割込み監視が行われるため、プロ
セッサは、タイマ終了までウェイトタイム期間中は次の
オブジェクトコードの処理を実行できない。このこと
は、無駄時間を発生し、ＬＳＩテスト時間の短縮を阻害
する主たる要因とされるのが、本発明者によって見いだ
された。
置においては、ウェイトタイム用オブジェクトコードが
現われた場合、プロセッサは、先ずタイマ（ハードウエ
ア）にウェイトタイムを設定してからそのタイマを起動
し、終了割込み監視状態に入る。そのように従来は、タ
イマ起動直後から終了割込み監視が行われるため、プロ
セッサは、タイマ終了までウェイトタイム期間中は次の
オブジェクトコードの処理を実行できない。このこと
は、無駄時間を発生し、ＬＳＩテスト時間の短縮を阻害
する主たる要因とされるのが、本発明者によって見いだ
された。
【０００５】本発明の目的は、ＬＳＩテストの時間短縮
図るための技術を提供することにある。
図るための技術を提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、オブジェクトコードに従ってウ
ェイトタイマを起動し、このウェイト期間中に次のオブ
ジェクトコードについての処理の実行可否を判別し、こ
の判別結果に基づいて上記ウェイト期間中に当該オブジ
ェクトコードについての処理を開始する。このとき、上
記ＬＳＩのテストには、被測定メモリに書込まれたテス
トパターンの当該被測定メモリからの読出しデータと、
それの期待値との比較結果をフェイルメモリに書込む処
理を含めることができる。
ェイトタイマを起動し、このウェイト期間中に次のオブ
ジェクトコードについての処理の実行可否を判別し、こ
の判別結果に基づいて上記ウェイト期間中に当該オブジ
ェクトコードについての処理を開始する。このとき、上
記ＬＳＩのテストには、被測定メモリに書込まれたテス
トパターンの当該被測定メモリからの読出しデータと、
それの期待値との比較結果をフェイルメモリに書込む処
理を含めることができる。
【０００９】また、オブジェクトコードに従ってウェイ
トタイマを起動する第１手段と、このウェイト期間中に
次のオブジェクトコードについての処理の実行可否を判
別する第２手段と、この判別結果に基づいて上記ウェイ
ト期間中に当該オブジェクトコードについての処理を開
始する第３手段とを含んでテスト装置を構成する。
トタイマを起動する第１手段と、このウェイト期間中に
次のオブジェクトコードについての処理の実行可否を判
別する第２手段と、この判別結果に基づいて上記ウェイ
ト期間中に当該オブジェクトコードについての処理を開
始する第３手段とを含んでテスト装置を構成する。
【００１０】
【作用】上記した手段によれば、上記ウェイト期間中に
次のオブジェクトコードについての処理の実行可否を判
別し、この判別結果に基づいて当該オブジェクトコード
についての処理を開始することは、ウェイトタイムに起
因する無駄時間を短縮するように作用し、このことが、
ＬＳＩテストの時間短縮を達成する。
次のオブジェクトコードについての処理の実行可否を判
別し、この判別結果に基づいて当該オブジェクトコード
についての処理を開始することは、ウェイトタイムに起
因する無駄時間を短縮するように作用し、このことが、
ＬＳＩテストの時間短縮を達成する。
【００１１】
【実施例】図１には本発明の一実施例に係るＬＳＩテス
ト装置が示される。
ト装置が示される。
【００１２】図１において１１はＬＳＩテスト装置本体
であり、このＬＳＩテスト装置本体１１は、ホストコン
ピュータ１０に結合され、さらにパフォーマンスボード
２９を介して被測定ＬＳＩ３０に結合されることによっ
て、当該被測定ＬＳＩ３０のテストを可能とする。被測
定ＬＳＩ３０は、特に制限されないが、半導体メモリと
される。上記ホストコンピュータ１０は、ユーザによっ
て作成されたテスト制御プログラムのコンパイルや、上
記被測定ＬＳＩ３０のテスト結果の表示及びデータベー
ス化などに使用される。上記パフォーマンスボード２９
は、ＬＳＩテスト装置１１と被測定ＬＳＩ３０とのイン
タフェースとして機能するボードであり、被測定ＬＳＩ
３０の外部端子と結合可能なソケットを含み、このソケ
ットに被測定ＬＳＩ３０が結合されるようになってい
る。被測定ＬＳＩ３０は、特に制限されないが、複数の
スタティック型メモリセルをアレイ状に配列して成るス
タティックＲＡＭ（ランダム・アクセス・メモリ）とさ
れる。
であり、このＬＳＩテスト装置本体１１は、ホストコン
ピュータ１０に結合され、さらにパフォーマンスボード
２９を介して被測定ＬＳＩ３０に結合されることによっ
て、当該被測定ＬＳＩ３０のテストを可能とする。被測
定ＬＳＩ３０は、特に制限されないが、半導体メモリと
される。上記ホストコンピュータ１０は、ユーザによっ
て作成されたテスト制御プログラムのコンパイルや、上
記被測定ＬＳＩ３０のテスト結果の表示及びデータベー
ス化などに使用される。上記パフォーマンスボード２９
は、ＬＳＩテスト装置１１と被測定ＬＳＩ３０とのイン
タフェースとして機能するボードであり、被測定ＬＳＩ
３０の外部端子と結合可能なソケットを含み、このソケ
ットに被測定ＬＳＩ３０が結合されるようになってい
る。被測定ＬＳＩ３０は、特に制限されないが、複数の
スタティック型メモリセルをアレイ状に配列して成るス
タティックＲＡＭ（ランダム・アクセス・メモリ）とさ
れる。
【００１３】上記ＬＳＩテスト装置本体１１は、以下の
ように構成される。
ように構成される。
【００１４】特に制限されないが、ＬＳＩテスト装置本
体１１内にはシステムバス１６が設けられ、このシステ
ムバス１６を介してホストインタフェース１２、プロセ
ッサ１３、ワークレジスタ１４、タイマ１５、バッファ
メモリ１７、テストコントローラ２１、タイミングジェ
ネレータ２２、デバイス電源コントローラ２３が、相互
に結合されることによって、各種データや制御信号のや
り取りが可能とされる。
体１１内にはシステムバス１６が設けられ、このシステ
ムバス１６を介してホストインタフェース１２、プロセ
ッサ１３、ワークレジスタ１４、タイマ１５、バッファ
メモリ１７、テストコントローラ２１、タイミングジェ
ネレータ２２、デバイス電源コントローラ２３が、相互
に結合されることによって、各種データや制御信号のや
り取りが可能とされる。
【００１５】上記ホストインタフェース１２はホストコ
ンピュータ１０に結合され、ＬＳＩテスト装置本体１１
とホストコンピュータ１０との間のデータのやり取りを
可能とする。上記プロセッサ１３は、ＬＳＩテスト装置
本体１１内のハードウェアの動作制御を司るもので、そ
の制御においてワークレジスタ１４に形成されるワーク
エリアを使用する。バッファメモリ１７は、ホストコン
ピュータ１０から転送されたデータや、これからホスト
コンピュータ１０へ転送するためのデータを保持するた
めに使用される。特に制限されないが、このバッファメ
モリ１７に保持されるデータには、オブジェクトデー
タ、テスト結果、テストパターンが含まれる。上記テス
トコントローラ２１は、上記バッファメモリ１７内のテ
ストパターンを、ピンコントローラ２６に伝達する。伝
達されたデータはテストパターンメモリ２４に格納され
る。そしてこのテストパターンは、ピンコントローラ２
６の制御により、タイミングジェネレータ２２によって
発生されたタイミングでピンエレクトロニクス２７及び
パフォーマンスボード２９を介して被測定ＬＳＩ３０に
伝達可能とされる。また、被測定ＬＳＩ３０からの読出
しデータは、ピンエレクトロニクス２７で期待値と比較
され、その比較結果が、ピンコントローラ２６を介して
フェイルメモリ２５に格納される。デバイス電源２８は
デバイス電源コントローラ２３の制御により、被測定Ｌ
ＳＩ３０の動作用電源を供給する。
ンピュータ１０に結合され、ＬＳＩテスト装置本体１１
とホストコンピュータ１０との間のデータのやり取りを
可能とする。上記プロセッサ１３は、ＬＳＩテスト装置
本体１１内のハードウェアの動作制御を司るもので、そ
の制御においてワークレジスタ１４に形成されるワーク
エリアを使用する。バッファメモリ１７は、ホストコン
ピュータ１０から転送されたデータや、これからホスト
コンピュータ１０へ転送するためのデータを保持するた
めに使用される。特に制限されないが、このバッファメ
モリ１７に保持されるデータには、オブジェクトデー
タ、テスト結果、テストパターンが含まれる。上記テス
トコントローラ２１は、上記バッファメモリ１７内のテ
ストパターンを、ピンコントローラ２６に伝達する。伝
達されたデータはテストパターンメモリ２４に格納され
る。そしてこのテストパターンは、ピンコントローラ２
６の制御により、タイミングジェネレータ２２によって
発生されたタイミングでピンエレクトロニクス２７及び
パフォーマンスボード２９を介して被測定ＬＳＩ３０に
伝達可能とされる。また、被測定ＬＳＩ３０からの読出
しデータは、ピンエレクトロニクス２７で期待値と比較
され、その比較結果が、ピンコントローラ２６を介して
フェイルメモリ２５に格納される。デバイス電源２８は
デバイス電源コントローラ２３の制御により、被測定Ｌ
ＳＩ３０の動作用電源を供給する。
【００１６】次に、被測定ＬＳＩ３０のテストにおける
各部の動作について説明する。
各部の動作について説明する。
【００１７】テスタユーザはホストコンピュータ１０に
よってテスト制御プログラムを作成し、それをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等に格納する。被測定ＬＳＩ３０のテス
トを行う場合、ホストコンピュータ１０の操作端末装置
からテストプログラムを起動する。当該テストプログラ
ムの起動により、上記磁気ディスク等に格納されている
オブジェクトデータがホストインタフェース１２を介し
てバッファメモリ１７に展開される。しかる後に、上記
バッファメモリ１７内のオブジェクトデータがリードさ
れ、それがプロセッサ１３で実行されることによって、
テスト制御プログラムに記述された環境が形成される。
よってテスト制御プログラムを作成し、それをコンパイ
ルすることによってオブジェクトデータを生成し、それ
を磁気ディスク等に格納する。被測定ＬＳＩ３０のテス
トを行う場合、ホストコンピュータ１０の操作端末装置
からテストプログラムを起動する。当該テストプログラ
ムの起動により、上記磁気ディスク等に格納されている
オブジェクトデータがホストインタフェース１２を介し
てバッファメモリ１７に展開される。しかる後に、上記
バッファメモリ１７内のオブジェクトデータがリードさ
れ、それがプロセッサ１３で実行されることによって、
テスト制御プログラムに記述された環境が形成される。
【００１８】図３には、バッファメモリ１７に展開され
たオブジェクトデータの一例が示される。
たオブジェクトデータの一例が示される。
【００１９】図３に示されるように、バッファメモリ１
７に展開されたオブジェクトデータ１８には、特に制限
されないが、デバイス電源電圧設定についての制御デー
タ、デバイス電源電流設定についての制御データ、ユー
ザウェイト１についての制御データ、演算１についての
制御データ、演算２についての制御データ、デバイス電
源印加開始についての制御データ、汎用レジスタ間デー
タ転送１についての制御データ、汎用レジスタ間データ
転送２についての制御データ、デバイス電源テスト実行
についての制御データ、終了処理についての制御データ
などが含まれる。
７に展開されたオブジェクトデータ１８には、特に制限
されないが、デバイス電源電圧設定についての制御デー
タ、デバイス電源電流設定についての制御データ、ユー
ザウェイト１についての制御データ、演算１についての
制御データ、演算２についての制御データ、デバイス電
源印加開始についての制御データ、汎用レジスタ間デー
タ転送１についての制御データ、汎用レジスタ間データ
転送２についての制御データ、デバイス電源テスト実行
についての制御データ、終了処理についての制御データ
などが含まれる。
【００２０】プロセッサ１３はこのオブジェクトコード
を１ワードづつインタプリートする。先ずコードＮｏ．
１のデバイス電源電圧設定に関するデータ、及びコード
Ｎｏ．２のデバイス電源電流設定に関する制御データが
プロセッサ１３によってインタプリートされ、デバイス
電源コントローラ２３が制御されることによって、被測
定ＬＳＩ３０に供給される電圧値及び電流値がデバイス
電源２８にセットされる。次に、ユーザウェイト用コー
ドによりタイマ１５に起動がかかる。しかし、セットさ
れても未だ被測定ＬＳＩ３０には電源は印加されない。
このタイマ１５によるウェイトの目的は、デバイス電源
のレベル安定化であるため、このウェイト中に、コード
Ｎｏ．３の演算１及びコードＮｏ．４の演算２を実行し
ても、実際には何ら不都合を生じない。つまり、デバイ
ス電源安定化のため電源印加は不可能であるが、このウ
ェイト期間を積極的に利用して、先行可能な処理を開始
しても実質的な問題はなく、逆にそのようにすること
で、テスト時間の短縮が可能とされる。プロセッサ１３
によってその演算を開始する。次に、コードＮｏ．５の
デバイス電源印加開始についての制御データがインタリ
プートされるが、これはデバイス電源に対する印加開始
要求であるから、これを実行するには、その前に上記コ
ードＮｏ．１，２の設定レベルが確定している必要があ
る。すなわち、ウェイト中にコードＮｏ．５のデバイス
電源印加開始を実行することはできないことになる。よ
ってここで初めてタイマ終了割込みがチェックされ、終
了していれば即印加開始処理に着手されるが、未だ終了
されていないならタイマからの終了割込みを待って印加
開始処理に着手される。コードＮｏ．６の汎用レジスタ
間データ転送は、コードＮｏ．５の電源印加完了後に行
われる。
を１ワードづつインタプリートする。先ずコードＮｏ．
１のデバイス電源電圧設定に関するデータ、及びコード
Ｎｏ．２のデバイス電源電流設定に関する制御データが
プロセッサ１３によってインタプリートされ、デバイス
電源コントローラ２３が制御されることによって、被測
定ＬＳＩ３０に供給される電圧値及び電流値がデバイス
電源２８にセットされる。次に、ユーザウェイト用コー
ドによりタイマ１５に起動がかかる。しかし、セットさ
れても未だ被測定ＬＳＩ３０には電源は印加されない。
このタイマ１５によるウェイトの目的は、デバイス電源
のレベル安定化であるため、このウェイト中に、コード
Ｎｏ．３の演算１及びコードＮｏ．４の演算２を実行し
ても、実際には何ら不都合を生じない。つまり、デバイ
ス電源安定化のため電源印加は不可能であるが、このウ
ェイト期間を積極的に利用して、先行可能な処理を開始
しても実質的な問題はなく、逆にそのようにすること
で、テスト時間の短縮が可能とされる。プロセッサ１３
によってその演算を開始する。次に、コードＮｏ．５の
デバイス電源印加開始についての制御データがインタリ
プートされるが、これはデバイス電源に対する印加開始
要求であるから、これを実行するには、その前に上記コ
ードＮｏ．１，２の設定レベルが確定している必要があ
る。すなわち、ウェイト中にコードＮｏ．５のデバイス
電源印加開始を実行することはできないことになる。よ
ってここで初めてタイマ終了割込みがチェックされ、終
了していれば即印加開始処理に着手されるが、未だ終了
されていないならタイマからの終了割込みを待って印加
開始処理に着手される。コードＮｏ．６の汎用レジスタ
間データ転送は、コードＮｏ．５の電源印加完了後に行
われる。
【００２１】以上の処理を、図４及び図５のフローチャ
ートに従って説明する。
ートに従って説明する。
【００２２】図４に示されるように従来装置では、タイ
マ１５にウェイトタイムをセットし（ステップ７１）、
タイマ１５を起動した後に（ステップ７２）、タイマ完
了割込みがあるか否かの判別が行われ（ステップ７
３）、この判別においてタイマ完了の割込みがあった場
合にのみ次のオブジェクトコードがリードされ（ステッ
プ７４）それについての処理が行われ（ステップ７
５）、ウェイトが必要とされるか否かについての判別が
行われる。これに対して、図５に示されるように本実施
例では、タイマ１５にウェイトタイムがセットされ（ス
テップ８１）、タイマ１５が起動された後に（ステップ
８２）、次のオブジェクトコードがリードされ（ステッ
プ８３）、そのオブジェクトがタイマ完了を待たずに実
行可能であるか否かの判別が行われる（ステップ８
４）。この判別において、そのオブジェクトがタイマ完
了を待たずに実行可能であると判断された場合には、当
該オブジェクトについての処理が行われる（ステップ８
６）。また、上記ステップ８４の判別において実行不可
と判断された場合には、タイマ完了割込みがあるか否か
の判別が行われ（ステップ８５）、この判別において、
タイマ完了の割込みがあったと判断された場合に処理が
開始され、しかる後にウェイトが必要か否かの判別が行
われる（ステップ８７）。上記のように、オブジェクト
コードに従ってウェイトタイマを起動するための手段
や、このウェイト期間中に次のオブジェクトコードにつ
いての処理の実行可否を判別するための手段は、プロセ
ッサ１３によって機能的に形成される。
マ１５にウェイトタイムをセットし（ステップ７１）、
タイマ１５を起動した後に（ステップ７２）、タイマ完
了割込みがあるか否かの判別が行われ（ステップ７
３）、この判別においてタイマ完了の割込みがあった場
合にのみ次のオブジェクトコードがリードされ（ステッ
プ７４）それについての処理が行われ（ステップ７
５）、ウェイトが必要とされるか否かについての判別が
行われる。これに対して、図５に示されるように本実施
例では、タイマ１５にウェイトタイムがセットされ（ス
テップ８１）、タイマ１５が起動された後に（ステップ
８２）、次のオブジェクトコードがリードされ（ステッ
プ８３）、そのオブジェクトがタイマ完了を待たずに実
行可能であるか否かの判別が行われる（ステップ８
４）。この判別において、そのオブジェクトがタイマ完
了を待たずに実行可能であると判断された場合には、当
該オブジェクトについての処理が行われる（ステップ８
６）。また、上記ステップ８４の判別において実行不可
と判断された場合には、タイマ完了割込みがあるか否か
の判別が行われ（ステップ８５）、この判別において、
タイマ完了の割込みがあったと判断された場合に処理が
開始され、しかる後にウェイトが必要か否かの判別が行
われる（ステップ８７）。上記のように、オブジェクト
コードに従ってウェイトタイマを起動するための手段
や、このウェイト期間中に次のオブジェクトコードにつ
いての処理の実行可否を判別するための手段は、プロセ
ッサ１３によって機能的に形成される。
【００２３】例えば図２に示されるように、従来方式で
は、ウェイト１，２の期間中、コードＮｏ．３，７の処
理を行うことができず、それぞれ無駄時間Ｔ１，Ｔ２を
生じていたが、本実施例では、先行して処理を開始して
も特に支障の無いオブジェクトコード例えば、Ｎｏ．
３，４．７について積極的に処理を開始することによっ
てウェイト中の無駄時間が短縮される。すなわち、ウェ
イト１の期間中にコードＮｏ．３，４の処理が行われ、
ウェイト２の期間中にＮｏ．７の処理が行われる。尚、
コードＮｏ．の処理はデバイス電源テスト実行であ
り、それについては、先行して処理を開始することがで
きないので、当該処理前に所定のウェイトが挿入され
る。この結果、無駄時間はＴ３で示されるようになり、
従来方式の場合の無駄時間（Ｔ１＋Ｔ２）に比して大幅
に短縮される。
は、ウェイト１，２の期間中、コードＮｏ．３，７の処
理を行うことができず、それぞれ無駄時間Ｔ１，Ｔ２を
生じていたが、本実施例では、先行して処理を開始して
も特に支障の無いオブジェクトコード例えば、Ｎｏ．
３，４．７について積極的に処理を開始することによっ
てウェイト中の無駄時間が短縮される。すなわち、ウェ
イト１の期間中にコードＮｏ．３，４の処理が行われ、
ウェイト２の期間中にＮｏ．７の処理が行われる。尚、
コードＮｏ．の処理はデバイス電源テスト実行であ
り、それについては、先行して処理を開始することがで
きないので、当該処理前に所定のウェイトが挿入され
る。この結果、無駄時間はＴ３で示されるようになり、
従来方式の場合の無駄時間（Ｔ１＋Ｔ２）に比して大幅
に短縮される。
【００２４】上記実施例によれば以下の作用効果が得ら
れる。
れる。
【００２５】従来装置においてはデバイス電源制御のよ
うにウェイトを多く必要とするオブジェクトデータを処
理する場合、当該処理が完了する迄の間、次のオブジェ
クトの処理に進むことができない関係で、無駄時間を生
ずるのに対して、本実施例では、テストシーケンス中の
ウェイト時間内に、次に処理することが予定されている
処理を先行することによって、上記ウェイトに起因する
無駄時間を排除することができ、それにより、テストに
要する時間が短縮される。
うにウェイトを多く必要とするオブジェクトデータを処
理する場合、当該処理が完了する迄の間、次のオブジェ
クトの処理に進むことができない関係で、無駄時間を生
ずるのに対して、本実施例では、テストシーケンス中の
ウェイト時間内に、次に処理することが予定されている
処理を先行することによって、上記ウェイトに起因する
無駄時間を排除することができ、それにより、テストに
要する時間が短縮される。
【００２６】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２７】例えば、図３に示されるオブジェクトデー
タの内容などは、被測定ＬＳＩの種類等に応じて適宜に
変更可能である。
タの内容などは、被測定ＬＳＩの種類等に応じて適宜に
変更可能である。
【００２８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭのテストに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体メモリ、さらにはデータ処理装置など、各種半導体集
積回路に適用することができる。
なされた発明をその背景となった利用分野であるスタテ
ィックＲＡＭのテストに適用した場合について説明した
が、本発明はそれに限定されるものではなく、各種半導
体メモリ、さらにはデータ処理装置など、各種半導体集
積回路に適用することができる。
【００２９】本発明は、少なくともテスト制御プログラ
ムに従ってＬＳＩのテストを行うことを条件に適用する
ことができる。
ムに従ってＬＳＩのテストを行うことを条件に適用する
ことができる。
【００３０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３１】すなわち、ウェイト期間中に次のオブジェ
クトコードについての処理の実行可否を判別し、この判
別結果に基づいて当該オブジェクトコードについての処
理を開始することによって上記ウェイトに起因する無駄
時間を排除することができ、、それによりＬＳＩテスト
の時間短縮が可能とされる。
クトコードについての処理の実行可否を判別し、この判
別結果に基づいて当該オブジェクトコードについての処
理を開始することによって上記ウェイトに起因する無駄
時間を排除することができ、、それによりＬＳＩテスト
の時間短縮が可能とされる。
【図１】本発明の一実施例であるＬＳＩテスト装置の構
成ブロック図である。
成ブロック図である。
【図２】上記実施例装置における無駄時間短縮の説明図
である。
である。
【図３】上記実施例装置に設定されるテスト制御プログ
ラムの内容説明図である。
ラムの内容説明図である。
【図４】従来装置における主要動作のフローチャートで
ある。
ある。
【図５】上記実施例装置における主要動作のフローチャ
ートである。
ートである。
１０ ホストコンピュータ １１ ＬＳＩテスト装置本体 １２ ホストインタフェース １３ プロセッサ １４ ワークレジスタ １５ タイマ １６ システムバス １７ バッファメモリ １８ オブジェクトデータ １９ テスト結果 ２０ テストパターン ２１ テストコントローラ ２２ タイミングジェネレータ ２３ デバイス電源コントローラ ２４ テストパターンメモリ ２５ フェイルメモリ ２６ ピンコントローラ ２７ ピンエレクトロニクス ２８ デバイス電源 ２９ パフォーマンスボード ３０ 被測定ＬＳＩ
Claims (3)
- 【請求項１】 予め定められたテスト制御プログラムの
オブジェクトコードに従ってＬＳＩのテストを行うＬＳ
Ｉテスト方法において、オブジェクトコードに従ってウ
ェイトタイマを起動するステップと、このウェイトタイ
マ起動によるウェイト期間中に次のオブジェクトコード
についての処理の実行可否を判別するステップと、この
判別結果に基づいて上記ウェイト期間中に当該オブジェ
クトコードについての処理を開始するステップとを含む
ことを特徴とするＬＳＩテスト方法。 - 【請求項２】 上記ＬＳＩのテストは、被測定メモリに
書込まれたテストパターンの当該被測定メモリからの読
出しデータと、それの期待値との比較結果をフェイルメ
モリに書込む処理を含む請求項１記載のＬＳＩテスト方
法。 - 【請求項３】 予め定められたテスト制御プログラムの
オブジェクトコードに従ってＬＳＩのテストを行うテス
ト装置において、オブジェクトコードに従ってウェイト
タイマを起動する第１手段と、このウェイト期間中に次
のオブジェクトコードについての処理の実行可否を判別
する第２手段と、この判別結果に基づいて上記ウェイト
期間中に当該オブジェクトコードについての処理を開始
する第３手段とを含むことを特徴とするテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143254A JPH0712897A (ja) | 1993-06-15 | 1993-06-15 | Ｌｓｉテスト方法、及びテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143254A JPH0712897A (ja) | 1993-06-15 | 1993-06-15 | Ｌｓｉテスト方法、及びテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0712897A true JPH0712897A (ja) | 1995-01-17 |
Family
ID=15334476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143254A Pending JPH0712897A (ja) | 1993-06-15 | 1993-06-15 | Ｌｓｉテスト方法、及びテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0712897A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8684151B2 (en) | 2011-03-09 | 2014-04-01 | Sinfonia Technology Co., Ltd. | Raw material loading apparatus and pipe unit for raw material loading apparatus |
| US8881885B2 (en) | 2010-08-09 | 2014-11-11 | Sinfonia Technology Co., Ltd. | Raw material loading apparatus |
-
1993
- 1993-06-15 JP JP5143254A patent/JPH0712897A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8881885B2 (en) | 2010-08-09 | 2014-11-11 | Sinfonia Technology Co., Ltd. | Raw material loading apparatus |
| US8684151B2 (en) | 2011-03-09 | 2014-04-01 | Sinfonia Technology Co., Ltd. | Raw material loading apparatus and pipe unit for raw material loading apparatus |
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