KR20030060745A - 반도체 기억장치의 시험장치 및 시험방법 - Google Patents

Abstract

포즈 능력 등의 성능이 다른 복수개의 메모리 디바이스를 동시에 시험할 수 있는 시험장치 및 시험방법을 제공한다. DRAM 등의 DUT를 접속하는 접속부 22A와, 테스트패턴 발생장치(1)로부터 출력되는 테스트 패턴에 대응하여 상기 접속부에 기록 신호를 제공하는 드라이버회로 21A와, DUT의 포즈시간 및 판독 시간을 설정하는 타이머 24A와, 상기 접속부에 접속되고, DUT로부터의 판독 신호의 레벨에 근거하여 DUT의 양호·불량을 판정하여, 판정결과를 결과처리회로(3)에 전달하는 판정회로 23A와, 상기 테스트 패턴에 대응하여 상기 테스트회로 및 판정회로의 동작을 제어하는 카운터 25A를 갖는 테스트회로 2A를 복수개 구비하고, 상기 각 테스트회로의 접속부에 접속된 복수개의 DUT를 동시에 테스트하도록 한다.

Description

반도체 기억장치의 시험장치 및 시험방법{APPARATUS AND METHOD FOR TESTING SEMICONDUCTOR STORAGE DEVICE}

본 발명은, 반도체 기억장치의 시험장치 및 시험방법, 특히 재기록 또는 리플레쉬가 필요한 반도체 기억장치로서, 성능이 다른 것을 복수개 동시에 시험하도록 한 시험장치 및 시험방법에 관한 것이다.

일반적으로, 반도체 기억장치(이하, 메모리 디바이스라 한다)의 시험은, 생산성을 고려하여 복수개의 메모리 디바이스를 시험장치에 접속하고, 동시측정에 의해 실시되는 경우가 많다. 이 경우, 시험장치는 복수개의 메모리 디바이스에 동일한 전기신호를 인가하여 측정을 실시한다. 이 방법은, 다수의 메모리 디바이스를 일괄해서 처리하는 것이 가능하여, 시험장치를 제어하는 하드웨어/소프트웨어의 자원을 절약한다고 하는 면에서도 장점이 크다.

그러나, 각 메모리 디바이스의 성능이 각각 다른 경우에 있어서, 각 메모리 디바이스의 능력을 판정하고자 하는 경우에는, 복수개의 메모리 디바이스를 일괄해서 측정하는 것은 곤란하였다. 이것은, 성능이 다른 복수개의 메모리 디바이스 각각에 맞춘 측정을 1개씩 실시할 필요가 있기 때문이다.

이와 같이, 종래의 시험장치에서는 성능이 다른 메모리 디바이스에 대해서는 1개씩 측정을 실시할 필요가 있었지만, 1개씩의 측정에서는 측정시간이 대단히 길어져, 처리능력의 저하에 의한 테스트 비용의 상승에 이어진다고 하는 문제점이 있었다. 이러한 문제점은 시험대상이 되는 메모리 디바이스의 수와 동수의 테스트신호 입출력회로와 결과판정회로를 준비하여 복수개의 메모리 디바이스의 능력을 동시에 측정하여 판정하도록 하면 해결할 수 있지만, 반면에, 장치 구성의 복잡화에 의한 비용의 상승이나 신호제어가 곤란하게 되는 등의 문제점이 발생한다.

본 발명은, 상기한 것과 같은 문제점에 대처하기 위해 이루어진 것으로, 성능, 특히 포즈 능력이 다른 복수개의 메모리 디바이스를 동시에 시험할 수 있는 시험장치 및 시험방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명의 실시예 1의 구성을 나타낸 블록도이다.

도 2는 실시예 1에 있어서 포즈 능력이 다른 복수의 DUT의 포즈 테스트를 동시에 실시하는 순서를 나타낸 설명도이다.

* 도면의 주요부분에 대한 부호의 설명 *

1: 테스트 패턴 발생장치

2A, 2B, … 2N: 테스트회로

21A, 21B, … 21N: 드라이버회로

22A, 22B, … 22N: 접속부

23A, 23B, … 23N: 판정회로

24A, 24B, … 24N: 타이머

25A, 25B, … 25N: 카운터

3: 결과처리회로

DUT1, DUT2, … DUTn: 피시험 메모리 디바이스

본 발명에 관한 반도체장치의 시험장치는, 재기록 또는 리플레쉬가 필요한 피시험 반도체 기억장치를 접속하는 접속부와, 테스트 패턴 발생장치로부터 출력되는 테스트 패턴에 대응하여 상기 접속부에 기록 신호를 제공하는 드라이버회로와, 상기 피시험 반도체 기억장치의 포즈(pause)시간 및 판독 시간을 설정하는 타이머와, 상기 접속부에 접속되고, 상기 피시험 반도체 기억장치로부터의 판독 신호의 레벨에 근거하여 상기 피시험 반도체 기억장치의 양호·불량을 판정하여, 판정결과를 결과처리회로에 전달하는 판정회로와, 상기 테스트 패턴에 대응하여 상기 드라이버회로 및 판정회로의 동작을 제어하는 카운터를 갖는 테스트회로를 복수개 구비하고, 상기 각 테스트회로의 접속부에 접속된 복수개의 피시험 반도체 기억장치를 동시에 테스트하도록 한 것이다.

본 발명에 관한 반도체장치의 시험장치는, 또한, 상기 판정회로가, 상기 판독신호를 소정의 레벨과 비교하는 비교기에 의해 구성되는 것이다.

본 발명에 관한 반도체장치의 시험방법은, 전술한 어느 하나의 시험장치에 의해, 포즈 능력이 다른 복수개의 피시험 반도체 기억장치를 동시에 테스트하도록 한 것이다.

본 발명에 관한 반도체장치의 시험방법은, 또한, 복수개의 피시험 반도체 기억장치에 각각 전면 기록을 행한 후, 각 테스트회로의 타이머를 동작시켜 포즈를 실시하고, 포즈 완료후, 각 테스트회로마다 전면 판독을 행하도록 한 것이다.

본 발명에 관한 반도체장치의 시험방법은, 또한, 포즈시간 중에는, 각 테스트회로의 카운터에 의해서 각 테스트회로의 드라이버회로로부터 피시험 반도체 기억장치로의 입력과 판정회로의 출력을 차단하도록 한 것이다.

본 발명에 관한 반도체장치의 시험방법은, 또한, 각 테스트회로의 포즈시간이, 각 테스트회로의 접속부에 각각 접속된 피시험 반도체 기억장치의 유지특성에 대응하여 설정되는 것이다.

본 발명에 관한 반도체장치의 시험방법은, 또한, 소정의 테스트회로의 판독이 완료하였을 때, 다른 테스트회로의 판독이 완료하지 않고 있는 경우에는, 판독이 완료한 테스트회로의 카운터에 의해, 그것의 드라이버회로로부터 피시험 반도체 기억장치로의 입력과 판정회로의 출력을 차단하여 대기하도록 한 것이다.

(실시예)

실시예 1:

이하, 본 발명의 실시예 1을 도면에 근거하여 설명한다. 도 1은, 실시예 1의 구성을 나타낸 블록도로서, 메모리 디바이스의 시험에 있어서, 신호의 유지특성을 시험하는 포즈(Pause) 테스트용의 구성을 나타낸 것이다.

포즈 테스트는, 기록 또는 리플레쉬가 필요한 메모리 디바이스, 예를 들면 DRAM을 대상으로 한 것으로, 전면 기록을 하고 소정의 신호레벨로 하여, 소정시간 방치(포즈)한 후, 전면 판독을 행하고, 기록 신호레벨에 대한 판독 신호레벨의 비가 소정값 이상, 예를 들면 80% 이상인지 어떤지를 체크하여 양호·불량 판정을 행하는 것이다. 상기한 기록 신호레벨을 유지하는 포즈시간(포즈 능력)은 개개의 메모리 디바이스에 따라 다르기 때문에, 개개의 메모리 디바이스에 대해 주지의 바이너리 서치(2분법에 의한 검색)로 불리는 검지방법으로 수회의 서치를 반복하는 것에 의해 검지된다.

이와 같이 하여, 서로 다른 포즈시간이 검지된 복수개의 메모리 디바이스를 동시에 테스트하는 실시예 1의 구성을 도 1에 근거하여 설명한다.

도 1에 있어서, 1은 시험용의 테스트 패턴을 발생하는 테스트 패턴 발생장치이다. 테스트 패턴의 내용에 관해서는 후술한다.

2A, 2B, … 2N은 상기 테스트패턴 발생장치(1)로부터의 테스트패턴을 받아 포즈 능력이 다른 복수개의 피시험 메모리 디바이스(이하, DUT라 한다)를 각각테스트하기 위해 DUT의 수와 동수로 설정되는 테스트회로로서, 이하에서 설명하는 각 장치에 의해 구성되어 있다. 이때, 이하의 설명에서는 테스트회로 2A에 관해서만서술하지만, 다른 각 테스트회로 2B, … 2N도 각각 동일하게 구성되어 있는 것이다.

즉, 21A는 테스트패턴 발생장치(1)의 테스트 패턴에 대응한 테스트신호를 발생하여 후술하는 DUT1에 기록하는 드라이버회로, 22A는 테스트회로 2A에서 테스트되는 DUT의 하나인 DUT1을 접속하는 접속부로서, 상기한 드라이버회로 21A에 접속되어 드라이버회로 21A로부터의 기록 신호를 DUT1에 제공하는 동시에, 판독시에는 DUT1으로부터의 판독 신호를 후술하는 판정회로에 제공하는 것이다. 23A는 접속부 22A를 거쳐 DUT1으로부터 판독된 신호의 레벨을 체크하여 DUT1의 양호·불량의 판정을 행하는 판정회로로서, 판독신호를 소정의 기준값(도시하지 않음)과 비교하여, 기준값 이상인 경우에 양품으로 판정하는 비교기에 의해 구성되어 있다.

24A는 DUT의 포즈시간 및 판독 시간을 설정하는 타이머, 25A는 타이머와 협동하여 드라이버회로 21A 및 판정회로 23A의 동작을 제어하는 카운터로, 예를 들면 DUT1에의 기록시에는 드라이버회로 21A에 H 신호를 제공하여 드라이버회로를 동작시키는 동시에, 판정회로 23A에 L 신호를 제공하여 판정회로의 동작을 정지시키고, 포즈시에는, 드라이버회로 21A, 판정회로 23A에 함께 L 신호를 제공하여 각각의 동작을 정지시킴으로써, DUT1에의 입출력을 차단하고, 판독시에는 판정회로 23A에 H 신호를 제공하여 동작시키는 동시에, 드라이버회로 21A에 L 신호를 제공하여 테스트회로를 정지시키도록 구성되어 있다. 3은 각 테스트회로의 판정회로로부터 판정결과를 수집하여 테스트결과를 집계처리하는 결과처리회로이다.

다음에, 포즈 능력이 다른 2개의 DUT인 DUT1와 DUT2를 대상으로 하여 동시에포즈 테스트 행하는 경우의 순서를 도 2에 근거하여 설명한다.

도 2에 있어서, (2)는 테스트 패턴의 설정내용을 나타낸 것으로, t0가 스타트, t5가 엔드이다. 또한, (1) 및 (3)은 각각 상기 테스트패턴에 대응한 DUT1 및 DUT2의 테스트공정을 나타낸 것이다. 이 경우, DUT1 및 DUT2의 포즈시간은, 각각 바이너리 서치를 수회 행한 상태에서 인정되고 있는 포즈시간으로 하고 있다.

우선, 테스트 패턴에 대응하여 시점 t0에서 t1까지 DUT1 및 DUT2에 전면 기록을 실시한다. 시점 t1에서 전면 기록을 완료하고, 동시에 DUT1 및 DUT2의 각각의 포즈시간을 설정한 타이머 24A, 24B가 동작하여, DUT1 및 DUT2는 각각 포즈를 스타트한다.

포즈시간 중에는 DUT1 및 DUT2의 카운터 25A 및 25B가 동작하여 DUT1의 드라이버회로 21A와 판정회로 23A 및 DUT2의 드라이버회로 21B와 판정회로 23B에 각각 소정의 신호를 주는 것에 의해, DUT1 및 DUT2에 대한 입력 및 출력신호가 차단되게 된다.

또한, 테스트 패턴의 포즈시간은 복수의 DUT의 포즈시간 중에서, 가장 짧은 것 에 대응하여 설정되어 있기 때문에, 각 DUT의 타이머는, 테스트 패턴의 포즈 완료시점과 같은 시점 또는 그 이후에 포즈의 완료를 지시하는 것으로 되지만, DUT1의 포즈시간은 도 2에 나타낸 바와 같이, 테스트 패턴의 포즈시간과 동일하기 때문에, DUT1는 시점 t2에서 포즈를 완료하고, 테스트패턴에 대응하여 시점 t3까지 전면판독으로 이행한다. 이때, DUT2는 타이머 24B에 의해 포즈시간이 계속되고 있고, 카운터 25B에 의해 드라이버회로 21B 및 판정회로 23B가 입출력 신호를 차단하고있기 때문에, 도시한 것과 같이, 포즈가 속행된다.

DUT1의 전면판독은 시점 t3에서 완료하기 때문에, 그후, DUT2의 테스트가 완료하는 시점 t5까지 타이머 24A에 의해 포즈시간이 설정되고, 카운터 25A로부터 드라이버회로 21A, 판정회로 23A에 소정의 신호가 주어져 DUT1에 대한 입출력 신호가 다시 차단된다.

시점 t4에서 DUT2의 포즈가 완료하고, 그 시점에서의 테스트패턴의 전면 판독 지령에 대응하여 시점 t5까지 전면판독이 행해진다. DUT2의 판독 스타트는, 카운터 25B의 제어에 의해 선두 어드레스에서 스타트하여도 되고, 타이머 24B의 제어에 의해 도중의 어드레스에서 스타트하여도 된다.

판독된 신호는 판정회로 23B에서 소정의 기준값과 비교되어, 기준값 이상인지 이하인지를 판정하는 것에 의해, DUT2의 양호·불량을 판정하여 결과처리회로(3)로 보내진다. DUT1에 관해서는 전면판독이 행해지는 시점 t2에서 t3의 사이에서 판정회로 23A에 의해 상기한 것과 동일한 판정이 행해지고, 판정결과가 결과처리회로(3)로 보내진다. 즉, DUT1 및 DUT2의 양쪽의 판독이 완료한 시점에서, DUT1에 관해서는 시점 t1에서 t2의 포즈시간에 있어서의 양호·불량(Pass/Fail) 판정이 행해지고, DUT2에 관해서는 시점 t1에서 t4의 포즈시간에 있어서 양호·불량(Pass/Fail) 판정이 행해져, 동시에 테스트가 완료된다.

본 발명에 관한 반도체 기억장치의 시험장치 및 시험방법은, 이상과 같이 구성되어 있기 때문에, 포즈 능력이 다른 복수의 DUT의 테스트를 동시에 실시하여, 각 DUT마다의 판정결과를 개별적으로 구할 수 있다.

또한, 측정하는 DUT의 수보다도 적은 패턴발생장치 및 결과처리회로에 의해 복수의 DUT의 동시시험을 실시할 수 있다.

Claims (3)

1. 재기록 또는 리플레쉬가 필요한 피시험 반도체 기억장치를 접속하는 접속부와, 테스트 패턴 발생장치로부터 출력되는 테스트 패턴에 대응하여 상기 접속부에 기록 신호를 제공하는 드라이버회로와, 상기 피시험 반도체 기억장치의 포즈시간 및 판독 시간을 설정하는 타이머와, 상기 접속부에 접속되고, 상기 피시험 반도체 기억장치로부터의 판독 신호의 레벨에 근거하여 상기 피시험 반도체 기억장치의 양호·불량을 판정하여, 판정결과를 결과처리회로에 전달하는 판정회로와, 상기 테스트 패턴에 대응하여 상기 드라이버회로 및 판정회로의 동작을 제어하는 카운터를 갖는 테스트회로를 복수개 구비하고, 상기 각 테스트회로의 접속부에 접속된 복수개의 피시험 반도체 기억장치를 동시에 테스트하도록 한 것을 특징으로 하는 반도체 기억장치의 시험장치.
2. 청구항 1 기재의 시험장치에 의해, 포즈 능력이 다른 복수개의 피시험 반도체 기억장치를 동시에 테스트하도록 하는 것을 특징으로 하는 반도체 기억장치의 시험방법.
3. 제 2항에 있어서,

   복수개의 피시험 반도체 기억장치에 각각 전면 기록을 행한 후, 각 테스트회로의 타이머를 동작시켜 포즈를 실시하고, 포즈 완료후, 각 테스트회로마다 전면 판독을 행하도록 한 것을 특징으로 하는 반도체 기억장치의 시험방법.