JPH07319723A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
- Publication number
- JPH07319723A JPH07319723A JP6108847A JP10884794A JPH07319723A JP H07319723 A JPH07319723 A JP H07319723A JP 6108847 A JP6108847 A JP 6108847A JP 10884794 A JP10884794 A JP 10884794A JP H07319723 A JPH07319723 A JP H07319723A
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- Japan
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- rom
- debug
- board
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- Pending
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】デバッグ用ＲＯＭソケットを搭載するデバッグ
基板をシステムバスを通して中央処理装置基板と入出力
装置基板との間に介在接続することにより、マイクロコ
ンピュータシステムの開発効率を向上させる。 【構成】ＣＰＵ基板１と、Ｉ／Ｏ基板２と、両基板１，
２間に設けたデバッグ基板３と、デバッグ基板３に搭載
されたデバッグ用ＲＯＭソケット３１と、ＣＰＵ基板１
とＩ／Ｏ基板２との間を接続するシステムバスとを備
え、ＣＰＵ基板１はＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２
とを備え、Ｉ／Ｏ基板２は周辺装置２１を備える。シス
テムバスを構成する制御バス５はデバッグ基板３を経由
してＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２とを接続し、ア
ドレス／データバス４はＣＰＵ１１とＢＩＯＳ・ＲＯＭ
１２とデバッグ用ＲＯＭソケット３１と周辺装置２１と
を接続している。デバッグ基板３はテストピン３２を有
する。
基板をシステムバスを通して中央処理装置基板と入出力
装置基板との間に介在接続することにより、マイクロコ
ンピュータシステムの開発効率を向上させる。 【構成】ＣＰＵ基板１と、Ｉ／Ｏ基板２と、両基板１，
２間に設けたデバッグ基板３と、デバッグ基板３に搭載
されたデバッグ用ＲＯＭソケット３１と、ＣＰＵ基板１
とＩ／Ｏ基板２との間を接続するシステムバスとを備
え、ＣＰＵ基板１はＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２
とを備え、Ｉ／Ｏ基板２は周辺装置２１を備える。シス
テムバスを構成する制御バス５はデバッグ基板３を経由
してＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２とを接続し、ア
ドレス／データバス４はＣＰＵ１１とＢＩＯＳ・ＲＯＭ
１２とデバッグ用ＲＯＭソケット３１と周辺装置２１と
を接続している。デバッグ基板３はテストピン３２を有
する。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータシ
ステムに関し、特にデバッグを考慮したバス構成のマイ
クロコンピュータシステムに関する。
ステムに関し、特にデバッグを考慮したバス構成のマイ
クロコンピュータシステムに関する。
【０００２】
【従来の技術】従来のマイクロコンピュータシステムで
は、その開発に当たり、まず実装効率の低いデバッグ専
用のブレッドボードを作成し、このブレッドボードから
多数のピンを通して取り出したエミュレーションに必要
な全信号線をデバッグ用のエミュレータに接続してい
た。
は、その開発に当たり、まず実装効率の低いデバッグ専
用のブレッドボードを作成し、このブレッドボードから
多数のピンを通して取り出したエミュレーションに必要
な全信号線をデバッグ用のエミュレータに接続してい
た。
【０００３】
【発明が解決しようとする課題】この従来のマイクロコ
ンピュータシステム、特に携帯型端末装置等の高密度実
装を必要とするマイクロコンピュータシステムでは、そ
の開発に当たり実装効率の低いデバッグ専用のブレッド
ボードを作成しなければならないという第１の問題点が
あった。
ンピュータシステム、特に携帯型端末装置等の高密度実
装を必要とするマイクロコンピュータシステムでは、そ
の開発に当たり実装効率の低いデバッグ専用のブレッド
ボードを作成しなければならないという第１の問題点が
あった。
【０００４】また、フィールドに出荷した後の製品個別
の不良調査解析が困難であるという第２の問題点があっ
た。
の不良調査解析が困難であるという第２の問題点があっ
た。
【０００５】この問題点を改善する従来の技術の一例と
して挙げられる例えば特開平２−１７６９４２号公報に
所載の「エミュレータ接続方式」では、基板上にはんだ
付けされたフラットパッケージタイプのＣＰＵとＩＣソ
ケットに装着されたＲＯＭを備えるターゲットコンピュ
ータにエミュレータを接続する際に、ターゲットコンピ
ュータのＩＣソケットからＲＯＭを取り外す一方、この
ＲＯＭと同一の代用ＲＯＭをエミュレータ側の中継用基
板に設け、ターゲットコンピュータのＩＣソケットを上
記代用ＲＯＭおよび中継用基板と信号線で接続してい
る。
して挙げられる例えば特開平２−１７６９４２号公報に
所載の「エミュレータ接続方式」では、基板上にはんだ
付けされたフラットパッケージタイプのＣＰＵとＩＣソ
ケットに装着されたＲＯＭを備えるターゲットコンピュ
ータにエミュレータを接続する際に、ターゲットコンピ
ュータのＩＣソケットからＲＯＭを取り外す一方、この
ＲＯＭと同一の代用ＲＯＭをエミュレータ側の中継用基
板に設け、ターゲットコンピュータのＩＣソケットを上
記代用ＲＯＭおよび中継用基板と信号線で接続してい
る。
【０００６】しかしながら、このエミュレータ接続方式
は出荷前のコンピュータの動作テストまたはプログラム
デバッグを行うものであり、上記第２の問題点は依然と
して解決されていない。
は出荷前のコンピュータの動作テストまたはプログラム
デバッグを行うものであり、上記第２の問題点は依然と
して解決されていない。
【０００７】本発明の目的は、デバッグ用ＲＯＭソケッ
トを搭載するデバッグ基板をシステムバスを通して中央
処理装置基板と入出力装置基板との間に介在接続するこ
とにより、上記問題点を解決し、開発効率を向上させた
マイクロコンピュータシステムを提供することにある。
トを搭載するデバッグ基板をシステムバスを通して中央
処理装置基板と入出力装置基板との間に介在接続するこ
とにより、上記問題点を解決し、開発効率を向上させた
マイクロコンピュータシステムを提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、中央処
理装置基板と、入出力装置基板と、前記中央処理装置基
板と入出力基板との間に設けたデバッグ基板と、このデ
バッグ基板に搭載されたデバッグ用ＲＯＭソケットと、
前記中央処理装置基板と前記入出力装置基板との間を接
続するシステムバスとを備え、前記中央処理装置基板は
中央処理装置とＢＩＯＳ・ＲＯＭを備え、前記入出力装
置基板は周辺装置を備え、前記システムバスはアドレス
／データバスと制御バスとを備え、前記制御バスは前記
デバッグ基板を経由して前記中央処理装置と前記ＢＩＯ
Ｓ・ＲＯＭとを接続し、前記アドレス／データバスは前
記中央処理装置と前記ＢＩＯＳ・ＲＯＭと前記デバッグ
用ＲＯＭソケットと前記周辺装置とを接続した構成を有
することを特徴とするマイクロコンピュータシステムが
得られる。
理装置基板と、入出力装置基板と、前記中央処理装置基
板と入出力基板との間に設けたデバッグ基板と、このデ
バッグ基板に搭載されたデバッグ用ＲＯＭソケットと、
前記中央処理装置基板と前記入出力装置基板との間を接
続するシステムバスとを備え、前記中央処理装置基板は
中央処理装置とＢＩＯＳ・ＲＯＭを備え、前記入出力装
置基板は周辺装置を備え、前記システムバスはアドレス
／データバスと制御バスとを備え、前記制御バスは前記
デバッグ基板を経由して前記中央処理装置と前記ＢＩＯ
Ｓ・ＲＯＭとを接続し、前記アドレス／データバスは前
記中央処理装置と前記ＢＩＯＳ・ＲＯＭと前記デバッグ
用ＲＯＭソケットと前記周辺装置とを接続した構成を有
することを特徴とするマイクロコンピュータシステムが
得られる。
【０００９】また、前記デバッグ基板は前記システムバ
ス上の各種信号を出力するテストピンを有することを特
徴とするマイクロコンピュータシステムが得られる。
ス上の各種信号を出力するテストピンを有することを特
徴とするマイクロコンピュータシステムが得られる。
【００１０】さらに、前記ＢＩＯＳ・ＲＯＭが電気的に
書換え可能なＲＯＭであることを特徴とするマイクロコ
ンピュータシステムが得られる。
書換え可能なＲＯＭであることを特徴とするマイクロコ
ンピュータシステムが得られる。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明のマイクロコンピュータシス
テムの一実施例を示すシステムブロック図である。
テムの一実施例を示すシステムブロック図である。
【００１３】図１を参照すると、本実施例のマイクロコ
ンピュータシステムは、中央処理装置基板（ＣＰＵ基
板）１と、入出力装置基板（Ｉ／Ｏ基板）２と、ＣＰＵ
基板１とＩ／Ｏ基板２との間に設けたデバッグ基板３
と、このデバッグ基板３に搭載されたデバッグ用ＲＯＭ
ソケット３１と、ＣＰＵ基板１とＩ／Ｏ基板２との間を
接続するシステムバスとを備えている。
ンピュータシステムは、中央処理装置基板（ＣＰＵ基
板）１と、入出力装置基板（Ｉ／Ｏ基板）２と、ＣＰＵ
基板１とＩ／Ｏ基板２との間に設けたデバッグ基板３
と、このデバッグ基板３に搭載されたデバッグ用ＲＯＭ
ソケット３１と、ＣＰＵ基板１とＩ／Ｏ基板２との間を
接続するシステムバスとを備えている。
【００１４】そして、ＣＰＵ基板１は中央処理装置（Ｃ
ＰＵ）１１とベーシック・インプット・アウトプット・
システム・リード・オンリー・メモリ（ＢＩＯＳ・ＲＯ
Ｍ）１２とを備え、Ｉ／Ｏ基板２は周辺装置２１を備
え、システムバスはアドレス／データバス４と制御バス
５とで構成され、制御バス５はデバッグ用ＲＯＭソケッ
ト３１を経由してＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２と
を接続し、アドレス／データバス４はＣＰＵ１１とＢＩ
ＯＳ・ＲＯＭ１２とデバッグ用ＲＯＭソケット３１と周
辺装置２１とを接続している。
ＰＵ）１１とベーシック・インプット・アウトプット・
システム・リード・オンリー・メモリ（ＢＩＯＳ・ＲＯ
Ｍ）１２とを備え、Ｉ／Ｏ基板２は周辺装置２１を備
え、システムバスはアドレス／データバス４と制御バス
５とで構成され、制御バス５はデバッグ用ＲＯＭソケッ
ト３１を経由してＣＰＵ１１とＢＩＯＳ・ＲＯＭ１２と
を接続し、アドレス／データバス４はＣＰＵ１１とＢＩ
ＯＳ・ＲＯＭ１２とデバッグ用ＲＯＭソケット３１と周
辺装置２１とを接続している。
【００１５】さらに、デバッグ基板３はシステムバス上
の各種信号を出力するテストピン３２を有している。
の各種信号を出力するテストピン３２を有している。
【００１６】つまり、本実施例では、制御バス５はＣＰ
Ｕ１１からＢＩＯＳ・ＲＯＭ１２へＣＰＵ基板１内で直
接接続を行わず、Ｉ／Ｏ基板２を経由して接続してい
る。
Ｕ１１からＢＩＯＳ・ＲＯＭ１２へＣＰＵ基板１内で直
接接続を行わず、Ｉ／Ｏ基板２を経由して接続してい
る。
【００１７】ここで、ＣＰＵ基板１とＩ／Ｏ基板２との
間に介在するデバッグ基板３内ではアドレス／データバ
ス４はスルーでＣＰＵ基板１とＩ／Ｏ基板２とを接続す
るとともに、デバッグ用ＲＯＭソケット３１にも接続さ
れている。
間に介在するデバッグ基板３内ではアドレス／データバ
ス４はスルーでＣＰＵ基板１とＩ／Ｏ基板２とを接続す
るとともに、デバッグ用ＲＯＭソケット３１にも接続さ
れている。
【００１８】一方、制御バス５はＣＰＵ１１から周辺装
置２１への接続は行われるが、折り返し経路はデバッグ
用ＲＯＭソケット３１に接続されているので、デバッグ
基板３を搭載しないときはＢＩＯＳ・ＲＯＭ１２には接
続されない。しかし、ＣＰＵ１１とＢＩＯＳ・ＲＯＭ１
２との間は直接接続されている。
置２１への接続は行われるが、折り返し経路はデバッグ
用ＲＯＭソケット３１に接続されているので、デバッグ
基板３を搭載しないときはＢＩＯＳ・ＲＯＭ１２には接
続されない。しかし、ＣＰＵ１１とＢＩＯＳ・ＲＯＭ１
２との間は直接接続されている。
【００１９】この構成を採る本実施例では、通常、マイ
クロコンピュータシステムの起動時に、ＣＰＵ１１はＢ
ＩＯＳ・ＲＯＭ１２内の命令をアドレス／データバス４
を通して読み出して動作を開始するが、デバッグ基板３
を接続したときにはデバッグ用ＲＯＭソケット３１に搭
載された図示しないＲＯＭ内の命令により動作を開始す
ることになる。
クロコンピュータシステムの起動時に、ＣＰＵ１１はＢ
ＩＯＳ・ＲＯＭ１２内の命令をアドレス／データバス４
を通して読み出して動作を開始するが、デバッグ基板３
を接続したときにはデバッグ用ＲＯＭソケット３１に搭
載された図示しないＲＯＭ内の命令により動作を開始す
ることになる。
【００２０】したがって、このデバッグ用ＲＯＭソケッ
ト３１にＲＯＭエミュレータまたはＲＯＭインサーキッ
トデバッガ等の機器を搭載すれば、これらの機器を使用
して効率的にマイクロコンピュータシステムの開発時の
デバッグを行うことができる。
ト３１にＲＯＭエミュレータまたはＲＯＭインサーキッ
トデバッガ等の機器を搭載すれば、これらの機器を使用
して効率的にマイクロコンピュータシステムの開発時の
デバッグを行うことができる。
【００２１】また、デバッグ基板３上のテストピン３２
にロジックアナライザやオシロスコープ等を接続するこ
とにより、マイクロコンピュータシステムの障害解析時
の有効なツールとすることもできる。
にロジックアナライザやオシロスコープ等を接続するこ
とにより、マイクロコンピュータシステムの障害解析時
の有効なツールとすることもできる。
【００２２】さらに、ＢＩＯＳ・ＲＯＭ１２に例えばフ
ラッシュＲＯＭ等の電気的に書換え可能なＲＯＭ（ＥＰ
ＲＯＭ）を使用すれば、書き損じたときにもデバッグ用
ＲＯＭソケット３１からマイクロコンピュータシステム
を起動してＢＩＯＳ・ＲＯＭ３１の内容を書き換えるこ
とができるので、部品交換が不要となる。
ラッシュＲＯＭ等の電気的に書換え可能なＲＯＭ（ＥＰ
ＲＯＭ）を使用すれば、書き損じたときにもデバッグ用
ＲＯＭソケット３１からマイクロコンピュータシステム
を起動してＢＩＯＳ・ＲＯＭ３１の内容を書き換えるこ
とができるので、部品交換が不要となる。
【００２３】
【発明の効果】以上説明したように本発明は、中央処理
装置基板と、入出力装置基板と、中央処理装置基板と入
出力基板との間に設けたデバッグ基板と、このデバッグ
基板に搭載されたデバッグ用ＲＯＭソケットと、中央処
理装置基板と入出力装置基板との間を接続するシステム
バスとを備え、中央処理装置基板は中央処理装置とＢＩ
ＯＳ・ＲＯＭとを備え、入出力装置基板は周辺装置を備
え、システムバスはアドレス／データバスと制御バスと
を備え、この制御バスはデバッグ基板を経由して中央処
理装置とＢＩＯＳ・ＲＯＭとを接続し、アドレス／デー
タバスは中央処理装置とＢＩＯＳ・ＲＯＭとデバッグ用
ＲＯＭソケットと周辺装置とを接続することにより、携
帯型端末装置等の高密度実装を必要とするマイクロコン
ピュータシステムにおいて、その開発に当たり実装効率
の低いデバッグ専用のブレッドボードを作成する必要が
なくなり、開発当初から製品レベルの実装率およびサイ
ズを想定したシステムのデバッグが可能になるという効
果を有する。
装置基板と、入出力装置基板と、中央処理装置基板と入
出力基板との間に設けたデバッグ基板と、このデバッグ
基板に搭載されたデバッグ用ＲＯＭソケットと、中央処
理装置基板と入出力装置基板との間を接続するシステム
バスとを備え、中央処理装置基板は中央処理装置とＢＩ
ＯＳ・ＲＯＭとを備え、入出力装置基板は周辺装置を備
え、システムバスはアドレス／データバスと制御バスと
を備え、この制御バスはデバッグ基板を経由して中央処
理装置とＢＩＯＳ・ＲＯＭとを接続し、アドレス／デー
タバスは中央処理装置とＢＩＯＳ・ＲＯＭとデバッグ用
ＲＯＭソケットと周辺装置とを接続することにより、携
帯型端末装置等の高密度実装を必要とするマイクロコン
ピュータシステムにおいて、その開発に当たり実装効率
の低いデバッグ専用のブレッドボードを作成する必要が
なくなり、開発当初から製品レベルの実装率およびサイ
ズを想定したシステムのデバッグが可能になるという効
果を有する。
【００２４】また、デバッグ基板にシステムバス上の各
種信号を出力するテストピンを設けることにより、製品
出荷後の個別不良の調査解析を容易に実施できるという
効果を有する。
種信号を出力するテストピンを設けることにより、製品
出荷後の個別不良の調査解析を容易に実施できるという
効果を有する。
【図１】本発明のマイクロコンピュータシステムの一実
施例を示すシステムブロック図である。
施例を示すシステムブロック図である。
１ ＣＰＵ基板 ２ Ｉ／Ｏ基板 ３ デバッグ基板 ４ アドレス／データバス ５ 制御バス １１ 中央処理装置（ＣＰＵ） １２ ベーシック・インプット・アウトプット・シス
テム・リード・オンリー・メモリ（ＢＩＯＳ・ＲＯＭ） ２１ 周辺装置 ３１ デバッグ用ＲＯＭソケット ３２ テストピン
テム・リード・オンリー・メモリ（ＢＩＯＳ・ＲＯＭ） ２１ 周辺装置 ３１ デバッグ用ＲＯＭソケット ３２ テストピン
Claims (3)
- 【請求項１】 中央処理装置基板と、入出力装置基板
と、前記中央処理装置基板と入出力基板との間に設けた
デバッグ基板と、このデバッグ基板に搭載されたデバッ
グ用ＲＯＭソケットと、前記中央処理装置基板と前記入
出力装置基板との間を接続するシステムバスとを備え、
前記中央処理装置基板は中央処理装置とＢＩＯＳ・ＲＯ
Ｍとを備え、前記入出力装置基板は周辺装置を備え、前
記システムバスはアドレス／データバスと制御バスとを
備え、前記制御バスは前記デバッグ基板を経由して前記
中央処理装置と前記ＢＩＯＳ・ＲＯＭとを接続し、前記
アドレス／データバスは前記中央処理装置と前記ＢＩＯ
Ｓ・ＲＯＭと前記デバッグ用ＲＯＭソケットと前記周辺
装置とを接続した構成を有することを特徴とするマイク
ロコンピュータシステム。 - 【請求項２】 前記デバッグ基板は前記システムバス上
の各種信号を出力するテストピンを有することを特徴と
する請求項１記載のマイクロコンピュータシステム。 - 【請求項３】 前記ＢＩＯＳ・ＲＯＭが電気的に書換え
可能なＲＯＭであることを特徴とする請求項１記載のマ
イクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108847A JPH07319723A (ja) | 1994-05-24 | 1994-05-24 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6108847A JPH07319723A (ja) | 1994-05-24 | 1994-05-24 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319723A true JPH07319723A (ja) | 1995-12-08 |
Family
ID=14495100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6108847A Pending JPH07319723A (ja) | 1994-05-24 | 1994-05-24 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07319723A (ja) |
-
1994
- 1994-05-24 JP JP6108847A patent/JPH07319723A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970401 |