JPH02148229A - Ｃｐｕを含む電子機器の自己診断システム - Google Patents
Ｃｐｕを含む電子機器の自己診断システムInfo
- Publication number
- JPH02148229A JPH02148229A JP63302584A JP30258488A JPH02148229A JP H02148229 A JPH02148229 A JP H02148229A JP 63302584 A JP63302584 A JP 63302584A JP 30258488 A JP30258488 A JP 30258488A JP H02148229 A JPH02148229 A JP H02148229A
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- Japan
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- circuit
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- 238000007689 inspection Methods 0.000 claims abstract description 29
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- 101150065817 ROM2 gene Proteins 0.000 description 4
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Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＣＰＵを含む電子機器の自己診断システムに
係り、さらに詳しくいえば、そのシステム内のバス検査
をも可能とした自己診断システムに関するものである。
係り、さらに詳しくいえば、そのシステム内のバス検査
をも可能とした自己診断システムに関するものである。
第３図に例示されているように、ＣＰＵ（中央処理手段
）１と、そのプログラム実行回路であるＲＯＭ２．ＲＡ
Ｍ３およびＩ／Ｏボート４などはシステムバス５によっ
て互いに接続されている。
）１と、そのプログラム実行回路であるＲＯＭ２．ＲＡ
Ｍ３およびＩ／Ｏボート４などはシステムバス５によっ
て互いに接続されている。
この従来例において自己診断を行なうには、ＣＰＵ１か
らシステムバス５を介して検査ターゲットのＲＯＭ２．
ＲＡＭ３およびＩ／Ｏボート４などにテストデータを与
え、ＣＰＵＩにてその応答データを見ることにより行な
われる。
らシステムバス５を介して検査ターゲットのＲＯＭ２．
ＲＡＭ３およびＩ／Ｏボート４などにテストデータを与
え、ＣＰＵＩにてその応答データを見ることにより行な
われる。
［発明が解決しようとする課題〕
これによれば、最小の構成でシステムを構築し得るとい
う点では評価されるが、システムバス５に欠陥（例えば
ハンダ付は部分のオープン、ショートなど）がある場合
には、ＲＯＭ２．ＲＡＭ３等へのアクセスができず、自
己診断自体が不能となってしまう。
う点では評価されるが、システムバス５に欠陥（例えば
ハンダ付は部分のオープン、ショートなど）がある場合
には、ＲＯＭ２．ＲＡＭ３等へのアクセスができず、自
己診断自体が不能となってしまう。
この発明は上記従来の欠点に鑑みなされたもので、その
目的は、システムバスを含めて自己診断が行なえるよう
にした自己診断システムを提供することにある。
目的は、システムバスを含めて自己診断が行なえるよう
にした自己診断システムを提供することにある。
上記目的を達成するため、この発明においては、第１Ｃ
ＰＵ（中央処理手段）と、システムバスを介して同ＣＰ
Ｕに接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏボートなどを含
むプログラム実行回路とを有する電子機器を対象とし、
動作モードに入るに先立って上記システムバスおよびプ
ログラム実行回路を検査ターゲットとしてその動作チェ
ックを行なう自己診断システムにおいて、 検査用第２ＣＰＵと、データラッチ機能を有するバッフ
ァ回路とＩ／Ｏボート等からなるバス接続回路とを並列
的に接続してなり、検査用第２ＣＩ−’ Ｕと検査ター
ゲット側バスとの間に介在されるバス検査回路と、第１
ＣＰＵを制御するＣＰＵ制御回路と、バス検査回路のバ
ッファ回路とバス接続回路とを制御するバス制御回路と
、自己診断用プログラムが格納される記憶回路とを備え
てなり、検査用第２ＣＰＵからテストデータを出力して
、同データをバッファ回路に保持させた上で検査ターゲ
ット側に与え、その応答データをバス接続回路を介して
検査用第２ＣＰＵに読み込むようにしている。
ＰＵ（中央処理手段）と、システムバスを介して同ＣＰ
Ｕに接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏボートなどを含
むプログラム実行回路とを有する電子機器を対象とし、
動作モードに入るに先立って上記システムバスおよびプ
ログラム実行回路を検査ターゲットとしてその動作チェ
ックを行なう自己診断システムにおいて、 検査用第２ＣＰＵと、データラッチ機能を有するバッフ
ァ回路とＩ／Ｏボート等からなるバス接続回路とを並列
的に接続してなり、検査用第２ＣＩ−’ Ｕと検査ター
ゲット側バスとの間に介在されるバス検査回路と、第１
ＣＰＵを制御するＣＰＵ制御回路と、バス検査回路のバ
ッファ回路とバス接続回路とを制御するバス制御回路と
、自己診断用プログラムが格納される記憶回路とを備え
てなり、検査用第２ＣＰＵからテストデータを出力して
、同データをバッファ回路に保持させた上で検査ターゲ
ット側に与え、その応答データをバス接続回路を介して
検査用第２ＣＰＵに読み込むようにしている。
上記のように、ＣＰ Ｕからのテストデータを一旦バッ
ファ回路に保持させた上で検査ターゲットに与え、その
応答データを上記バス接続回路を介して上記ＣＰＵに読
み込むことにより、システムバスを含めて自己診断を行
なうことができる。
ファ回路に保持させた上で検査ターゲットに与え、その
応答データを上記バス接続回路を介して上記ＣＰＵに読
み込むことにより、システムバスを含めて自己診断を行
なうことができる。
以下、この発明の実施例を第１図を参照しながら詳細に
説明する。なお同図において、先に説明の従来例と同一
の部分には同一の参照符号が付けられているが、説明の
便宜上、ＣＰＵＩを第１ＣＰＵＩとしている。
説明する。なお同図において、先に説明の従来例と同一
の部分には同一の参照符号が付けられているが、説明の
便宜上、ＣＰＵＩを第１ＣＰＵＩとしている。
この自己診断システム／Ｏは、検査用の第２ＣＰＵｌｌ
を備えている。この第２ ＣＰ Ｕｌｌはバス検査回路
Ｉ２を介して検査ターゲット側バス５に接続されている
。この実施例において、バス検査回路１２は第２図に示
されているように、データラッチ機能を有するバッファ
回路１２ａと、それに対して並列的に接続された例えば
Ｉ／Ｏポートからなるバス接続回路１２ｂとを有してい
る。
を備えている。この第２ ＣＰ Ｕｌｌはバス検査回路
Ｉ２を介して検査ターゲット側バス５に接続されている
。この実施例において、バス検査回路１２は第２図に示
されているように、データラッチ機能を有するバッファ
回路１２ａと、それに対して並列的に接続された例えば
Ｉ／Ｏポートからなるバス接続回路１２ｂとを有してい
る。
この他に、この自己診断システム／Ｏは、第１ＣＰＵＩ
のスタート、ストップを制御するＣＰＵ制御回路１３と
、バス検査回路１２のバッファ回路１２ａおよびバス接
続回路１２ｂを制御するバス制御回路１４と、自己診断
用のプログラムを格納するＲＯＭ１５およびＲＡＭ１６
等を備えている。
のスタート、ストップを制御するＣＰＵ制御回路１３と
、バス検査回路１２のバッファ回路１２ａおよびバス接
続回路１２ｂを制御するバス制御回路１４と、自己診断
用のプログラムを格納するＲＯＭ１５およびＲＡＭ１６
等を備えている。
次に、このシステムの動作を説明する。まず、電源の投
入とともに、リセット回路１７により、検査用第２ＣＰ
Ｕ１１が動作状態となる。その際、第１ｃＰＵＩはＣＰ
Ｕ制御回路１３によりノンアクティブ状態とされる。
入とともに、リセット回路１７により、検査用第２ＣＰ
Ｕ１１が動作状態となる。その際、第１ｃＰＵＩはＣＰ
Ｕ制御回路１３によりノンアクティブ状態とされる。
リセット回路１７によるリセット後、検査用第２ＣＰＵ
ＩＩはＲＯＭ１５およびＲＡＭ１６による自己診断プロ
グラムを実行する。すなわち、この自己診断プログラム
においては、バス検査回路１２を介して検査ターゲット
内のシステムバス５、ＲＯＭ２、ＲＡＭ３およびＩ／Ｏ
ボート４などが検査されるのであるが、その際、まずパ
ス制御回路工４にてバス接続口Ｍ１２ｂがオフにされる
とともに、検査用第２ ＣＰ Ｕｌｌからテストデータ
が出力される。同テストデータはバス制御回路１４から
の制御信号に基づいてバッファ回路１２ａに保持される
。
ＩＩはＲＯＭ１５およびＲＡＭ１６による自己診断プロ
グラムを実行する。すなわち、この自己診断プログラム
においては、バス検査回路１２を介して検査ターゲット
内のシステムバス５、ＲＯＭ２、ＲＡＭ３およびＩ／Ｏ
ボート４などが検査されるのであるが、その際、まずパ
ス制御回路工４にてバス接続口Ｍ１２ｂがオフにされる
とともに、検査用第２ ＣＰ Ｕｌｌからテストデータ
が出力される。同テストデータはバス制御回路１４から
の制御信号に基づいてバッファ回路１２ａに保持される
。
しかるのち、バス制御回路１４からの制御信号にてバス
接続回路１２ｂを介して検査ターゲット側のシステムバ
ス５が検査用第２ＣＰＵ１１に電気的に接続され、検査
ターゲット側からの応答信号が同Ｃ：ＰＵ１１に読み込
まれる。このようにして、検査ターゲット側システムバ
ス５のショート、オープン等の検査が行なわれる。
接続回路１２ｂを介して検査ターゲット側のシステムバ
ス５が検査用第２ＣＰＵ１１に電気的に接続され、検査
ターゲット側からの応答信号が同Ｃ：ＰＵ１１に読み込
まれる。このようにして、検査ターゲット側システムバ
ス５のショート、オープン等の検査が行なわれる。
次に、再びバス接続回路１２ｂがオフとされ、今度はバ
ッファ回路１２ａを通して検査ターゲットのＲＯＭ２．
ＲＡＭ３およびＩ／Ｏポート４などにテストデータが供
給され、その検査が行なわれる。
ッファ回路１２ａを通して検査ターゲットのＲＯＭ２．
ＲＡＭ３およびＩ／Ｏポート４などにテストデータが供
給され、その検査が行なわれる。
検査が終了すると、バス制御回路１４にてパス検査回路
１２全体がオフとされて、この自己診断システムｌＯが
検査ターゲットから切り離されるとともに、ＣＰＵ制御
回路１３により第１ＣＰＵＩがアクティブ状態とされる
。
１２全体がオフとされて、この自己診断システムｌＯが
検査ターゲットから切り離されるとともに、ＣＰＵ制御
回路１３により第１ＣＰＵＩがアクティブ状態とされる
。
なお、上記実施例ではシステムバス５の検査を行なった
上で、バッファ回路１２ａを通して検査ターゲットのＲ
ＯＭ２等を検査するようにしているが、その場合の応答
信号をバス接続回路１２ｂを介して検査用第２ＣＰＵ１
１に供給するようにしてもよい。
上で、バッファ回路１２ａを通して検査ターゲットのＲ
ＯＭ２等を検査するようにしているが、その場合の応答
信号をバス接続回路１２ｂを介して検査用第２ＣＰＵ１
１に供給するようにしてもよい。
以上説明したように、この発明によれば、検査用の第２
ＣＰＵを有し、同ＣＰＵと検査ターゲット側システムバ
スとの間に、データラッチ機能を有するバッファ回路と
、バス接続回路とを並列的に介在させるようにしたこと
により、システムバスを含めて信頼性の高い自己診断を
行なうことができる。
ＣＰＵを有し、同ＣＰＵと検査ターゲット側システムバ
スとの間に、データラッチ機能を有するバッファ回路と
、バス接続回路とを並列的に介在させるようにしたこと
により、システムバスを含めて信頼性の高い自己診断を
行なうことができる。
第１図はこの発明に係る自己診断システムの一実施例を
示したブロック線図、第２図は同実施例中に示されてい
るバス検査回路の回路構成図、第３図は従来例を示した
ブロック線図である。 図中、１，１１はＣＰＵ、２，１５はＲＯＭ、３゜１６
はＲＡＭ、５はシステムバス、／Ｏは自己診断システム
、１２はバス検査回路、１２ａはバッファ回路、１２ｂ
はバス接続回路、１３はＣＰＵ制御回路、１４はバス制
御回路である。 特許出願人 日置電機株式会社 代理人 弁理士 大 原 拓 也第１図 第２図 り一一一一一一一一一
示したブロック線図、第２図は同実施例中に示されてい
るバス検査回路の回路構成図、第３図は従来例を示した
ブロック線図である。 図中、１，１１はＣＰＵ、２，１５はＲＯＭ、３゜１６
はＲＡＭ、５はシステムバス、／Ｏは自己診断システム
、１２はバス検査回路、１２ａはバッファ回路、１２ｂ
はバス接続回路、１３はＣＰＵ制御回路、１４はバス制
御回路である。 特許出願人 日置電機株式会社 代理人 弁理士 大 原 拓 也第１図 第２図 り一一一一一一一一一
Claims (1)
- （１）第１ＣＰＵ（中央処理手段）と、システムバスを
介して同ＣＰＵに接続されるＲＯＭ、ＲＡＭ、Ｉ／Ｏポ
ートなどを含むプログラム実行回路とを有する電子機器
を対象とし、動作モードに入るに先立って上記システム
バスおよびプログラム実行回路を検査ターゲットとして
その動作チェックを行なう自己診断システムにおいて、 検査用第２ＣＰＵと、データラッチ機能を有するバッフ
ァ回路とＩ／Ｏポート等からなるバス接続回路とを並列
的に接続してなり、上記検査用第２ＣＰＵと上記検査タ
ーゲット側バスとの間に介在されるバス検査回路と、上
記第１ＣＰＵを制御するＣＰＵ制御回路と、上記バス検
査回路のバッファ回路とバス接続回路とを制御するバス
制御回路と、自己診断用プログラムが格納される記憶回
路とを備えてなり、 上記検査用第２ＣＰＵからテストデータを出力して、同
データを上記バッファ回路に保持させた上で上記検査タ
ーゲット側に与え、その応答データを上記バス接続回路
を介して上記検査用第２ＣＰＵに読み込むようにしたこ
とを特徴とするＣＰＵを含む電子機器の自己診断システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302584A JPH02148229A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302584A JPH02148229A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148229A true JPH02148229A (ja) | 1990-06-07 |
Family
ID=17910739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302584A Pending JPH02148229A (ja) | 1988-11-30 | 1988-11-30 | Ｃｐｕを含む電子機器の自己診断システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148229A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155537A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | 装置間接続ケーブルの試験方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188637A (ja) * | 1985-02-15 | 1986-08-22 | Fujitsu Ltd | インサ−キツトエミユレ−タ |
-
1988
- 1988-11-30 JP JP63302584A patent/JPH02148229A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61188637A (ja) * | 1985-02-15 | 1986-08-22 | Fujitsu Ltd | インサ−キツトエミユレ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04155537A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | 装置間接続ケーブルの試験方式 |
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