JPH03102435A - プロセッサ搭載装置の試験方法 - Google Patents
プロセッサ搭載装置の試験方法Info
- Publication number
- JPH03102435A JPH03102435A JP1239628A JP23962889A JPH03102435A JP H03102435 A JPH03102435 A JP H03102435A JP 1239628 A JP1239628 A JP 1239628A JP 23962889 A JP23962889 A JP 23962889A JP H03102435 A JPH03102435 A JP H03102435A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- bus
- test
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 9
- 230000004044 response Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 238000007689 inspection Methods 0.000 description 5
- 238000010998 test method Methods 0.000 description 4
- 229910000831 Steel Inorganic materials 0.000 description 2
- 239000010959 steel Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
プロセッサがバスを使用しないザイクルを利用するいわ
ゆるサイクルスチールによりメモリ等の内容の確認を行
なうプロセッサ搭載装置の試験方法に関し、 試験の時のみに必要な回路等をプロセッサ搭載装置に設
けることなく、しかも容易に実施できるようにすること
を目的とし、 バスを介してメモリに格納された命令およびデータを読
み込み、命令解釈，演算，制御信号の送出．制御信号お
よびデータのメモリへの格納等の各種処理を実行するプ
ロセンザを搭載した装置の試験方法であって、プロセッ
サが内部処理によるパスを使わないサイクルに、前記メ
モリに格納されている前記制御信号またはデータを読み
出して、検査するように構威する。
ゆるサイクルスチールによりメモリ等の内容の確認を行
なうプロセッサ搭載装置の試験方法に関し、 試験の時のみに必要な回路等をプロセッサ搭載装置に設
けることなく、しかも容易に実施できるようにすること
を目的とし、 バスを介してメモリに格納された命令およびデータを読
み込み、命令解釈，演算，制御信号の送出．制御信号お
よびデータのメモリへの格納等の各種処理を実行するプ
ロセンザを搭載した装置の試験方法であって、プロセッ
サが内部処理によるパスを使わないサイクルに、前記メ
モリに格納されている前記制御信号またはデータを読み
出して、検査するように構威する。
［産業上の利用分野１
本発明は、マイクロコンピュータ等のプロセッサを搭載
した装置の試験方法に係わり、特に、プロセッサがバス
を使用しないザイクルを利用するいわゆるサイクルスチ
ールによりメモリ等の内容の確認を行なうプロセッサ搭
載装置の試験方法に関する。
した装置の試験方法に係わり、特に、プロセッサがバス
を使用しないザイクルを利用するいわゆるサイクルスチ
ールによりメモリ等の内容の確認を行なうプロセッサ搭
載装置の試験方法に関する。
［従来の技術１
従来、プロセッザを搭載した装置の試験は、動作時に作
威される種々の信号を試験するために、装置に専用のチ
ェック用端子を設けて、テストブｌコグラムにより必要
な信号を出力させ、チェンク用端子に接続した試験器に
よりその出力信号のチェックを行なったり、インザーキ
ッ１・工尖ユレータ（Ｉ ＣＥ）等を使用して装置内部
の回ｉ？８６こアクセスして、必要な信号を得るなどの
方法により行なわれていた。
威される種々の信号を試験するために、装置に専用のチ
ェック用端子を設けて、テストブｌコグラムにより必要
な信号を出力させ、チェンク用端子に接続した試験器に
よりその出力信号のチェックを行なったり、インザーキ
ッ１・工尖ユレータ（Ｉ ＣＥ）等を使用して装置内部
の回ｉ？８６こアクセスして、必要な信号を得るなどの
方法により行なわれていた。
ら問題となっていた。
また、インザーキットエミュレータの使用は、少量生産
の製品の試験には対応可能であるが、生産量の増加には
設備費用や工数的な面から、やはり問題となっていた。
の製品の試験には対応可能であるが、生産量の増加には
設備費用や工数的な面から、やはり問題となっていた。
本発明は、このような問題↓こ鑑みて創案されたもので
あり、試験の時のみに必要な回路等をブロセソザ搭載装
置に設けることなく、しかも容易に実施できるプロセッ
ザ搭載装置の試験方法を提供することを目的としている
。
あり、試験の時のみに必要な回路等をブロセソザ搭載装
置に設けることなく、しかも容易に実施できるプロセッ
ザ搭載装置の試験方法を提供することを目的としている
。
［発明が解決しようとする課題１
しかしながら、プロセッザを搭載した装置の試験時に必
要な信号は、メモリに格納されている場合が多く、その
ため、そのメモリに格納されている信号をチェンク用端
子から出力するためには、被試験装置であるプロセッザ
搭載装置毎に専用のレジスク回路やその出力処理プログ
ラムを設１ノなければならず、試験の時のみ必要なそれ
らを設けることば、回路の増加，コス１・アノプなどの
而か［課題を解決するための千段］ 上記目的を達或するための本発明における手段は、バス
を介してメモリに格納された命令およびデータを読み込
み、命令解釈，演算，制御信号の送出，制御信号および
データのメモリへの格納等の各種処理を実行するブロセ
ソサを搭載した装置の試験方法であって、プロセッサが
内部処理によるバスを使わないサイクルに、前記メモリ
に格納されている前記制御信号またはデータを読み出し
て、検査することを特徴とするブロセソザ搭載装置の試
験方法による。
要な信号は、メモリに格納されている場合が多く、その
ため、そのメモリに格納されている信号をチェンク用端
子から出力するためには、被試験装置であるプロセッザ
搭載装置毎に専用のレジスク回路やその出力処理プログ
ラムを設１ノなければならず、試験の時のみ必要なそれ
らを設けることば、回路の増加，コス１・アノプなどの
而か［課題を解決するための千段］ 上記目的を達或するための本発明における手段は、バス
を介してメモリに格納された命令およびデータを読み込
み、命令解釈，演算，制御信号の送出，制御信号および
データのメモリへの格納等の各種処理を実行するブロセ
ソサを搭載した装置の試験方法であって、プロセッサが
内部処理によるバスを使わないサイクルに、前記メモリ
に格納されている前記制御信号またはデータを読み出し
て、検査することを特徴とするブロセソザ搭載装置の試
験方法による。
［作用］
第１図は、本発明を説明するタイ婁ングチャートである
。同図において、（１）はアドレスおよびデータパスの
状態とプロセッサのザイクルの一例を示すもので、同タ
イミングチャーｌ・に示すように、プロセッサは命令解
釈および演算処理等の内部処理を実行するサイクルでは
、他のデハイスが使用できるようにバスを解放する。（
２）はプロセッサにおけるバスの使用・解放を示す信号
である。（３）はバスが解放されている時のクイξング
でバスに送出される検査アドレスである。
。同図において、（１）はアドレスおよびデータパスの
状態とプロセッサのザイクルの一例を示すもので、同タ
イミングチャーｌ・に示すように、プロセッサは命令解
釈および演算処理等の内部処理を実行するサイクルでは
、他のデハイスが使用できるようにバスを解放する。（
２）はプロセッサにおけるバスの使用・解放を示す信号
である。（３）はバスが解放されている時のクイξング
でバスに送出される検査アドレスである。
（４）はその検査アドレスにより読み出される検査デー
タであり、例えばメモリに格納されている制御信号やデ
ータ、人出力コンＩ−ローラのステータスなどである。
タであり、例えばメモリに格納されている制御信号やデ
ータ、人出力コンＩ−ローラのステータスなどである。
このようにプロセッサが、バスを使用しないり′イクル
に検査アドレスを送出して検査データを得ることにより
、装置内の処理動作と共に随時変化するメモリに格納さ
れる制御信号やデータ、入出力コントローラのステータ
ス等を検査することができる。従って、メモリに格納さ
れる制御信号等を外部に出力するための回路やプログラ
ムを被試験装置内に設りる必要はなく、また、前記タイ
ごングにより検査データを得て検査を行なう試験器を作
威しておき、被試験装置のバスに接続するのみで検査を
行なうことができるため、試験を容易に実行することが
できる。
に検査アドレスを送出して検査データを得ることにより
、装置内の処理動作と共に随時変化するメモリに格納さ
れる制御信号やデータ、入出力コントローラのステータ
ス等を検査することができる。従って、メモリに格納さ
れる制御信号等を外部に出力するための回路やプログラ
ムを被試験装置内に設りる必要はなく、また、前記タイ
ごングにより検査データを得て検査を行なう試験器を作
威しておき、被試験装置のバスに接続するのみで検査を
行なうことができるため、試験を容易に実行することが
できる。
［実施例］
以下、木発明の実施例を詳細に説明する。
第２図，第３図は、本発明の一実施例の要部ブロック図
であり、第２図はプロセッサを搭載した被試験装置であ
る磁気テープ装置の回路ブロック図、第３図はその試験
器の回路ブロック図である。
であり、第２図はプロセッサを搭載した被試験装置であ
る磁気テープ装置の回路ブロック図、第３図はその試験
器の回路ブロック図である。
本実施例の磁気テープ装置は、第２図に示すように２つ
のマイクロプロセッサ（以下、ＭＰＵという）２１．２
２を時分割に使用して、人出力装置をコンＩ・ロールす
るＩＯＣやメモリ （ＲＡＭ，ＲＯＭ）などの各種回路
（簡略化のため１つのゾｒ１ソクで図示ずる）２３を共
有するように構成されている。そのため、２つのＭＰＵ
２１ ２２のアドレスおよびデータバスを切り換える
ために、マルチプレクザ（ＭＰＸ）２４．２５が設りら
れているが、本実施例ではそのＭＰＸ２４ ２５に、
３ステート出力タイプが用いられている。また、このＭ
ＰＸ２４．２５と各種回路２３とを接続するアトレスバ
スＢ １とデータバスＢ２およびｔｌｉｌＪ ｊ卸バス
（図示せず）は、接続ボーＩ・２６により外部と接続で
きるようになされている。
のマイクロプロセッサ（以下、ＭＰＵという）２１．２
２を時分割に使用して、人出力装置をコンＩ・ロールす
るＩＯＣやメモリ （ＲＡＭ，ＲＯＭ）などの各種回路
（簡略化のため１つのゾｒ１ソクで図示ずる）２３を共
有するように構成されている。そのため、２つのＭＰＵ
２１ ２２のアドレスおよびデータバスを切り換える
ために、マルチプレクザ（ＭＰＸ）２４．２５が設りら
れているが、本実施例ではそのＭＰＸ２４ ２５に、
３ステート出力タイプが用いられている。また、このＭ
ＰＸ２４．２５と各種回路２３とを接続するアトレスバ
スＢ １とデータバスＢ２およびｔｌｉｌＪ ｊ卸バス
（図示せず）は、接続ボーＩ・２６により外部と接続で
きるようになされている。
本実施例に使われているＭＰＵ２１．２２は、バスを使
用する１マシンザイクル前に、バスの使用・解放を示す
ＡＶＭＡ信号が出力されるものであり、このＭＰＵ２１
，２２から出力される２つのＡＶＭＡ信号を人力し、■
マシンザイクル遅らせてＯＲ（論理和）をしたＶＭＡ信
号を出力するバス制御回路２７が設けられている。この
ＶＭＡ信号は前記ＭＰＸ２４．２５に入力され、２つの
ＭＰＵ２１．２２が両方ともバスを解放する時、ずなわ
ちＶＭＡ信号が′゛０″′の時に、ＭＰＸ２４２５はア
ドレスバスＢｌ，データバスＢ２に対してハイインピー
ダンス状態となり、バスを解放するようになされている
。また、このＶＭＡ信号は接続ボー１・２６を介して外
部へも出力されるようになされている。
用する１マシンザイクル前に、バスの使用・解放を示す
ＡＶＭＡ信号が出力されるものであり、このＭＰＵ２１
，２２から出力される２つのＡＶＭＡ信号を人力し、■
マシンザイクル遅らせてＯＲ（論理和）をしたＶＭＡ信
号を出力するバス制御回路２７が設けられている。この
ＶＭＡ信号は前記ＭＰＸ２４．２５に入力され、２つの
ＭＰＵ２１．２２が両方ともバスを解放する時、ずなわ
ちＶＭＡ信号が′゛０″′の時に、ＭＰＸ２４２５はア
ドレスバスＢｌ，データバスＢ２に対してハイインピー
ダンス状態となり、バスを解放するようになされている
。また、このＶＭＡ信号は接続ボー１・２６を介して外
部へも出力されるようになされている。
一方、試験器は第３図に示すように、パーソナルコンピ
ュータを試験器本体３１としていて、この試験器本体３
１からは−Ｌ記被試験装置のアドレスバスＢｌ，データ
バスＢ２および制御バスに対応ずるバスが、ケーブル（
図示せず）により接続ボーｉ〜２６に接続されるように
構威されている。
ュータを試験器本体３１としていて、この試験器本体３
１からは−Ｌ記被試験装置のアドレスバスＢｌ，データ
バスＢ２および制御バスに対応ずるバスが、ケーブル（
図示せず）により接続ボーｉ〜２６に接続されるように
構威されている。
この試験器のアドレスバスＢ１ にはスチールアドレス
駆動ドライハ（ＤＶ）３２が介設され、データバスＢ２
’ にはデータラッチ用のフリップフロツプ回路（ＦＦ
）３３が介設されている。そしてそのｌ） Ｖ ３ ２
およびＦＦ３３にばｎｉＴ記ＶＭＡ信号が人力されてい
て、ＶＭＡ信号が“０゛になるとＤＶ３２は有効となり
、試験器本体３１から出力される検査アドレスが被試験
装置の解放されたアドレスバスＢ１に出力される。そし
てその検査アドレスにより読み出された検査データが、
ＦＦ３３においてＶＭＡ信号の立ち上がりによりランチ
され、試験器本体３ｌに取り込まれる。拭験器木体３１
でぱ所定の検査アドレスを出力して検査データを得て、
その検査データを表示すると共に正しいデータであるか
どうかを検査し、これを繰り返す。
駆動ドライハ（ＤＶ）３２が介設され、データバスＢ２
’ にはデータラッチ用のフリップフロツプ回路（ＦＦ
）３３が介設されている。そしてそのｌ） Ｖ ３ ２
およびＦＦ３３にばｎｉＴ記ＶＭＡ信号が人力されてい
て、ＶＭＡ信号が“０゛になるとＤＶ３２は有効となり
、試験器本体３１から出力される検査アドレスが被試験
装置の解放されたアドレスバスＢ１に出力される。そし
てその検査アドレスにより読み出された検査データが、
ＦＦ３３においてＶＭＡ信号の立ち上がりによりランチ
され、試験器本体３ｌに取り込まれる。拭験器木体３１
でぱ所定の検査アドレスを出力して検査データを得て、
その検査データを表示すると共に正しいデータであるか
どうかを検査し、これを繰り返す。
上記構或における検査では、被試験装置の接続ボート２
６においてバスが試験器と接続されて、それぞれが起動
されると、ＭＰｔＪ２１，２２がバスを解放するサイク
ル、すなわちＶＭＡ信号が” ｏ ”にされた時に、自
動的に試験器から検杏アドレスが出力されて被試験装置
内の各種回路２３がアクセスされ、検査データが試験器
本体３１に読み込まれて検査が行なわれる。
６においてバスが試験器と接続されて、それぞれが起動
されると、ＭＰｔＪ２１，２２がバスを解放するサイク
ル、すなわちＶＭＡ信号が” ｏ ”にされた時に、自
動的に試験器から検杏アドレスが出力されて被試験装置
内の各種回路２３がアクセスされ、検査データが試験器
本体３１に読み込まれて検査が行なわれる。
［発明の効果］
以上説明したよ・うに、本発明によれば、プロセッサが
バスを使用しないザイクルに検査アドＩ／スを送出して
検査データを得ることにより、プロセッサ搭載装置内の
処理動作と共に随時変化するメモリに格納された制御信
号やデータ等を検査することができる。従って、メモリ
に格納される制御信号等を外部に出力するための回路や
プログラムをプロセッサ搭載装置内に設ける必要はなく
、また、プロセッサがバスを使用しないサイクルに検査
データを得て検査する試験器を作成しておき、プロセッ
サ搭載装置のバスに接続するのみで検査することができ
るため、試験を容易に実行することができる。
バスを使用しないザイクルに検査アドＩ／スを送出して
検査データを得ることにより、プロセッサ搭載装置内の
処理動作と共に随時変化するメモリに格納された制御信
号やデータ等を検査することができる。従って、メモリ
に格納される制御信号等を外部に出力するための回路や
プログラムをプロセッサ搭載装置内に設ける必要はなく
、また、プロセッサがバスを使用しないサイクルに検査
データを得て検査する試験器を作成しておき、プロセッ
サ搭載装置のバスに接続するのみで検査することができ
るため、試験を容易に実行することができる。
第１図は本発明を説明するタイξングチャート、第２図
は本発明の一実施例における被試験装置であるプロセッ
ザ搭載装置の回路ブロック図、第３図は本発明の一実施
例における試験器の回路ブロック図である。 ２１．２２・・・マイクロブロセノサ（ＭＰＵ）、ｑ １０ ３・・・各種回路、 ４．２５・・・マルチプレクサ（ＭＰＸ）、６・・・接
続ボート、 ７・・・バス制御回路、 １，Ｂ１ ・・・アドレスバス、 ２ Ｂ２′ ・・・データパス、 ｌ・・・試験器本体（パーソナルコンピュータ）２・・
・スチールアドレス駆動ドライバ（ＤＶ）３・・・フリ
ップフロップ回路（ＦＦ）。
は本発明の一実施例における被試験装置であるプロセッ
ザ搭載装置の回路ブロック図、第３図は本発明の一実施
例における試験器の回路ブロック図である。 ２１．２２・・・マイクロブロセノサ（ＭＰＵ）、ｑ １０ ３・・・各種回路、 ４．２５・・・マルチプレクサ（ＭＰＸ）、６・・・接
続ボート、 ７・・・バス制御回路、 １，Ｂ１ ・・・アドレスバス、 ２ Ｂ２′ ・・・データパス、 ｌ・・・試験器本体（パーソナルコンピュータ）２・・
・スチールアドレス駆動ドライバ（ＤＶ）３・・・フリ
ップフロップ回路（ＦＦ）。
Claims (1)
- 【特許請求の範囲】 バスを介してメモリに格納された命令およびデータを読
み込み、命令解釈、演算、制御信号の送出、制御信号お
よびデータのメモリへの格納等の各種処理を実行するプ
ロセッサを搭載した装置の試験方法であって、 プロセッサが内部処理によるバスを使わないサイクルに
、前記メモリに格納されている前記制御信号またはデー
タを読み出して、検査することを特徴とするプロセッサ
搭載装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239628A JPH03102435A (ja) | 1989-09-14 | 1989-09-14 | プロセッサ搭載装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1239628A JPH03102435A (ja) | 1989-09-14 | 1989-09-14 | プロセッサ搭載装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102435A true JPH03102435A (ja) | 1991-04-26 |
Family
ID=17047548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1239628A Pending JPH03102435A (ja) | 1989-09-14 | 1989-09-14 | プロセッサ搭載装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102435A (ja) |
-
1989
- 1989-09-14 JP JP1239628A patent/JPH03102435A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4788683A (en) | Data processing system emulation with microprocessor in place | |
| JPH0314033A (ja) | マイクロプロセッサ比較チェック機能の検査方式 | |
| JPH11282709A (ja) | インサーキットエミュレータ | |
| JPH03102435A (ja) | プロセッサ搭載装置の試験方法 | |
| EP0230219B1 (en) | Apparatus for testing a data processing system | |
| JP3695196B2 (ja) | データ処理装置 | |
| JP2861275B2 (ja) | データ処理装置 | |
| JP3227816B2 (ja) | 中央処理装置搭載基板の試験装置 | |
| JP2599795B2 (ja) | マイクロプロセッサ搭載回路の試験方法 | |
| JPS6326741A (ja) | デ−タ処理装置の試験装置 | |
| JPS584458A (ja) | システム試験方式 | |
| JPS6123250A (ja) | 試験方式 | |
| JPS63300330A (ja) | ファ−ムウェアのデバッグ方法 | |
| JPH02148229A (ja) | Ｃｐｕを含む電子機器の自己診断システム | |
| JPS6011941A (ja) | デ−タ処理装置 | |
| JP2000227862A (ja) | データ処理装置 | |
| JPS61296441A (ja) | バスライン計測装置 | |
| JPS59211123A (ja) | 半導体集積回路 | |
| JPH0439697B2 (ja) | ||
| JPS6014377B2 (ja) | 論理装置の試験方式 | |
| JPH01265353A (ja) | プロセッサ集積回路装置 | |
| JPH01165978A (ja) | 半導体テスターのパターン発生器 | |
| JPS6019271A (ja) | デ−タ・チヤネル装置 | |
| JPH04284543A (ja) | マイクロコンピュータプログラムトレース装置 | |
| JPS648381B2 (ja) |