JPS58168160A - プログラムロ−デイング方式 - Google Patents
プログラムロ−デイング方式Info
- Publication number
- JPS58168160A JPS58168160A JP57050726A JP5072682A JPS58168160A JP S58168160 A JPS58168160 A JP S58168160A JP 57050726 A JP57050726 A JP 57050726A JP 5072682 A JP5072682 A JP 5072682A JP S58168160 A JPS58168160 A JP S58168160A
- Authority
- JP
- Japan
- Prior art keywords
- program
- loading
- test program
- memory
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｕ） 妬−のａ両分野
本発明は、値試ｌ／ＩＬ装置のＤ−ＲＡＭ（Ｄｙｎａｍ
ｉｃＲａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ＝Ｎ発
性のランダムアクセスメモリ、以下［Ｌ）−ルＡＭＪと
称する。）Ｋ＊に験装置の各種機能ｔテストする丸めの
テストプログラムを〇−ゲインクするプログラムａ−デ
ィング方式に関する。
ｉｃＲａｍｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ＝Ｎ発
性のランダムアクセスメモリ、以下［Ｌ）−ルＡＭＪと
称する。）Ｋ＊に験装置の各種機能ｔテストする丸めの
テストプログラムを〇−ゲインクするプログラムａ−デ
ィング方式に関する。
■ 技術の背景
通常、電子機部においては、機器の組立て時又は、保守
・点検時に、機器中の各入出力装置やメモリが正常に動
作するかを試験するために、それ等の機能をチェックす
るテストプログラム【１ｉ！行させて障害を発見す′る
ことが行なわれている。
・点検時に、機器中の各入出力装置やメモリが正常に動
作するかを試験するために、それ等の機能をチェックす
るテストプログラム【１ｉ！行させて障害を発見す′る
ことが行なわれている。
Ｃ） 従来′ＩｆＬ術と間慝点
従来、比較的簡単な構成の端末機勢においては装置内の
ｆＬＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ＝リ
ードオンリーメモリ、以下ｒＲＯＭＪと称する。）Ｋゲ
スト７ａグラムを格納しておき、試験はＲＯＭ内のテス
トプログラムを読み出すことにより行表ってい友か、Ｉ
ＩＬ疵のように庵末機が多機能化すると、テストプログ
ラムも巨大化し、ＲＯＭ内に収容し切れなくなプっつ＃
９、何らかの対策が望まれていた。そこで、テストプロ
グラムをＲＯＭに収容せず、試験時に外部から入出力装
置（例えば回線制御チャネル）【介してＤ−ＲＡＭＫｃ
Ｉ−ディングする方法も提案されているが、この場合、
ゲスト１０クラムをローディングする入出力装置に障害
があると、Ｑ−ディング目体を適正に行なえなくなり、
テストプログラムの実行に支障が生じる不都合がある。
ｆＬＯＭ （Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ＝リ
ードオンリーメモリ、以下ｒＲＯＭＪと称する。）Ｋゲ
スト７ａグラムを格納しておき、試験はＲＯＭ内のテス
トプログラムを読み出すことにより行表ってい友か、Ｉ
ＩＬ疵のように庵末機が多機能化すると、テストプログ
ラムも巨大化し、ＲＯＭ内に収容し切れなくなプっつ＃
９、何らかの対策が望まれていた。そこで、テストプロ
グラムをＲＯＭに収容せず、試験時に外部から入出力装
置（例えば回線制御チャネル）【介してＤ−ＲＡＭＫｃ
Ｉ−ディングする方法も提案されているが、この場合、
ゲスト１０クラムをローディングする入出力装置に障害
があると、Ｑ−ディング目体を適正に行なえなくなり、
テストプログラムの実行に支障が生じる不都合がある。
（２）発明の目的
本発＠祉、前述の欠点を解消すべく、回線チャネル勢の
入出力装置を介さずに被試験装置側のＤ−ＲＡＭに直！
Ｉデスドブログラムをローディングし得る１ｇクラムａ
−ディング方式を提供することを目的とするものである
。
入出力装置を介さずに被試験装置側のＤ−ＲＡＭに直！
Ｉデスドブログラムをローディングし得る１ｇクラムａ
−ディング方式を提供することを目的とするものである
。
６） 発明のＩＩＩＩｉｔ
即ち、本発明は、１０グラムに従って動作する動作機械
と、骸動作機械にパスを介して各々接続され、該動作機
械の実行するプログラムが格納されるメモリと鋏メモリ
へ１ａグラムをロードする第１００−ド手段とを１える
１０クラム動作システムにおいて、各々がバスで接続さ
れ、テストブークラムを格納する格納部及び前記第１の
ロード手段に代わってロードを行なう第２のロード手段
を備えるテスト装置と、前記第１のロード手段を無効に
する無効手段金膜け、＃テスト装置を前記プログラム動
作機械に接続し、且つ該無効手段によって第１のロード
手段を無効とし、該第２のロード手段によって該格納部
のテストプログラムを前記メモリへロードせしめて構成
される。
と、骸動作機械にパスを介して各々接続され、該動作機
械の実行するプログラムが格納されるメモリと鋏メモリ
へ１ａグラムをロードする第１００−ド手段とを１える
１０クラム動作システムにおいて、各々がバスで接続さ
れ、テストブークラムを格納する格納部及び前記第１の
ロード手段に代わってロードを行なう第２のロード手段
を備えるテスト装置と、前記第１のロード手段を無効に
する無効手段金膜け、＃テスト装置を前記プログラム動
作機械に接続し、且つ該無効手段によって第１のロード
手段を無効とし、該第２のロード手段によって該格納部
のテストプログラムを前記メモリへロードせしめて構成
される。
φ） 発明の実施例
以下、図面に示す＊ｍ例に基き、本発明を具体的に説倒
する。
する。
亀ｌＩ！Ａは本発明による１Ｐクラムロ一デイング方式
の一実施例を示すブロック図で−ある。
の一実施例を示すブロック図で−ある。
デスドブＣクラムローダ１は、菖１図に示すように、コ
ネクタ２にバス線３を介して接続された第１及び第２の
メモリ５．６を有してお択第１のメモリ５にはデスドア
９グラムＴＰ凡が格納され、第２のメモリ６には籐ｌの
メモリε中のデス） ７ ａクラムＴＰ几をａ−ディン
グするためのローディングプロタラムＬＰＲが格納され
ている。また、コネクタ２には一端が接地された接地線
７が接ｉしている。
ネクタ２にバス線３を介して接続された第１及び第２の
メモリ５．６を有してお択第１のメモリ５にはデスドア
９グラムＴＰ凡が格納され、第２のメモリ６には籐ｌの
メモリε中のデス） ７ ａクラムＴＰ几をａ−ディン
グするためのローディングプロタラムＬＰＲが格納され
ている。また、コネクタ２には一端が接地された接地線
７が接ｉしている。
一方、被試験装置である電子機器・１０はＣＰＵ１１を
有してお〕、ＣＰＵＩＩにはパス線１２を介してゲート
１３、Ｄ−ＲＡＭ１５及び入出力装置１６が接続してい
る。ゲート１３にはＲＯＭＩＴ及びインバータ１ｓが接
続しており、インバータ１８には抵抗ａｌｔ−介して電
源Ｖｃｃが、更にパス１ｉｌ１２、電源Ｖｃｃ、 ７−
ｘＧＮＤ等がＩＩ続され九コネクタ１＠が接続している
。
有してお〕、ＣＰＵＩＩにはパス線１２を介してゲート
１３、Ｄ−ＲＡＭ１５及び入出力装置１６が接続してい
る。ゲート１３にはＲＯＭＩＴ及びインバータ１ｓが接
続しており、インバータ１８には抵抗ａｌｔ−介して電
源Ｖｃｃが、更にパス１ｉｌ１２、電源Ｖｃｃ、 ７−
ｘＧＮＤ等がＩＩ続され九コネクタ１＠が接続している
。
また、Ｄ−凡ＡＭＩＳＫ紘すポート用バッデリ−２０が
ＩＩ絖している。
ＩＩ絖している。
本発ＷＡ鉱、以上のような構ｇを有するので、被試験装
置である電子機器１０の試験ｔダスト１０クラムＴＰ＆
を用いて行なう場合には、まず、Ｉａ器１０の電源を切
断した状態で、ゲスト１０クラム〇−ダ１のコネクタ２
に一慎器１０備のコネクタ１９に接続する。次に、楡４
Ｓ１０Ｉｉ１１の電源を投入すると、接地−７、コネク
タ２、ｔＳｔ介してインバータ１１１０人力儒か接地さ
れインバータ１８０入力信号の状態は１Ｌ″状態となり
、従って、インバータ１８の出力は１ｉ（ｌ状態となっ
てグー）１３が閉じ、パス−１２とｆＬＯＭ１７は切り
離される。一方、ＣＰＵ１１は、電源投入後、バス１ｉ
Ａ１２を介してＲＯＭ１７内の所定アドレスを貌み出・
す作業に入るが、ＲＯＭ１１はグー）１３によって切９
１ｗ１されているので、代わｐＫコネクタ１９．２を介
してバス１１１２．３によって接続されたローダ１円の
第２のメモリε中の同一アドレスを検索する。
置である電子機器１０の試験ｔダスト１０クラムＴＰ＆
を用いて行なう場合には、まず、Ｉａ器１０の電源を切
断した状態で、ゲスト１０クラム〇−ダ１のコネクタ２
に一慎器１０備のコネクタ１９に接続する。次に、楡４
Ｓ１０Ｉｉ１１の電源を投入すると、接地−７、コネク
タ２、ｔＳｔ介してインバータ１１１０人力儒か接地さ
れインバータ１８０入力信号の状態は１Ｌ″状態となり
、従って、インバータ１８の出力は１ｉ（ｌ状態となっ
てグー）１３が閉じ、パス−１２とｆＬＯＭ１７は切り
離される。一方、ＣＰＵ１１は、電源投入後、バス１ｉ
Ａ１２を介してＲＯＭ１７内の所定アドレスを貌み出・
す作業に入るが、ＲＯＭ１１はグー）１３によって切９
１ｗ１されているので、代わｐＫコネクタ１９．２を介
してバス１１１２．３によって接続されたローダ１円の
第２のメモリε中の同一アドレスを検索する。
（即ち、メモリ６円には、ＲＯＭ１７と同一のアドレス
を有する部分が存在する。）メモリε中の所定アドレス
には、１ｍｌのメモリ５からテストプログラムＴＰＲ１
１）−ＲＡＭＩ ５へΩ−ディングするロープインクプ
ログラムＬＰＲが格納されてお、Ｄ、ＣＰＵＩ Ｉｔ！
ブク／ ５ Ａ ＬＰＲに従って直ちに第１のメモリｓ
中に格納され九ゲスト１Ｑグラム’ｒｉ’ａ１１パス［
３，１２に介してＤ−ＲＡＭｔ５へ転送格納する。ブロ
クラムＴＰＲの転送が完了したところで機器１０の電源
を切断すると、図示しない電源回路から電源の切断信号
がＣＰＵｌｌＫＮＭｉ信号（マスク不可能な割り込み信
号）として出力され、ＣＰＵＩＩは（１−ＬＯＭ １７
はパス線１２に対して依然として切シ離されているので
）メモリ６円の所定アドレスに格納された電源切断用の
割シ込みプログラムを実行し、Ｄ−ＲＡＭ１５にバッテ
リーサポートを指示し、Ｄ−ＲＡＭＩＳ内に格納された
デストプククラムＴＰＲの破壊を防止する。電源が切断
されたところで、ローダ１ｔ−コネクタ１９から切９離
して、機器１０に対するダスト１ｃ１グラムＴＰＲのロ
ーディングは完了する。以後、ローダ１は、他の電子機
器１０に対するテストプログラムＴＰ几のローディング
の用に執次供されてゆくか、ロープインクが完了した機
器１０１１０−ダ１を切り７Ｍしたあと、再度電ａｔ投
入する。今度は、インバータ１８の入力側の信号状態は
ローダ１の切り離しＫよｊＩ袈地状態が解除され、それ
箇でのＩＬＩ状態から＠Ｈ″状態となり、従ってインバ
ータ１８の出力状態はＩＬＩ状態となって、ゲート１３
が開き、Ｒ，ＯＭＩＴとパス線１２が接続される。
を有する部分が存在する。）メモリε中の所定アドレス
には、１ｍｌのメモリ５からテストプログラムＴＰＲ１
１）−ＲＡＭＩ ５へΩ−ディングするロープインクプ
ログラムＬＰＲが格納されてお、Ｄ、ＣＰＵＩ Ｉｔ！
ブク／ ５ Ａ ＬＰＲに従って直ちに第１のメモリｓ
中に格納され九ゲスト１Ｑグラム’ｒｉ’ａ１１パス［
３，１２に介してＤ−ＲＡＭｔ５へ転送格納する。ブロ
クラムＴＰＲの転送が完了したところで機器１０の電源
を切断すると、図示しない電源回路から電源の切断信号
がＣＰＵｌｌＫＮＭｉ信号（マスク不可能な割り込み信
号）として出力され、ＣＰＵＩＩは（１−ＬＯＭ １７
はパス線１２に対して依然として切シ離されているので
）メモリ６円の所定アドレスに格納された電源切断用の
割シ込みプログラムを実行し、Ｄ−ＲＡＭ１５にバッテ
リーサポートを指示し、Ｄ−ＲＡＭＩＳ内に格納された
デストプククラムＴＰＲの破壊を防止する。電源が切断
されたところで、ローダ１ｔ−コネクタ１９から切９離
して、機器１０に対するダスト１ｃ１グラムＴＰＲのロ
ーディングは完了する。以後、ローダ１は、他の電子機
器１０に対するテストプログラムＴＰ几のローディング
の用に執次供されてゆくか、ロープインクが完了した機
器１０１１０−ダ１を切り７Ｍしたあと、再度電ａｔ投
入する。今度は、インバータ１８の入力側の信号状態は
ローダ１の切り離しＫよｊＩ袈地状態が解除され、それ
箇でのＩＬＩ状態から＠Ｈ″状態となり、従ってインバ
ータ１８の出力状態はＩＬＩ状態となって、ゲート１３
が開き、Ｒ，ＯＭＩＴとパス線１２が接続される。
一方、ＣＰＵＩ １は電源が投入されると、前述と同様
に８ＯＭＩＴ中の所定のアドレスを読み出す作業に入〕
（今（ロ）は、ＲＯＭ１７がパス−１２ＫＷ！続されて
いるので、ＣＰＵ１１の読み出しはＲＯＭＩＴから行な
われる。）、ＲＯＭ１７中に格納された命令によシ、Ｄ
−ＲＡＭ１５中の所定アドレスを読み出す。Ｄ−４Ａ
Ｍ１５中の所定アドレスＫＦｉ、デストブロクラムＴＰ
ＲがＤ−ルＡＭ１！１中にロープインクされていること
を示すフラグ及びプログラムＴＰＲｄＥＯ−ゲイングさ
れ九アドレスが示されているので、ＣＰＵ１１Ｆｉ直ち
ＫＤ−ＲＡＭ１５中のテスト１−グラムＴＰ）１を読み
出して７０グラムＴＰ）ｌに指示された試験を開始する
。なお、ローダ１によるロープインクが行なわれない場
合、即ちＤ−ＲＡＭ１５中に、１ｏグラＡ Ｔ Ｐ Ｒ
Ｏａ−ティングを示すフラグが立っていない場合には、
ＣＰＵ１ｌは、ＲＯＭ１７を再度検索して通常 ４（０
７０グラムを実行する。
に８ＯＭＩＴ中の所定のアドレスを読み出す作業に入〕
（今（ロ）は、ＲＯＭ１７がパス−１２ＫＷ！続されて
いるので、ＣＰＵ１１の読み出しはＲＯＭＩＴから行な
われる。）、ＲＯＭ１７中に格納された命令によシ、Ｄ
−ＲＡＭ１５中の所定アドレスを読み出す。Ｄ−４Ａ
Ｍ１５中の所定アドレスＫＦｉ、デストブロクラムＴＰ
ＲがＤ−ルＡＭ１！１中にロープインクされていること
を示すフラグ及びプログラムＴＰＲｄＥＯ−ゲイングさ
れ九アドレスが示されているので、ＣＰＵ１１Ｆｉ直ち
ＫＤ−ＲＡＭ１５中のテスト１−グラムＴＰ）１を読み
出して７０グラムＴＰ）ｌに指示された試験を開始する
。なお、ローダ１によるロープインクが行なわれない場
合、即ちＤ−ＲＡＭ１５中に、１ｏグラＡ Ｔ Ｐ Ｒ
Ｏａ−ティングを示すフラグが立っていない場合には、
ＣＰＵ１ｌは、ＲＯＭ１７を再度検索して通常 ４（０
７０グラムを実行する。
σ） 発明の詳細
な説明したように１本発明によれば、デス）７ｏ／ラム
ＴＰＲ（Ｈ格納した第１のメモリ５及び被試験装置であ
る電子機器１０１１１１のＲＯＭ１Ｔと同一のアドレス
を有する部分が存在し、かつ癲該アドレス部分にデスト
プロクラムＴＰＲｔａ−ディングするためのローディン
グプログラムＬＰＲを格納し九第２のメモリ６及び、几
ＯＭＩＴをパス線１２がら切９１Ｉ１１す手段である接
地線Ｔｔ″有し、それ等をコネクタ２を介してパス繍１
２尋と直接接続自在に設けたので、オフ、）７ｃｔ／ラ
ムＴＰＲｔ−被試験懺置儒のＤ−ＲＡＭＩＳＫ入出力輪
置を介さ装直［ｌａ−ディングすることかでき、入出力
装置の障害に圧右されないテスト１０グラムＴＰＲの適
正なローディング及びその後の実行が可能となるばかり
か、ｔストプａグラムＴＰ＆の巨大化ｒｃも対応が可能
となる。
ＴＰＲ（Ｈ格納した第１のメモリ５及び被試験装置であ
る電子機器１０１１１１のＲＯＭ１Ｔと同一のアドレス
を有する部分が存在し、かつ癲該アドレス部分にデスト
プロクラムＴＰＲｔａ−ディングするためのローディン
グプログラムＬＰＲを格納し九第２のメモリ６及び、几
ＯＭＩＴをパス線１２がら切９１Ｉ１１す手段である接
地線Ｔｔ″有し、それ等をコネクタ２を介してパス繍１
２尋と直接接続自在に設けたので、オフ、）７ｃｔ／ラ
ムＴＰＲｔ−被試験懺置儒のＤ−ＲＡＭＩＳＫ入出力輪
置を介さ装直［ｌａ−ディングすることかでき、入出力
装置の障害に圧右されないテスト１０グラムＴＰＲの適
正なローディング及びその後の実行が可能となるばかり
か、ｔストプａグラムＴＰ＆の巨大化ｒｃも対応が可能
となる。
第１図は本発明によるプログラムロープインク方式の一
実施例を示すブロック図である。 １・・・・・・デスドブログラムローダ２・・・・・・
コネクタ ５・・・・・・第１のメモリ ６・・・・・・第２のメモリ ド・・・・・切９−す手段（Ｉｉ地１１Ａ）１０・・・
・・・被試験装置（電子機器）１２・・・・・・パス線 １１・・・・・・ＲＯＭ
実施例を示すブロック図である。 １・・・・・・デスドブログラムローダ２・・・・・・
コネクタ ５・・・・・・第１のメモリ ６・・・・・・第２のメモリ ド・・・・・切９−す手段（Ｉｉ地１１Ａ）１０・・・
・・・被試験装置（電子機器）１２・・・・・・パス線 １１・・・・・・ＲＯＭ
Claims (1)
- プログラムに従って動作する動作機械と、該動作機械に
バスを介して％ｈ接続され、該動作機械の実行するプロ
グラムが格納されるメモリと咳メモリへ１０クラムをロ
ードする纂１のロード手段とを備えるプログラム動作シ
スデムにおいて、各々がバスで接続され、テストプログ
ラムを格納する格納部及び前記第１のロード手段に代わ
ってロードを行なう第２のロード手段を備えるテスト装
置と、前記第１のロード手段を無効にする無効手段を設
け、諌デスト装置を前記ブロクラム動作機械に接続し、
且つ該無効中＆によって第１のロード手段を無効とし、
諌籐２のロード手段によって該格納部のテストプログラ
ムを前記メモリへΩ−ドせしめることを特徴とするプ“
ａグラムａ−ディング方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050726A JPS58168160A (ja) | 1982-03-29 | 1982-03-29 | プログラムロ−デイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050726A JPS58168160A (ja) | 1982-03-29 | 1982-03-29 | プログラムロ−デイング方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168160A true JPS58168160A (ja) | 1983-10-04 |
| JPS6235698B2 JPS6235698B2 (ja) | 1987-08-03 |
Family
ID=12866860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050726A Granted JPS58168160A (ja) | 1982-03-29 | 1982-03-29 | プログラムロ−デイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168160A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053749B2 (en) | 2004-05-20 | 2006-05-30 | Koa Corporation | Metal plate resistor |
| JP2007233667A (ja) * | 2006-03-01 | 2007-09-13 | Hitachi Ltd | 障害検出方式 |
-
1982
- 1982-03-29 JP JP57050726A patent/JPS58168160A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053749B2 (en) | 2004-05-20 | 2006-05-30 | Koa Corporation | Metal plate resistor |
| JP2007233667A (ja) * | 2006-03-01 | 2007-09-13 | Hitachi Ltd | 障害検出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6235698B2 (ja) | 1987-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6820192B2 (en) | Central processing unit for easily testing and debugging programs | |
| US4698750A (en) | Security for integrated circuit microcomputer with EEPROM | |
| EP0510241A2 (en) | Upgradeable/downgradeable computer | |
| US6081892A (en) | Initial program load | |
| US6526464B1 (en) | Mechanism to expand address space of a serial bus | |
| US5286962A (en) | IC card for prevention of fraudulent use | |
| US5894549A (en) | System and method for fault detection in microcontroller program memory | |
| JPS58168160A (ja) | プログラムロ−デイング方式 | |
| JP3461956B2 (ja) | 集積回路制御 | |
| US5940783A (en) | Microprocessor and method of testing the same | |
| US5751641A (en) | Microprocessor memory test circuit and method | |
| JPH03147086A (ja) | Ｉｃカード | |
| JP3087282B2 (ja) | ソフトウェア開発支援装置 | |
| RU173842U1 (ru) | Устройство эмуляции одиночных сбоев во внутрикристальной кэш-памяти процессора | |
| JPH0516635B2 (ja) | ||
| JPH07319723A (ja) | マイクロコンピュータシステム | |
| JPS60231242A (ja) | マイクロプロセツサ開発支援装置 | |
| JPS61221837A (ja) | コンピユ−タの検査方法 | |
| JPS60179847A (ja) | 実配列および仮配列間の整合性チエツク方式 | |
| JPS6032213B2 (ja) | 論理装置の診断方式 | |
| JPH0496831A (ja) | マイクロプロセッサ周辺回路検査装置 | |
| JPH0137772B2 (ja) | ||
| JPS6016654B2 (ja) | プログラムデバツク方式 | |
| JPH0926895A (ja) | Ｅｅｐｒｏｍのエミュレーション回路 | |
| JPS59148958A (ja) | デバツグ装置 |