JPS6144373A - 半導体回路のテスト装置 - Google Patents
半導体回路のテスト装置Info
- Publication number
- JPS6144373A JPS6144373A JP59165270A JP16527084A JPS6144373A JP S6144373 A JPS6144373 A JP S6144373A JP 59165270 A JP59165270 A JP 59165270A JP 16527084 A JP16527084 A JP 16527084A JP S6144373 A JPS6144373 A JP S6144373A
- Authority
- JP
- Japan
- Prior art keywords
- test
- circuit
- data
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体回路のテスト装置に関し、特にマイクロ
ｅグロセッテの如き外部アクセス可能な半導体回路の動
作機能テストを行う装置に適するものである。
ｅグロセッテの如き外部アクセス可能な半導体回路の動
作機能テストを行う装置に適するものである。
（従来の技術）
半導体技術の発達により、マイクロ・プロセッサの需要
は加速度的に増大しているが、一方ではそのテスト装置
の開発が問題化されている。今日、半導体回路装置（以
下、ＬＳＩという）は、全てＬＳＩ・テスト装置が直接
入力するテスト・バターイによりて作動され、その出カ
バターンが期待値と比較照合されることによって良否が
判断される。
は加速度的に増大しているが、一方ではそのテスト装置
の開発が問題化されている。今日、半導体回路装置（以
下、ＬＳＩという）は、全てＬＳＩ・テスト装置が直接
入力するテスト・バターイによりて作動され、その出カ
バターンが期待値と比較照合されることによって良否が
判断される。
（発明が解決しようとする問題点）
しかしながら、マイクロ・プロセッサを、この従来装置
でテストしよ１５とすると、このＬＳＩは、通常１命令
実行だけで数個ないし数十個のテスト・パターンを必要
とし、しかも、これらのテスト・パターンは、リアル・
タイムを考慮し大形コンピュータによる論理シェミレー
ション等を経て作成されるので、テスト装置のメモリ容
量が大形化するのみでなく、グログツムの実行に時間が
かかり、回路装置の動作機能の良否のみを判断する、い
わゆる、実装テストを行なうには効率的でない。内部に
情報処理回路をもつマイクロ・プロセッサのようなＬＳ
Ｉでは、その回路動作が正常に機能することが、ｉＩｋ
＃！的には重要な意味をもつことが多いので、効率化さ
れた実装テスト装置の開発が望まれている。
でテストしよ１５とすると、このＬＳＩは、通常１命令
実行だけで数個ないし数十個のテスト・パターンを必要
とし、しかも、これらのテスト・パターンは、リアル・
タイムを考慮し大形コンピュータによる論理シェミレー
ション等を経て作成されるので、テスト装置のメモリ容
量が大形化するのみでなく、グログツムの実行に時間が
かかり、回路装置の動作機能の良否のみを判断する、い
わゆる、実装テストを行なうには効率的でない。内部に
情報処理回路をもつマイクロ・プロセッサのようなＬＳ
Ｉでは、その回路動作が正常に機能することが、ｉＩｋ
＃！的には重要な意味をもつことが多いので、効率化さ
れた実装テスト装置の開発が望まれている。
本発明の目的は、内部に情報処理回路をもつ半導体回路
のテスト装置を提供することである。
のテスト装置を提供することである。
本発明の半導体回路のテスト装置は、テスト・プログラ
ムおよびデータ照合手段を具備するテスト回路と、前記
テスト回路および被テスト用半導体回路の双方からそれ
ぞれアクセス可能なメモリとを含み、前記被テスト用半
導体回路は、前記テスト回路からメモリにロードされた
テスト、・プログラムを実行し、その演算出力データを
前記テスト回路に入力してそこでデータ照合されるよう
構成される。
ムおよびデータ照合手段を具備するテスト回路と、前記
テスト回路および被テスト用半導体回路の双方からそれ
ぞれアクセス可能なメモリとを含み、前記被テスト用半
導体回路は、前記テスト回路からメモリにロードされた
テスト、・プログラムを実行し、その演算出力データを
前記テスト回路に入力してそこでデータ照合されるよう
構成される。
（問題点を解決するだめの手段）
すなわち、本発明によれば、被テスト半導体回路（ＬＳ
Ｉ）とこれをテストするテスト回路との間には小容量の
メモリが介在される。
Ｉ）とこれをテストするテスト回路との間には小容量の
メモリが介在される。
このメモリは上記２つの回路の双方からアクセス可能な
機能を備え、テスト回路からロードさｎるテスト・プロ
グラムを収容するメモリ領域と、被テス）ＬＳＩから入
力する演算出力データを一時収容するメモリ領域とを備
える。テスト・プログラムおよびデータ照合回路は、従
来のＬＳＩ・テスト装置が既に具備しているので、具体
的には従来用すられているテスト装置の一部に１ この
小容量のメモリ装置を付加すれば足りる。
機能を備え、テスト回路からロードさｎるテスト・プロ
グラムを収容するメモリ領域と、被テス）ＬＳＩから入
力する演算出力データを一時収容するメモリ領域とを備
える。テスト・プログラムおよびデータ照合回路は、従
来のＬＳＩ・テスト装置が既に具備しているので、具体
的には従来用すられているテスト装置の一部に１ この
小容量のメモリ装置を付加すれば足りる。
（作 用）
テストに必要なプログラムは、テスト回路から介在メモ
リに一部ロードされる。被テスト・ＬＳＩはこのテスト
・プログラムを新たに付加された介在メモリからうけと
って実行し、その演算出力データを再び介在メモリに戻
す。介在メモリ忙戻された演算出力データはテスト回路
に入力されそこでデータ照合を受け、被テスト・ＬＳＩ
回路機能の良否が判定される。以下図面を参照して本発
明の詳細な説明する。
リに一部ロードされる。被テスト・ＬＳＩはこのテスト
・プログラムを新たに付加された介在メモリからうけと
って実行し、その演算出力データを再び介在メモリに戻
す。介在メモリ忙戻された演算出力データはテスト回路
に入力されそこでデータ照合を受け、被テスト・ＬＳＩ
回路機能の良否が判定される。以下図面を参照して本発
明の詳細な説明する。
（実施例）
図は本発明テスト装置の一実施例を示すブロック構成図
である。本実施列は、テスト・プログラムおよびデータ
照合手段を備えるテスト回路工と、被テスト半導体回路
（ＬＳ Ｉ ） ２と上記テスト回路１との間に介在さ
れるメモリ３とを含む。
である。本実施列は、テスト・プログラムおよびデータ
照合手段を備えるテスト回路工と、被テスト半導体回路
（ＬＳ Ｉ ） ２と上記テスト回路１との間に介在さ
れるメモリ３とを含む。
被テスト・ＬＳＩ２は内部に清報処理回路をもつので、
テスト回路１からは、このＬＳＩ２が通常の演算を行な
うに必要な最小限の命令プログラムが、データ入出力線
４を介しメモリ３にロードされる。また、このアドレス
信号はアドレス線５を介して彼テスト・ＬＳＩ２に同時
に入力される。
テスト回路１からは、このＬＳＩ２が通常の演算を行な
うに必要な最小限の命令プログラムが、データ入出力線
４を介しメモリ３にロードされる。また、このアドレス
信号はアドレス線５を介して彼テスト・ＬＳＩ２に同時
に入力される。
このロードすべきテスト・プログラムは、被テスト・Ｌ
ＳＩ２がマイクロ・プロセッサであれば、これを制御す
るに必要な命令レベルのものでよい。
ＳＩ２がマイクロ・プロセッサであれば、これを制御す
るに必要な命令レベルのものでよい。
このテスト・プログラムはデータ入出力線６を介し被テ
スト・ＬＳＩ２に送られ、また被テスト・ＬＳＩ２のｆ
Ｌ算比出力同じくデータ人出線６を介しメモリ３内に一
時記憶される。アドレス線７は、この際メモリ３に送ら
れるアドレス信号のためのものである。このようにして
、メモリ３に一時記憶された被テスト・ＬＳＩ２の演算
出力は、再びデータ入出力線４を介してテスト回路１の
データ照合回路に入り、データ内容の良否が照合される
。
スト・ＬＳＩ２に送られ、また被テスト・ＬＳＩ２のｆ
Ｌ算比出力同じくデータ人出線６を介しメモリ３内に一
時記憶される。アドレス線７は、この際メモリ３に送ら
れるアドレス信号のためのものである。このようにして
、メモリ３に一時記憶された被テスト・ＬＳＩ２の演算
出力は、再びデータ入出力線４を介してテスト回路１の
データ照合回路に入り、データ内容の良否が照合される
。
以上の説明から明らかなように、ロードすべきテスト・
プログラムはきわめて簡単なもので、マイクロ・プロセ
ッサのシステム動作に習熟した者であれば誰れでも容易
に作成することができる。
プログラムはきわめて簡単なもので、マイクロ・プロセ
ッサのシステム動作に習熟した者であれば誰れでも容易
に作成することができる。
従って、従来のテスト装置の如き大規模なプログラム作
成準備は不要となり、きわめて迅速に実装テストの結果
を知ることができる。また、新らたに介在せしめたメモ
リのメモリ容量も、１個の命令当りたかだか１〜２バイ
トの小容量ですむので、きわめて小規模なものである。
成準備は不要となり、きわめて迅速に実装テストの結果
を知ることができる。また、新らたに介在せしめたメモ
リのメモリ容量も、１個の命令当りたかだか１〜２バイ
トの小容量ですむので、きわめて小規模なものである。
更にテスト回路に従来のテスト装置を用いた場合には、
テスト装置ｉはテスト・プログラムをロードした後は一
応解放されるので、同時に複数個のテストを並行せしめ
るか、或いは異なる抽Ｍのテストを行なうことが可能で
ある。従って、テスト装置全体の稼動効率も向上し得る
ので、実用上顕著なる効果を有する。
テスト装置ｉはテスト・プログラムをロードした後は一
応解放されるので、同時に複数個のテストを並行せしめ
るか、或いは異なる抽Ｍのテストを行なうことが可能で
ある。従って、テスト装置全体の稼動効率も向上し得る
ので、実用上顕著なる効果を有する。
図は本発明テスト装置の一実施例を示すブロック構成図
である。 １・・・・・・テスト回路装置、２・・・・・・被テス
ト半導体回路、３・・・・・・メモリ族ｆａｔ、４ 、
６・・・・・・データ入出力線、５，７・・・・・・ア
ドレス線。 圓
である。 １・・・・・・テスト回路装置、２・・・・・・被テス
ト半導体回路、３・・・・・・メモリ族ｆａｔ、４ 、
６・・・・・・データ入出力線、５，７・・・・・・ア
ドレス線。 圓
Claims (1)
- テスト・プログラムおよびデータ照合手段を具備するテ
スト回路と、前記テスト回路および被テスト用半導体回
路の双方からそれぞれアクセス可能なメモリとを含み、
前記被テスト用半導体回路は、前記テスト回路から前記
メモリにロードされたテスト・プログラムを実行し、そ
の演算出力データが前記テスト回路装置にてデータ照合
されることを特徴とする半導体回路のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165270A JPS6144373A (ja) | 1984-08-07 | 1984-08-07 | 半導体回路のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165270A JPS6144373A (ja) | 1984-08-07 | 1984-08-07 | 半導体回路のテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6144373A true JPS6144373A (ja) | 1986-03-04 |
Family
ID=15809140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165270A Pending JPS6144373A (ja) | 1984-08-07 | 1984-08-07 | 半導体回路のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6144373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0040140A1 (fr) * | 1980-05-14 | 1981-11-18 | Rhone-Poulenc Industries | Procédé de préparation d'acides métaphénoxybenzoiques et de leurs esters alkyliques |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150187A (en) * | 1979-05-11 | 1980-11-21 | Fujitsu Ltd | Superhigh-speed logical testing method |
-
1984
- 1984-08-07 JP JP59165270A patent/JPS6144373A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150187A (en) * | 1979-05-11 | 1980-11-21 | Fujitsu Ltd | Superhigh-speed logical testing method |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0040140A1 (fr) * | 1980-05-14 | 1981-11-18 | Rhone-Poulenc Industries | Procédé de préparation d'acides métaphénoxybenzoiques et de leurs esters alkyliques |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6516428B2 (en) | On-chip debug system | |
| JPH0588859A (ja) | 両立性検査方法、システムコンポーネント及びコンピユータシステム | |
| US7441158B1 (en) | Embedded hardware debugging tool and associated method | |
| JP3200565B2 (ja) | マイクロプロセッサおよびその検査方法 | |
| JPS6144373A (ja) | 半導体回路のテスト装置 | |
| JP2019179284A (ja) | シミュレーションシステム、及びシミュレーションプログラム | |
| US7089140B1 (en) | Programmable logic device and method of testing a programmable logic device | |
| JP2924392B2 (ja) | マイクロコンピュータシステム | |
| JPS61221837A (ja) | コンピユ−タの検査方法 | |
| JPS58154055A (ja) | デイスク装置の試験装置 | |
| JPS6276756A (ja) | 自己検査回路を備えた半導体装置 | |
| JPH06161987A (ja) | 制御装置のシミュレータ | |
| JPS6011941A (ja) | デ−タ処理装置 | |
| JPS63157244A (ja) | 周辺装置試験プログラムデバグ方式 | |
| JPH03201037A (ja) | Ｌｓｉの試験方式 | |
| JPH0792768B2 (ja) | マイクロコンピュータ | |
| JPH03269735A (ja) | マイクロプロセッサボードのテスト処理方式 | |
| JPS6014377B2 (ja) | 論理装置の試験方式 | |
| JPH03296146A (ja) | プログラム開発支援装置 | |
| JPS61231633A (ja) | マイクロプロセツサ | |
| JPS6370178A (ja) | 試験装置 | |
| JPH029370B2 (ja) | ||
| JPS62211742A (ja) | ソフトウエアテスト方式 | |
| JPH04344938A (ja) | 割込発生回路 | |
| JPH0322146A (ja) | マイクロプログラム制御装置 |