JPS62211742A - ソフトウエアテスト方式 - Google Patents
ソフトウエアテスト方式Info
- Publication number
- JPS62211742A JPS62211742A JP61054153A JP5415386A JPS62211742A JP S62211742 A JPS62211742 A JP S62211742A JP 61054153 A JP61054153 A JP 61054153A JP 5415386 A JP5415386 A JP 5415386A JP S62211742 A JPS62211742 A JP S62211742A
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- JP
- Japan
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- cpu
- monitor
- test
- instruction
- controller
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 12
- 238000013522 software testing Methods 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１允１
本発明はソフトウェアテスト方式に関し、特にマルチプ
ロセッサ構成のソフトウェアテスト方式】【 従来、この種のソフトウェアテスト方式では、インサー
キットエミュレータ（以下ＩＣＥとする）装置を用いて
おり、ｃｐｕ ＜中央処理装置）ボード上のマイクロプ
ロセッサの差し換えプローブを経由してマイクロプロセ
ッサの動作をＩＣＥ装置によってモニタし、制御してい
た。
ロセッサ構成のソフトウェアテスト方式】【 従来、この種のソフトウェアテスト方式では、インサー
キットエミュレータ（以下ＩＣＥとする）装置を用いて
おり、ｃｐｕ ＜中央処理装置）ボード上のマイクロプ
ロセッサの差し換えプローブを経由してマイクロプロセ
ッサの動作をＩＣＥ装置によってモニタし、制御してい
た。
このようなソフトウェアテスト方式では、各ＣＰＬＩに
対応したＩＣＥ装置を各ＣＰＵ個々に必要とするため、
費用の面で不経済であり、また全ＣＰＬＩを同時にスト
ップ又はランする等の同期機能がなく、マルチプロセッ
サシステムのソフトウェア動作確認上不便であるという
欠点があった。
対応したＩＣＥ装置を各ＣＰＵ個々に必要とするため、
費用の面で不経済であり、また全ＣＰＬＩを同時にスト
ップ又はランする等の同期機能がなく、マルチプロセッ
サシステムのソフトウェア動作確認上不便であるという
欠点があった。
１旦立亘碧
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、全ＣＰＵの同期制御ができ、経済的なソ
フトウェアテスト方式を提供することを目的とする。
されたもので、全ＣＰＵの同期制御ができ、経済的なソ
フトウェアテスト方式を提供することを目的とする。
１且二１羞
本発明によるソフトウェアテスト方式は、複数のマイク
ロプロセッサで構成されたマルチプロセッサシステムの
ソフトウェアテスト方式であって、前記各マイクロプロ
セッサに接続された共通のテスト制御手段を設け、前記
各マイクロブＯセッサを前記テスト制御手段によりテス
ト自在としたことを特徴とする。
ロプロセッサで構成されたマルチプロセッサシステムの
ソフトウェアテスト方式であって、前記各マイクロプロ
セッサに接続された共通のテスト制御手段を設け、前記
各マイクロブＯセッサを前記テスト制御手段によりテス
ト自在としたことを特徴とする。
実施例
次に本発明の一実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の制御手順を示すフローチャートであ
る。
本発明の一実施例の制御手順を示すフローチャートであ
る。
これらの図において、テストを行う対象となるマルチプ
ロセッサシステム（以下ターゲットシステムとする）１
は、その構成要素として、複数の個別プロセッサモジュ
ール２−ｉ （ｉ−１，・・・。
ロセッサシステム（以下ターゲットシステムとする）１
は、その構成要素として、複数の個別プロセッサモジュ
ール２−ｉ （ｉ−１，・・・。
ｎ）を有し、この個別プロセッサモジュール２−１は、
プロセッサ間通信路３（例えばバス構成あるいはネット
ワーク構成であってもよい）で接続されている。
プロセッサ間通信路３（例えばバス構成あるいはネット
ワーク構成であってもよい）で接続されている。
個別プロセッサモジュール２−１は、ＣＰＵボード４−
１と、メモリボード［又は１０（インプットアウトプッ
ト）ボードなど］５と、プロセッサ間インタフェース６
とにより構成され、ＣＰＬＪボード４−ｉとメモリボー
ド５およびプロセッサ間インタフェース６はプロセッサ
内部バス７で接続されるでいる。また、ＣＰＵボード４
−ｉ上にはＣＰＵモニタ１２−１を有する。
１と、メモリボード［又は１０（インプットアウトプッ
ト）ボードなど］５と、プロセッサ間インタフェース６
とにより構成され、ＣＰＬＪボード４−ｉとメモリボー
ド５およびプロセッサ間インタフェース６はプロセッサ
内部バス７で接続されるでいる。また、ＣＰＵボード４
−ｉ上にはＣＰＵモニタ１２−１を有する。
ターゲットシステム１の外側に単１の共通外部制ｔＩｌ
装置１０（以下外部制御装置とする）を設け、共通バス
１３を用いて外部制御装置１０とターゲットシステム１
内の各ＣＰＵボード４−ｉとを夫々接続する。この外部
制御装置１０内には、外部制御装置モニタ１１を有する
。
装置１０（以下外部制御装置とする）を設け、共通バス
１３を用いて外部制御装置１０とターゲットシステム１
内の各ＣＰＵボード４−ｉとを夫々接続する。この外部
制御装置１０内には、外部制御装置モニタ１１を有する
。
次に第２図に示すフローチャートを参照して本実施例の
制御手順を説明する。
制御手順を説明する。
外部制御装置１０が起動されると、ステップ２０におい
て「全ＣＰＵの一斉ストップ指示」が外部制御装置モニ
タ１１から共通バス１３を経由して全ＣＰＵボード４−
ｉに同報信号として通知され、各ＣＰＵボード４−ｉは
ＣＰＵモニタ１２−１によってＣＰＵの停止モードに遷
移する。続いてステップ２１において「特定ＣＰＵ上の
レジスタ、メモリ読出し又は書込み指示」が外部制御装
置モニタ１１から共通バス１３を経由して、特定のＣＰ
Ｕボード４−ｉのみを選択して通知され、そのＣＰＵモ
ニタ１２−１を介してレジスタ、メモリの読出し又は書
き込みがなされる。このステップ２１の「特定ＣＰＵ上
のレジスタ、メモリ読出し又は書込み指示」は、必要な
だけ繰返され、全て終了すると、次のステップ２２にお
いて「全ＣＰＵの一斉ラン指示」が、ステップ２０にお
ける「全ＣＰＬＪの一斉ストップ指示」の時と同様にし
て全ＣＰＵボード４−ｉに同報信号として通知される。
て「全ＣＰＵの一斉ストップ指示」が外部制御装置モニ
タ１１から共通バス１３を経由して全ＣＰＵボード４−
ｉに同報信号として通知され、各ＣＰＵボード４−ｉは
ＣＰＵモニタ１２−１によってＣＰＵの停止モードに遷
移する。続いてステップ２１において「特定ＣＰＵ上の
レジスタ、メモリ読出し又は書込み指示」が外部制御装
置モニタ１１から共通バス１３を経由して、特定のＣＰ
Ｕボード４−ｉのみを選択して通知され、そのＣＰＵモ
ニタ１２−１を介してレジスタ、メモリの読出し又は書
き込みがなされる。このステップ２１の「特定ＣＰＵ上
のレジスタ、メモリ読出し又は書込み指示」は、必要な
だけ繰返され、全て終了すると、次のステップ２２にお
いて「全ＣＰＵの一斉ラン指示」が、ステップ２０にお
ける「全ＣＰＬＪの一斉ストップ指示」の時と同様にし
て全ＣＰＵボード４−ｉに同報信号として通知される。
これにより、各ＣＰＵボード４−ｉはＣＰＵモニタ１２
−１によってＣＰＵの停止モードから実行モードに遷移
する。これによりターゲットシステム１の実行動作を外
部制御装置１１０によって監視しくステップ２３）、異
常動作がなければこのテストを終了し、異常動作があっ
た場合には、ステップ２０における「全ＣＰＵの一斉ス
トップ指示」に戻り、上述のテストを繰返す。
−１によってＣＰＵの停止モードから実行モードに遷移
する。これによりターゲットシステム１の実行動作を外
部制御装置１１０によって監視しくステップ２３）、異
常動作がなければこのテストを終了し、異常動作があっ
た場合には、ステップ２０における「全ＣＰＵの一斉ス
トップ指示」に戻り、上述のテストを繰返す。
このように、ステップ２０，２１．２２を繰返すことに
よって、ターゲットシステム１の組み込みソフトウェア
のテストを行うことができ、ＩＣＥ装置によるテストを
行うことなく、組み込みソフトウェアの開発が行え、ま
た全ての個別プロセッサモジュール２−１の一斉ストッ
プ又はランに関する同期制御を行うことができる。さら
に、各個別プロセッサモジュール２−１の個々にＩＣＥ
装置を接続してテストを行う必要がなくなるので、経済
的なソフトウェアテスト方式となる。
よって、ターゲットシステム１の組み込みソフトウェア
のテストを行うことができ、ＩＣＥ装置によるテストを
行うことなく、組み込みソフトウェアの開発が行え、ま
た全ての個別プロセッサモジュール２−１の一斉ストッ
プ又はランに関する同期制御を行うことができる。さら
に、各個別プロセッサモジュール２−１の個々にＩＣＥ
装置を接続してテストを行う必要がなくなるので、経済
的なソフトウェアテスト方式となる。
１１立ｌユ
以上説明したように本発明によれば、マルチプロセッサ
システムの各ＣＰＬＪと共通の制御装置とを共通バスで
接続して制御装置が各ＣＰＵを制御することによって、
全ＣＰＵの同期制御ができ、経済的なソフトウェアテス
ト方式を提供することができるという効果がある。
システムの各ＣＰＬＪと共通の制御装置とを共通バスで
接続して制御装置が各ＣＰＵを制御することによって、
全ＣＰＵの同期制御ができ、経済的なソフトウェアテス
ト方式を提供することができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の制御手順を示すフローチャートであ
る。 主要部分の符号の説明 ２−１〜２−ｎ・・・・・・個別プロセッサモジュール ４−１〜４− ｎ −＝ ・ＣＰ Ｕ ｌｏ・・・・・・共通外部制御装置 １１・・・・・・外部制御装置モニタ １２−１〜１２−ｎ−・−−−−ＣＰＩＪモニタ１３・
・・・・・共通バス
本発明の一実施例の制御手順を示すフローチャートであ
る。 主要部分の符号の説明 ２−１〜２−ｎ・・・・・・個別プロセッサモジュール ４−１〜４− ｎ −＝ ・ＣＰ Ｕ ｌｏ・・・・・・共通外部制御装置 １１・・・・・・外部制御装置モニタ １２−１〜１２−ｎ−・−−−−ＣＰＩＪモニタ１３・
・・・・・共通バス
Claims (1)
- 複数のマイクロプロセッサで構成されたマルチプロセッ
サシステムのソフトウェアテスト方式であって、前記各
マイクロプロセッサに接続された共通のテスト制御手段
を設け、前記各マイクロプロセッサを前記テスト制御手
段によりテスト自在としたことを特徴とするソフトウェ
アテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054153A JPS62211742A (ja) | 1986-03-12 | 1986-03-12 | ソフトウエアテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054153A JPS62211742A (ja) | 1986-03-12 | 1986-03-12 | ソフトウエアテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211742A true JPS62211742A (ja) | 1987-09-17 |
Family
ID=12962602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054153A Pending JPS62211742A (ja) | 1986-03-12 | 1986-03-12 | ソフトウエアテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211742A (ja) |
-
1986
- 1986-03-12 JP JP61054153A patent/JPS62211742A/ja active Pending
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