JPS58144265A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS58144265A JPS58144265A JP57026297A JP2629782A JPS58144265A JP S58144265 A JPS58144265 A JP S58144265A JP 57026297 A JP57026297 A JP 57026297A JP 2629782 A JP2629782 A JP 2629782A JP S58144265 A JPS58144265 A JP S58144265A
- Authority
- JP
- Japan
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- program
- test
- information
- adapter
- inhibiting
- Prior art date
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3668—Software testing
- G06F11/3672—Test management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体メモリのようなＩＣを試験するＩＣ試
験装置に関し、特にＩＣを試験している伏線において、
他の試験プログラムを例えばディバッグできるように構
成しようとするものである。
験装置に関し、特にＩＣを試験している伏線において、
他の試験プログラムを例えばディバッグできるように構
成しようとするものである。
〈発明の背景〉
半導体メモリ或はマイクロプロセラｆ吟のランダムロジ
ックＬＳＩのような半導体素子を試練するには例えばギ
ヤロッピングパターン或はウオーキングパターン、ピン
ポンパターンのような各種の試験パターン信号を被試験
重子に与え、予め決められたデータをメモリ部に記憶さ
せ、これを読出して期待値を比較し不一致が生じたとき
この素子を不良と判定するよりにしている。
ックＬＳＩのような半導体素子を試練するには例えばギ
ヤロッピングパターン或はウオーキングパターン、ピン
ポンパターンのような各種の試験パターン信号を被試験
重子に与え、予め決められたデータをメモリ部に記憶さ
せ、これを読出して期待値を比較し不一致が生じたとき
この素子を不良と判定するよりにしている。
試験装置は大別すると第１図に示すように中央制御装置
１０１と、アダプタ１０２と、テスト５１０３とから構
成される。テスト部１０３にはメモリ部を有し、このメ
モリ部に中央制御装置１０１から試験パターン信号を転
送し、この転送されたパターン信号を利用して試験が行
なわれる。テスト部１０３において試験実行中は中央制
御装ｆｉｌ１０１から指令信号が出され、その指令イぎ
号により試験動作が制御される。テス）ｉ＠５１０３に
送られる指令信号は中央制御装置１０１に内臘された主
記憶器１０４から続出されてテスト部１０３に与えられ
る。従って中央制御装置１０１の主記憶器１０４にはテ
ストに必要な制御手順がプログラムされて収納され、こ
れが遂次読出されてテスト部１０３に転送される。尚、
中央制御装置１０１には例えば隙極線管式懺示器１０５
、フロッピディスク１０６等が接続され、これらに試験
結果を表示し、記憶することができるように構成される
。
１０１と、アダプタ１０２と、テスト５１０３とから構
成される。テスト部１０３にはメモリ部を有し、このメ
モリ部に中央制御装置１０１から試験パターン信号を転
送し、この転送されたパターン信号を利用して試験が行
なわれる。テスト部１０３において試験実行中は中央制
御装ｆｉｌ１０１から指令信号が出され、その指令イぎ
号により試験動作が制御される。テス）ｉ＠５１０３に
送られる指令信号は中央制御装置１０１に内臘された主
記憶器１０４から続出されてテスト部１０３に与えられ
る。従って中央制御装置１０１の主記憶器１０４にはテ
ストに必要な制御手順がプログラムされて収納され、こ
れが遂次読出されてテスト部１０３に転送される。尚、
中央制御装置１０１には例えば隙極線管式懺示器１０５
、フロッピディスク１０６等が接続され、これらに試験
結果を表示し、記憶することができるように構成される
。
く従来の装置の欠点〉
従来の装置においては上述したようにテスト部１０３に
与える指令イー号は中央制御装置１０１の主メモリ１０
４から続出されてアダプタ１０２を介して転送される。
与える指令イー号は中央制御装置１０１の主メモリ１０
４から続出されてアダプタ１０２を介して転送される。
指令信号は常時出力されるものではなく、一般には転送
休止時間が多く存在する。この休止時間を利用してテス
ト部１０３からテスト結果等を取込む動作を行なうが、
それでも更に休止時間がある。このため例えば主記憶器
１０４の他の懺域に収納し九試験プログラムをディバッ
グすることが考えられる。然し乍ら従来の装置はディバ
ッグしようとするプログラムをテスト側の休止時間を利
用して読出すと、ディバックすべきプログラムの指令信
号がテスト部１０３に転送されてしまいテスト部１０３
が誤動作を起す欠点がある。仁の丸め従来はテスト中に
他のプログラムをディバッグすることができない構造と
なっている。
休止時間が多く存在する。この休止時間を利用してテス
ト部１０３からテスト結果等を取込む動作を行なうが、
それでも更に休止時間がある。このため例えば主記憶器
１０４の他の懺域に収納し九試験プログラムをディバッ
グすることが考えられる。然し乍ら従来の装置はディバ
ッグしようとするプログラムをテスト側の休止時間を利
用して読出すと、ディバックすべきプログラムの指令信
号がテスト部１０３に転送されてしまいテスト部１０３
が誤動作を起す欠点がある。仁の丸め従来はテスト中に
他のプログラムをディバッグすることができない構造と
なっている。
〈発明の目的〉
この発明で祉テスト中でも自由に他のプログラムをディ
バッグすることができるＩＣ試験装置を提供するにある
。
バッグすることができるＩＣ試験装置を提供するにある
。
〈発明の概要〉
この発明ではディバッグしようとするプログラムに予め
指令信号の転送禁止情報を挿入しておき、この転送禁止
情報によ如ディバッグしようとするプログラムが読出さ
れている間は、テスト部１０３への指令信号の転送を禁
止する手段を設けたものである。
指令信号の転送禁止情報を挿入しておき、この転送禁止
情報によ如ディバッグしようとするプログラムが読出さ
れている間は、テスト部１０３への指令信号の転送を禁
止する手段を設けたものである。
〈発明の実施例〉
第２図にこの発明の一実施例を示す。図中第１図と対応
する部分に紘同−符号を付している。中央制御装置１０
１の主記憶器１０４には、と＼ではテスト用プログラム
人とディバッグすべきプログラムＢとが収納されている
ものとする。
する部分に紘同−符号を付している。中央制御装置１０
１の主記憶器１０４には、と＼ではテスト用プログラム
人とディバッグすべきプログラムＢとが収納されている
ものとする。
通常のテスト動作は次の如くである。中央制御装［２０
１の制御によｐマイクロアドレス発生器２０２が動作し
、マイクロアドレス発生器２０２からＩｔ’ｌｌ １１
アドレス信号が出力される。この制御アドレス信号によ
υ主記憶器１０４に収納され九テスト指令情報が続出さ
れ、このテスト指令情報がアタ゛ゲタ１０２に転送され
る。アダプタ１０２は指令情報検出手段２０３を有し、
この指令情報検出手段２０３によりテスト指令情報を検
出する。
１の制御によｐマイクロアドレス発生器２０２が動作し
、マイクロアドレス発生器２０２からＩｔ’ｌｌ １１
アドレス信号が出力される。この制御アドレス信号によ
υ主記憶器１０４に収納され九テスト指令情報が続出さ
れ、このテスト指令情報がアタ゛ゲタ１０２に転送され
る。アダプタ１０２は指令情報検出手段２０３を有し、
この指令情報検出手段２０３によりテスト指令情報を検
出する。
指令情報検出手段２０３の検出出力によりフリップフロ
ップ２０４がセットされ、転送フラグがセットされる。
ップ２０４がセットされ、転送フラグがセットされる。
この例では時分割同期式タグ線方式ニヨリアドレス情報
とデータをテストＭｌ ０３に伝送する構成とじ九場合
を示す。つまりフリップフロップ２０４がセットされる
ことにょシタイミング回路２０５とコントロール回路２
０６が動作し、タグ＃２０７とデータ組２０８にそれぞ
れデータを設定し、クロックに同期してテストｍ １０
３にアドレス情報とデータを送シ出す。２０９はタグ＠
２０７に乗せる制御パルスを一時スドアするレジスタ、
２１１Ｕドライバである。また２１２社アドレス情報と
データとを選択してデータｍ２０８に乗せる丸めのマル
チプレクサ、２１３はマルチプレクサ２１２で選択され
たアドレス情報及びデータを一時スドアするレジスタ、
２１４はドライバを示す。
とデータをテストＭｌ ０３に伝送する構成とじ九場合
を示す。つまりフリップフロップ２０４がセットされる
ことにょシタイミング回路２０５とコントロール回路２
０６が動作し、タグ＃２０７とデータ組２０８にそれぞ
れデータを設定し、クロックに同期してテストｍ １０
３にアドレス情報とデータを送シ出す。２０９はタグ＠
２０７に乗せる制御パルスを一時スドアするレジスタ、
２１１Ｕドライバである。また２１２社アドレス情報と
データとを選択してデータｍ２０８に乗せる丸めのマル
チプレクサ、２１３はマルチプレクサ２１２で選択され
たアドレス情報及びデータを一時スドアするレジスタ、
２１４はドライバを示す。
テスト部１０３において、アドレス情報及びデータの受
信が完了すると受信完了信号がバス２１５を通じて転送
完了検出手段２１６に与えられフリップ７０ツブ２０４
とコントロール回路２０６ｔリセツトし、転送を終了す
る。テス）＠１０３に送られ九アドレス情報及びデー・
夕は一配憶器に記憶されテスト動作の制御信号として利
用される。
信が完了すると受信完了信号がバス２１５を通じて転送
完了検出手段２１６に与えられフリップ７０ツブ２０４
とコントロール回路２０６ｔリセツトし、転送を終了す
る。テス）＠１０３に送られ九アドレス情報及びデー・
夕は一配憶器に記憶されテスト動作の制御信号として利
用される。
この発明においてはテスト用プログラムＡの空き時間を
利用してプ、ログラムＢをディバッグできるように構成
するものである。このためプログラムＢにアダプタ禁止
情報Ｐｓｗを挿入する。このアダプタ禁止情報ＰＳＷは
プログラムＢが続出される毎に続出される。アダプタ禁
止情報ＰＳＷが続出されるとカえはフリップフロップに
よって構成し九アダプタ禁止フラグ発生器２１７がセッ
トされアダプタ禁止フラグ２１８が出力される。アダプ
タ禁止フラグ２１８が出力されることによりコントロー
ル回路２０６、伝送制御レジスタ２０９、マルチプレク
サ２１２、レジスタ２１ｓｔ−クリヤする。よってプロ
グラムＢからテスト部１０３に対するテスト指令情報が
読出されたとしても、このテスト指令情報がテスト部１
０３に転送されることはない。
利用してプ、ログラムＢをディバッグできるように構成
するものである。このためプログラムＢにアダプタ禁止
情報Ｐｓｗを挿入する。このアダプタ禁止情報ＰＳＷは
プログラムＢが続出される毎に続出される。アダプタ禁
止情報ＰＳＷが続出されるとカえはフリップフロップに
よって構成し九アダプタ禁止フラグ発生器２１７がセッ
トされアダプタ禁止フラグ２１８が出力される。アダプ
タ禁止フラグ２１８が出力されることによりコントロー
ル回路２０６、伝送制御レジスタ２０９、マルチプレク
サ２１２、レジスタ２１ｓｔ−クリヤする。よってプロ
グラムＢからテスト部１０３に対するテスト指令情報が
読出されたとしても、このテスト指令情報がテスト部１
０３に転送されることはない。
プログラムＢを順次読出して、仮想的に中央制御装置１
０１を動作させる。プログラムＢを読出している途中に
おいてテストプログラムＡから要求が出されると、プロ
グラムＢｏ読出はそのアドレス位置で保貿され、プログ
ラム人の続出状態に移る。このときアダプタ禁止フラグ
発生器２１７はリセットされ、アダプタ１０２の禁止フ
ラグは解除される。プログラムＡにおいて再び空き時間
が発生するとプログ２ムＢＣ）続出に移される。このと
きプログラムＢのアダプタ禁止情報ＰＳＷが必ず読出さ
れてアダプタ禁止フラグ発生器２１７がセットされ、ア
ダプタ１０２からテスト部１０３へのデータ転送が禁止
される。アダプタ禁止情報ＰＳＷが読出されて後は先に
保貿したアドレス位置からプログラムＢが仮想的に実行
される。
０１を動作させる。プログラムＢを読出している途中に
おいてテストプログラムＡから要求が出されると、プロ
グラムＢｏ読出はそのアドレス位置で保貿され、プログ
ラム人の続出状態に移る。このときアダプタ禁止フラグ
発生器２１７はリセットされ、アダプタ１０２の禁止フ
ラグは解除される。プログラムＡにおいて再び空き時間
が発生するとプログ２ムＢＣ）続出に移される。このと
きプログラムＢのアダプタ禁止情報ＰＳＷが必ず読出さ
れてアダプタ禁止フラグ発生器２１７がセットされ、ア
ダプタ１０２からテスト部１０３へのデータ転送が禁止
される。アダプタ禁止情報ＰＳＷが読出されて後は先に
保貿したアドレス位置からプログラムＢが仮想的に実行
される。
こ＼でプログラムＢのディバッグは次の如く行なわれる
。プログラムＢの主要位置にトラップ処理情報を挿入し
ておく、プログラムＢの実行中にトラップ処理情報が読
出されるとアダプタ１０２に設けた指令情報検出手段２
０３がこのトラップ処理情報を検出し、転送フラグ発生
器を構成するフリップフロップ２０４をセットする。こ
のセット出力がアンドゲート２１９により検出され、ア
ンドゲート２１９からマイクロアドレス発生器２０２に
トラップ処理指令が与えられる。このトラップ処理指令
によシマイクロプログラム発生器２０２はトラップ処理
プログラムを実行する。
。プログラムＢの主要位置にトラップ処理情報を挿入し
ておく、プログラムＢの実行中にトラップ処理情報が読
出されるとアダプタ１０２に設けた指令情報検出手段２
０３がこのトラップ処理情報を検出し、転送フラグ発生
器を構成するフリップフロップ２０４をセットする。こ
のセット出力がアンドゲート２１９により検出され、ア
ンドゲート２１９からマイクロアドレス発生器２０２に
トラップ処理指令が与えられる。このトラップ処理指令
によシマイクロプログラム発生器２０２はトラップ処理
プログラムを実行する。
トラップ処理とは次の如くである。つまりトラップ処城
指令は実際のテストプログラムには存在しない。この存
在しない指令を実行しようとし九ときこのことを中央処
理装置２０１に通知する動作を行なわせる。この通知に
はそのプログラム上のアドレスも通知される。このアド
レスを表示器１０５又はフロッピディスク１０６に書込
んでおくことにより）ラップ処理し九アドレスを記録す
ることができる。よってプログラムＢＯ主費アドレスを
通過したことを知ることができ、プログラムＢをディバ
ッグすることができる。これと共にプログラムＢのテス
ト用指令情報が読出される毎にその指令情報が何の指令
であるか、テスト部１０３内のどの部位に対する指令か
、どのようなデータを送つ九か戚はどの部位からデータ
を読出そうとしたかを例えば表示器１０５に表示させる
か、又はプリンタによシブリントアウトさせるか、又は
フロッピディスク１０６に書込むかすればプログラムＢ
をトレースすることができる。
指令は実際のテストプログラムには存在しない。この存
在しない指令を実行しようとし九ときこのことを中央処
理装置２０１に通知する動作を行なわせる。この通知に
はそのプログラム上のアドレスも通知される。このアド
レスを表示器１０５又はフロッピディスク１０６に書込
んでおくことにより）ラップ処理し九アドレスを記録す
ることができる。よってプログラムＢＯ主費アドレスを
通過したことを知ることができ、プログラムＢをディバ
ッグすることができる。これと共にプログラムＢのテス
ト用指令情報が読出される毎にその指令情報が何の指令
であるか、テスト部１０３内のどの部位に対する指令か
、どのようなデータを送つ九か戚はどの部位からデータ
を読出そうとしたかを例えば表示器１０５に表示させる
か、又はプリンタによシブリントアウトさせるか、又は
フロッピディスク１０６に書込むかすればプログラムＢ
をトレースすることができる。
尚、トラップ処理を行なわせる場合は、それだけ時間が
長く掛ることとなる。このため短時間にプログラムＢを
ディバッグしたい場合にはマイクロアドレス発生器２０
２にトラップ禁止フラグを入力すればよい。トラップ禁
止フラグを入力しておくことによ）トラップ情報が続出
されてもトラップ処理が禁止されて次のアドレスが続出
される。
長く掛ることとなる。このため短時間にプログラムＢを
ディバッグしたい場合にはマイクロアドレス発生器２０
２にトラップ禁止フラグを入力すればよい。トラップ禁
止フラグを入力しておくことによ）トラップ情報が続出
されてもトラップ処理が禁止されて次のアドレスが続出
される。
このようにすれば短時間にプログラムＢを仮想的に実行
させることができ、プログラムＢのデータのチェック或
はプログラムＢにおいてループ（同一のルーチンを繰返
し説出す状態から抜は出せなくなること）が形成される
か否かをチェックすること等を行なうことができる。
させることができ、プログラムＢのデータのチェック或
はプログラムＢにおいてループ（同一のルーチンを繰返
し説出す状態から抜は出せなくなること）が形成される
か否かをチェックすること等を行なうことができる。
〈発明の効果〉
上述したようにこの発明によればディバッグしようとす
るプログラムＢにアダプタ禁止情報ＰＳＷを設定するこ
と、及びこのアダプタ禁止情報ＰＳＷが読出され九とき
セットされるアダプタ禁止フラグ発生器２１７を設け、
このアダプタ禁止７２グ発生Ｉａ２１７によす′アダプ
タ禁止フラグを出力しアダプタ１０２からテスト部１０
３への情報の転送を禁止させる構造を付加するだけでＩ
Ｃのテスト中でも他のプログラムをディバッグすること
ができる。
るプログラムＢにアダプタ禁止情報ＰＳＷを設定するこ
と、及びこのアダプタ禁止情報ＰＳＷが読出され九とき
セットされるアダプタ禁止フラグ発生器２１７を設け、
このアダプタ禁止７２グ発生Ｉａ２１７によす′アダプ
タ禁止フラグを出力しアダプタ１０２からテスト部１０
３への情報の転送を禁止させる構造を付加するだけでＩ
Ｃのテスト中でも他のプログラムをディバッグすること
ができる。
よって大きな変更を加えることなく、付加価値の高いＩ
Ｃ試験装置を得ることができる。
Ｃ試験装置を得ることができる。
尚、上述ではアダプタ禁止フラグ発生器２１７を中央ｆ
ｔｒｌＪＩ４１装置１０１に設けた場合を説明したがア
タ゛ブタ１０２に設けることもできる。ま九アンドゲー
ト２１９を中央制御Ｉ装置１０１に設けることもでき、
その選択は任意１選定できる。
ｔｒｌＪＩ４１装置１０１に設けた場合を説明したがア
タ゛ブタ１０２に設けることもできる。ま九アンドゲー
ト２１９を中央制御Ｉ装置１０１に設けることもでき、
その選択は任意１選定できる。
第１図は従来のＩＣ試験装置の説明に供するブロック図
、第２図はこの発明の一実施例を示すブロック図である
。 １０１：中央制御装置、１０２：アダプタ、１０３：テ
スト部、１０４：主記憶器、Ａ：テスト用プログラム、
Ｂ：デイイくラグすべきプログラム、２０１：中央処理
装置、２０２：マイクロアドレス発生器、２０３：指令
情報検出器。 ２１７：アダプタ禁止フラグ発生器。 代理人 草野 車 ｉｆ 図
、第２図はこの発明の一実施例を示すブロック図である
。 １０１：中央制御装置、１０２：アダプタ、１０３：テ
スト部、１０４：主記憶器、Ａ：テスト用プログラム、
Ｂ：デイイくラグすべきプログラム、２０１：中央処理
装置、２０２：マイクロアドレス発生器、２０３：指令
情報検出器。 ２１７：アダプタ禁止フラグ発生器。 代理人 草野 車 ｉｆ 図
Claims (1)
- 【特許請求の範囲】 ＋ＩＩＡ、 中央制御装置と、 Ｂ、中央制御装置からの各種指令信号によって動作する
テスト部と、 Ｃ９上記中央制御装置に内蔵され上記テスト部に指令信
号を与えるテスト用プログラムと、Ｄ、上記中央制御装
置に内蔵され上記テスト部の動作に関連しないディバッ
グすべ舞プログラムと、 Ｅ、このディバッグすべきプログラムが読出される毎に
上記テスト部に指令情報が伝送されることを阻止する手
段と、 を＾備して成るＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026297A JPS58144265A (ja) | 1982-02-19 | 1982-02-19 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57026297A JPS58144265A (ja) | 1982-02-19 | 1982-02-19 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58144265A true JPS58144265A (ja) | 1983-08-27 |
| JPS6218061B2 JPS6218061B2 (ja) | 1987-04-21 |
Family
ID=12189389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57026297A Granted JPS58144265A (ja) | 1982-02-19 | 1982-02-19 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58144265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216030A (ja) * | 2007-03-05 | 2008-09-18 | Yokogawa Electric Corp | 半導体試験システム |
-
1982
- 1982-02-19 JP JP57026297A patent/JPS58144265A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008216030A (ja) * | 2007-03-05 | 2008-09-18 | Yokogawa Electric Corp | 半導体試験システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6218061B2 (ja) | 1987-04-21 |
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