JPS6246019B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野の説明） 本発明はマイクロプログラム制御形の情報処理
装置に使用される誤り検査装置に関し、特にこの
ような情報処理装置におけるマイクロ命令の読出
しを検査するための誤り検査装置に関する。

（従来技術の説明） 情報処理装置の初期設定時における動作のひと
つに、情報処理装置内の各ハードウエアの正当性
を検査する過程がある。特に、マイクロプログラ
ム制御形の情報処理装置においては内蔵制御記憶
回路から読出されるマイクロ命令の内容を検査す
るための検査装置の試験を行わなければならな
い。斯かる検査装置の試験においては、奇偶検
査、または誤り訂正符号検査を行つて誤りを発見
することができる様な複数語のマイクロ命令があ
らかじめ制御記憶回路に記憶してある。この様に
しておけば、複数語のマイクロ命令を逐次読出し
たときに誤りが検出されるので、これによつて検
査装置が正しく動作しているか否かを確認し、正
しい動作を立証することができる。

従来、このような検査装置の試験はマイクロプ
ログラムによつて行われていたため、その制御が
複雑になり、ハードウエアの量が増加する傾向に
あつた。すなわち、マイクロ命令の実行を逐次矛
盾なく制御するためには、斯かる検査装置を試験
するためのマイクロ命令を実行する前に、試験さ
れるべきマイクロ命令のアドレス、および試験後
に実行すべきマイクロ命令のアドレスをあらかじ
めマイクロプログラムによつて設定しておく必要
があつた。さらに、斯かる試験を行なつている期
間には、試験されるべきマイクロ命令がマイクロ
命令レジスタに格納されている状態であつても、
このマイクロ命令の実行が阻止されるような回路
機能を備える必要があつた。このため、従来方式
ではハードウエアの量が著しく増大するという欠
点があつた。

（発明の目的の説明） 本発明の目的は従来の斯かる欠点を除去するた
め、第１および第２の制御論理部を具備し、第１
の制御論理部が第１の制御記憶回路と検査回路と
必要なレジスタとを含み、第２の制御論理部がマ
イクロプロセサと必要な回路とを含むことによ
り、ハードウエアの量を少なくして構成した誤り
検査装置を提供することにある。

（発明の構成と作用の説明） 本発明による誤り訂正符号検査装置はマイクロ
プログラム制御式の情報処理装置に使用されるも
のであつて、第１および第２の制御論理部を具備
したものである。第１の制御論理部は第１の制御
記憶回路と、マイクロ命令レジスタと、アドレス
レジスタと、検査回路と、第１のバスとを含む、
第２の制御論理部は第２の制御記憶回路と、マイ
クロプロセサと、第２のバスと、デコーダと、バ
スレジスタと、書込みフリツプフロツプと、読出
しフリツプフロツプと、実行阻止フリツプフロツ
プと、アドレスセツトフリツプフロツプとを含
む。

第１の制御記憶回路はマイクロ命令群より成る
マイクロプログラムの一部を記憶するものであ
る。マイクロ命令レジスタは第１の制御記憶回路
から読出したマイクロ命令を個々に格納するもの
である。アドレスレジスタは第１の制御記憶回路
のアドレスを表わしているアドレス情報を格納す
る回路である。検査回路は、例えばマイクロ命令
レジスタの内容の誤りに対して誤り訂正符号によ
る検査を行い、誤りが訂正可能であればマイクロ
命令レジスタの内容を訂正させ、誤りが訂正不可
能であれば誤り信号を送出するものである。検査
回路は奇偶検査を行うものであつてもよい。第１
のバスはマイクロ命令レジスタ、ならびにアドレ
スレジスタと第２の制御論理部との間でデータ、
あるいは制御情報を転送するためのものである。
第２の制御記憶回路はマイクロ命令群より成るマ
イクロプログラムの他の一部を記憶するものであ
る。マイクロプロセサは第２の制御記憶回路から
読出されたマイクロ命令群を個々に実行する回路
である。第２のバスはマイクロプロセサに直接接
続されていて、データ、あるいは制御情報を転送
するためのものである。デコーダは第２のバスか
ら転送されたデータ、あるいは制御情報を解読す
る回路である。バスレジスタは第１のバスに転送
すべきデータ、あるいは制御情報を一時記憶する
回路である。書込みフリツプフロツプは書込み信
号をセツトして、ラツチしておくための回路であ
る。書込み信号はデコーダから送出され、第１の
制御記憶回路に対して書込みを指示するための信
号である。読出しフリツプフロツプは読出し信号
をセツトして、ラツチしておくための回路であ
る。読出し信号はデコーダから送出され、第１の
制御記憶回路に対して読出しを指示するための信
号である。実行阻止フリツプフロツプは実行阻止
信号をセツトして、ラツチしておくための回路で
ある。実行阻止信号はデコーダから送出され、第
１の制御記憶回路に格納されているマイクロプロ
グラムの実行を阻止するための信号である。アド
レスセツトフリツプフロツプはアドレスセツト信
号をセツトして、ラツチしておくための回路であ
る。アドレスセツト信号はデコーダから送出さ
れ、第１の制御記憶回路のアドレスを第１のバス
からアドレスレジスタに転送する時に必要な信号
である。

（実施例の説明） 次に、本発明の実施例について図面を参照して
説明する。第１図は本発明に依つて構成した誤り
訂正符号検査装置の実施例のブロツク図である。
第１図において、誤り訂正符号検査装置は第１の
制御論理部１と、第２の制御論理部２とを具備し
ている。第１の制御論理部１は第１の制御記憶回
路１１と、マイクロ命令レジスタ１２と、アドレ
スレジスタ１４と、検査回路１３と、第１のバス
１５ａとを具備した部分である。第２の制御論理
部２は第２の制御記憶回路２２と、マイクロプロ
セサ２１と、第２のバス２１ａと、デコーダ２４
と、バスレジスタ２３と、書込みフリツプフロツ
プ２５と、読出しフリツプフロツプ２６と、実行
阻止フリツプフロツプ２７と、アドレスセツトフ
リツプフロツプ２８とを具備した部分である。

第１の制御記憶回路１１はマイクロ命令群より
成るマイクロプログラムの一部を記憶し、マイク
ロ命令レジスタ１２に個々のマイクロ命令を与え
る。マイクロ命令レジスタ１２はマイクロ命令を
個々に格納するものである。アドレスレジスタ１
４はアドレス情報を格納する回路で、このアドレ
ス情報は第１の制御回路１１のアドレスを表わす
ものである。検査回路１３は、例えばマイクロ命
令レジスタ１２の内容に誤りがあつた場合に誤り
訂正符号による検査を行うものである。この誤り
が訂正可能であればマイクロ命令レジスタ１２の
内容を訂正させ、この誤りが訂正不可能であれば
誤信号を送出する。検査回路は奇偶検査を行うも
のとすることもできる。第１のバス１５ａはマイ
クロ命令レジスタ１２、ならびにアドレスレジス
タ１４と第２の制御論理部２との間でデータ、あ
るいは制御情報を転送するためのものである。第
２の制御記憶回路２２はマイクロ命令群より成る
マイクロプログラムの他の一部を記憶するもので
ある。マイクロプロセサ２１は第２の制御記憶回
路２２から読出されたマイクロ命令を個々に実行
するものである。第２のバス２１ａはマイクロプ
ロセサ２１に接続されていて、データ、あるいは
制御情報を転送するためのものである。デコーダ
２４は第２のバス２１ａから転送されたデータ、
あるいは制御情報を解読する回路である。バスレ
ジスタ２３は第１のバス１５ａに送出すべきデー
タ、あるいは制御情報を一時記憶する回路であ
る。書込みフリツプフロツプ２５は書込み信号を
セツトして、ラツチしておくための回路である。
読出しフリツプフロツプ２６は読出し信号をセツ
トして、ラツチしておくための回路である。実行
阻止フリツプフロツプ２７は実行阻止信号をセツ
トして、ラツチしておくための回路である。アド
レスセツトフリツプフロツプ２８はアドレスセツ
ト信号をセツトして、ラツチしておくための回路
である。書込み信号はデコーダ２４から送出さ
れ、第１の制御記憶回路１１に対して書込みを指
示するための信号である。読出し信号はデコーダ
２４から送出され、第１の制御記憶回路１１に対
して読出しを指示するための信号である。実行阻
止信号はデコーダ２４から送出され、第１の制御
記憶回路１１に格納されているマイクロプログラ
ムの実行を阻止する。アドレスセツト信号はデコ
ーダ２４から送出され、第１の制御記憶回路１１
のアドレスを第１のバス１５ａからアドレスレジ
スタ１４に転送する時に必要な信号である。

以下、本発明に依つて構成され、マイクロプロ
グラム制御式の情報処理装置に使用する誤り検査
装置の試験動作について説明する。情報処理装置
の初期設定の段階で、マイクロプログラムに含ま
れているマイクロ命令を検査するための誤り検査
装置の試験を行う時点では、マイクロプロセサ２
１はデコーダ２４を介してアドレスセツトフリツ
プフロツプ２８を制御し、アドレスセツト信号線
２８ａ上に出力が得られる様にする。斯かる制御
により、第１の制御記憶回路１１のアドレスを指
示しているアドレス情報をアドレスレジスタ１４
にセツトし、第２の制御記憶回路２２から読出し
たマイクロ命令を第２のバス２１ａ、バスレジス
タ２３、および第１のバス１５ａを経由して第１
の制御記憶回路１１へ格納する。引き続きマイク
ロプロセサ２１はデコーダ２４を介して書込みフ
リツプフロツプ２５を制御し、書込み信号線２５
ａ上に出力が得られる様にする。斯かる制御によ
つて、第２の制御記憶回路２２に格納されている
マイクロ命令を第２のバス２１ａ、バスレジスタ
２３、第１のバス１５ａ、およびマイクロ命令レ
ジスタ１２を経由して第１の制御記憶回路１１に
書込む。この場合、書込みはアドレスレジスタ１
４で指示されたアドレスに対して行われ、書込ま
れたマイクロ命令を再び検査のために読出して検
査回路１３に導びき、これによつて誤りを検出す
る様に構成してある。検査回路１３は訂正可能な
誤りと、訂正不可能な誤りとの双方の誤りを検出
することができ、さらにマイクロ命令のどのビツ
ト位置における誤りであつても検出可能である。
従つて、検査回路１３の試験はこれらの組合せの
すべてのマイクロ命令に対して、どのビツト位置
における誤りであつても検出することが可能であ
る。従つて、検査回路１３の試験はこれらの組合
せのすべてのマイクロ命令について行う必要があ
る。これらのマイクロ命令の書込みはマイクロプ
ロセサ２１が１づつ増分させたアドレス情報を順
次アドレスレジスタ１４に格納しながら、上に説
明したと同様な手法により行われる。依つて、第
１の制御記憶回路１１の連続したアドレスに対し
て、順次これらのマイクロ命令が書込まれる。以
上書込みが終了すると、マイクロプロセサ２１は
デコーダ２４を介してアドレスセツトフリツプフ
ロツプ２８を制御しアドレスセツト信号線２８ａ
上にアドレスセツトフリツプフロツプ２８から出
力を送出し、書込みの場合と同様な方法でアドレ
ス情報をアドレスレジスタ１４にセツトする。こ
の場合、アドレス情報は上記方法によつて書込ん
だ最初のアドレスを表わすものである。引き続き
マイクロプロセサ２１はデコーダ２４を介して読
出しフリツプフロツプ２６を制御し、読出し信号
線２６ａ上に読出しフリツプフロツプ２６から出
力を送出する様に制御する。これによつて、アド
レスレジスタ１４で指示された第１の制御記憶回
路１１のアドレスからマイクロ命令がマイクロ命
令レジスタ１２に読出される。このマイクロ命令
は上記書込み動作によつて書込んだマイクロ命令
であり、検査回路１３によつてマイクロ命令から
訂正可能な誤り、または訂正不可能な誤りかを検
出できる。読出し動作時に誤り信号線１３ａの信
号が訂正可能な誤りを表示していれば、検査回路
１３によつてマイクロ命令レジスタ１２の内容が
正しい内容に変更される。さらに、マイクロプロ
セサ２１は誤り信号線１３ａ上の信号を第２のバ
ス２１ａから読取つて判別する。誤り信号線１３
ａ上の信号が訂正可能な誤りを表示していれば、
マイクロプロセサ２１はマイクロ命令レジスタ１
２の内容を第１のバス１５ａ、および第２のバス
２１ａを経由して読取り、正しく訂正されている
か否かを調べる。マイクロ命令が正しく訂正され
ていれば、検査回路１３を使つて誤り信号線１３
ａ上の信号による誤り訂正が正しく行われたこと
が立証されたわけである。第１の制御記憶回路１
１には検査回路１３を試験するための複数個のマ
イクロ命令が書込まれているので、マイクロプロ
セサ２１は引き続き次のマイクロ命令を第１の制
御記憶回路１１から読出し、上記と同様な方法で
検査回路１３の試験を行う。この読出し、および
試験の過程は前記書込み時に書込んだマイクロ命
令数だけ実行される。この実行中、マイクロプロ
セサ２１はデコーダ２４を介して実行阻止フリツ
プフロツプ２７を制御し、実行阻止信号線２７ａ
上に出力を送出しているので、マイクロ命令レジ
スタ１２に読出されたマイクロ命令は実行されな
い。

本構成においては小型で低速度のマイクロプロ
セサ２１が使用できるので、従来技術に比べてハ
ードウエアの量を減少させることができる。

（発明の効果の説明） 本発明は以上述べたように誤り検査装置の内部
にマイクロプロセサを備えることによつて検査機
能の試験のためのハードウエア量を少なくできる
という効果がある。

さらに、マイクロプロセサ２１によればマイク
ロプログラム制御方式の特徴である高度な論理機
能を内蔵することができ、機能に融通性を持たせ
ることができるので、マイクロプロセサ２１によ
つて本実施例以外の機能を併せて実行できるとい
う効果もある。なお、本発明において検査回路１
３は誤り訂正符号の検査を行うものであるが、検
査回路１３が奇偶検査機能を有する場合には読出
されたマイクロ命令が訂正されるべきか否かの試
験は行われない。しかし、この場合も本発明の範
囲を越えるものではない。

【図面の簡単な説明】

第１図は本発明に依る誤り検査装置のブロツク
図である。 １，２…制御論理部、１１，２２…制御記憶回
路、１２…マイクロ命令レジスタ、１３…検査回
路、１４…アドレスレジスタ、１５ａ，２１ａ…
バス、２１…マイクロプロセサ、２３…バスレジ
スタ、２４…デコーダ、２５…書込みフリツプフ
ロツプ、２６…読出しフリツプフロツプ、２７…
実行阻止フリツプフロツプ、２８…アドレスセツ
トフリツプフロツプ。

Claims (1)

【特許請求の範囲】
1. １ マイクロプログラム制御式の情報処理装置に
   使用する誤り検査装置であつて、第１および第２
   の制御論理部を具備し、且つ、前記第１の制御論
   理部がマイクロ命令群より成るマイクロプログラ
   ムの一部を記憶するための第１の制御記憶回路
   と、前記マイクロ命令群より任意のマイクロ命令
   を個々に取出して格納するためのマイクロ命令レ
   ジスタと、前記第１の制御記憶回路のアドレスを
   表わすアドレス情報を格納するためのアドレスレ
   ジスタと、前記マイクロ命令レジスタの内容に対
   して誤り訂正符号検査または奇偶検査を行い、検
   査結果を送出すると共に必要な措置を行うための
   検査回路と、前記マイクロ命令レジスタ、ならび
   に前記アドレスレジスタと前記第２の制御論理部
   との間でデータ、あるいは制御情報を転送するた
   めの第１のバスとを具備し、前記第２の制御論理
   部が前記マイクロ命令群より成るマイクロプログ
   ラムの他の一部を記憶するための第２の制御記憶
   回路と、前記第２の制御記憶回路から読出された
   前記マイクロ命令を実行するためのマイクロプロ
   セサと、前記マイクロプロセサに接続されていて
   前記データ、あるいは制御情報を転送するための
   第２のバスと、前記第２のバスから転送された前
   記データ、あるいは制御情報を解読するためのデ
   コーダと、前記第２のバスから前記第１のバスに
   転送すべき前記データ、あるいは制御情報を一時
   記憶するためのバスレジスタと、前記デコーダか
   ら送出され、前記第１の制御記憶回路に書込みを
   指示する書込み信号をラツチするための書込みフ
   リツプフロツプと前記デコーダから送出され、前
   記第１の制御記憶回路に読出しを指示する読出し
   信号をラツチするための読出しフリツプフロツプ
   と、前記デコーダから送出され、前記第１の制御
   記憶回路に格納されている前記マイクロプログラ
   ムの実行を阻止する実行阻止信号をラツチするた
   めの実行阻止フリツプフロツプと、前記デコーダ
   から送出され、前記第１の制御記憶回路のアドレ
   スを前記第１のバスから前記アドレスレジスタに
   転送するときに必要なアドレスセツト信号をラツ
   チするためのアドレスセツトフリツプフロツプと
   を具備したことを特徴とする誤り検査装置。