JPH1010206A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1010206A JPH1010206A JP8182756A JP18275696A JPH1010206A JP H1010206 A JPH1010206 A JP H1010206A JP 8182756 A JP8182756 A JP 8182756A JP 18275696 A JP18275696 A JP 18275696A JP H1010206 A JPH1010206 A JP H1010206A
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- voltage
- calibration
- signal
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Abstract
(57)【要約】
【課題】 本発明は、試験信号の電圧を変更したときに
行う任意キャリブレーションを高速に行えるようにした
半導体試験装置を提供する。 【解決手段】 ＤＵＴ４０の各ピンに供給する試験信
号の位相をスキューアジャスタ２１〜２ｎで制御してキ
ャリブレーションを実行する半導体試験装置において、
基準電圧におけるキャリブレーションデータを格納する
レジスタ５１〜５ｎを設け、前記スキューアジャスタ２
１〜２ｎのリニアリティの補正データを格納するリニア
ライズメモリ６１〜６ｎを設け、前記レジスタ５１〜５
ｎと前記リニアライズメモリ６１〜６ｎを切り換えて出
力するマルチプレクサ７１〜７ｎを設ける解決手段。
行う任意キャリブレーションを高速に行えるようにした
半導体試験装置を提供する。 【解決手段】 ＤＵＴ４０の各ピンに供給する試験信
号の位相をスキューアジャスタ２１〜２ｎで制御してキ
ャリブレーションを実行する半導体試験装置において、
基準電圧におけるキャリブレーションデータを格納する
レジスタ５１〜５ｎを設け、前記スキューアジャスタ２
１〜２ｎのリニアリティの補正データを格納するリニア
ライズメモリ６１〜６ｎを設け、前記レジスタ５１〜５
ｎと前記リニアライズメモリ６１〜６ｎを切り換えて出
力するマルチプレクサ７１〜７ｎを設ける解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、試験信号の電圧を
変更したときに行う任意キャリブレーションを高速に実
行できるようにした半導体試験装置に関する。
変更したときに行う任意キャリブレーションを高速に実
行できるようにした半導体試験装置に関する。
【０００２】
【従来の技術】従来技術の半導体試験装置のキャリブレ
ーションについて、図３と、図４と、図５とを参照して
説明する。
ーションについて、図３と、図４と、図５とを参照して
説明する。
【０００３】図３に示す半導体試験装置の被試験デバイ
スのＤＵＴ４０に試験信号を印加する要部構成は、ＤＵ
Ｔ４０の各ピンに印加する試験信号のピン１信号〜ピン
ｎ信号の各位相すなわち遅延時間を変化させるスキュー
アジャスタ２１〜２ｎと、キャリブレーションによる補
正データを格納するレジスタ５１〜５ｎと、試験信号を
設定電圧に増幅してＤＵＴ４０の各ピン１〜ｎに印加す
るドライバ３１〜３ｎとで構成している。
スのＤＵＴ４０に試験信号を印加する要部構成は、ＤＵ
Ｔ４０の各ピンに印加する試験信号のピン１信号〜ピン
ｎ信号の各位相すなわち遅延時間を変化させるスキュー
アジャスタ２１〜２ｎと、キャリブレーションによる補
正データを格納するレジスタ５１〜５ｎと、試験信号を
設定電圧に増幅してＤＵＴ４０の各ピン１〜ｎに印加す
るドライバ３１〜３ｎとで構成している。
【０００４】被測定デバイスのＤＵＴ４０が多ピンであ
り高速動作をさせるために、ドライバ３１〜３ｎからＤ
ＵＴ４０に印加される各ピン間の信号のタイミングが正
確であることが要求される。
り高速動作をさせるために、ドライバ３１〜３ｎからＤ
ＵＴ４０に印加される各ピン間の信号のタイミングが正
確であることが要求される。
【０００５】例えば、設定時間が同一の試験信号をＤＵ
Ｔ４０の各ピンに印加するときに、各ピン間のタイミン
グの誤差すなわち位相遅れの誤差であるスキューはでき
るだけ小さいことが必要とされる。
Ｔ４０の各ピンに印加するときに、各ピン間のタイミン
グの誤差すなわち位相遅れの誤差であるスキューはでき
るだけ小さいことが必要とされる。
【０００６】従って、スキューを小さくして、試験が精
度よくおこなえる様にするために、試験プログラムで設
定した信号のタイミングと、実際にデバイスに印加され
る信号のタイミングとの誤差補正をするために、キャリ
ブレーションを実行する必要がある。
度よくおこなえる様にするために、試験プログラムで設
定した信号のタイミングと、実際にデバイスに印加され
る信号のタイミングとの誤差補正をするために、キャリ
ブレーションを実行する必要がある。
【０００７】そのため、半導体試験装置のキャリブレー
ションは、一定時間経過毎、例えば１０分毎に行うが、
更に、試験条件を変えたとき、例えば試験信号の電圧を
任意に変化させたときにもキャリブレーション（以後、
任意キャリブレーションと略記する）の実行をおこなっ
ている。
ションは、一定時間経過毎、例えば１０分毎に行うが、
更に、試験条件を変えたとき、例えば試験信号の電圧を
任意に変化させたときにもキャリブレーション（以後、
任意キャリブレーションと略記する）の実行をおこなっ
ている。
【０００８】通常、図５に示すように、試験電圧を変化
させたときに実行する任意キャリブレーションのデータ
取得方法は、試験電圧３Ｖの５０％点を基準にして、半
導体試験装置のストローブ信号を使って、バイナリサー
チにより振幅の変化点の時間を測定して求めている。そ
して、基準の信号との差を試験信号のキャリブレーショ
ンの補正データとしている。
させたときに実行する任意キャリブレーションのデータ
取得方法は、試験電圧３Ｖの５０％点を基準にして、半
導体試験装置のストローブ信号を使って、バイナリサー
チにより振幅の変化点の時間を測定して求めている。そ
して、基準の信号との差を試験信号のキャリブレーショ
ンの補正データとしている。
【０００９】ここで、バイナリサーチによる方法とは、
出力信号の変化点の位相遅れの時間を求めるために用い
られる方法で、目標点とその点をはさむ２点の中点との
大小をストローブ信号を発生させてＰＡＳＳとＦＡＩＬ
の比較をし、サーチ領域を半分除き、この過程を繰り返
すことによって、ストローブ信号の最小分解能まで変化
させて目標点の測定値を決定していく方法である。
出力信号の変化点の位相遅れの時間を求めるために用い
られる方法で、目標点とその点をはさむ２点の中点との
大小をストローブ信号を発生させてＰＡＳＳとＦＡＩＬ
の比較をし、サーチ領域を半分除き、この過程を繰り返
すことによって、ストローブ信号の最小分解能まで変化
させて目標点の測定値を決定していく方法である。
【００１０】そして、バイナリサーチの方法により信号
の測定点が求まれば、図５に示すように、その測定値と
基準値との差を補正データとして、各ピン毎にレジスタ
５１〜５ｎに格納しておき、試験信号を出力するときレ
ジスタ５１〜５ｎから読みだして、位相遅れの誤差補正
をスキューアジャスタ２１〜２ｎでおこなう。
の測定点が求まれば、図５に示すように、その測定値と
基準値との差を補正データとして、各ピン毎にレジスタ
５１〜５ｎに格納しておき、試験信号を出力するときレ
ジスタ５１〜５ｎから読みだして、位相遅れの誤差補正
をスキューアジャスタ２１〜２ｎでおこなう。
【００１１】しかし、スキューアジャスタ２１〜２ｎ
は、複数個のゲートの接続を切り換えて、信号が通過す
るゲートの数を変えて、その位相遅れで信号の位相遅れ
（Ｔpd）を変化させているので、設定データの変化に対
してその位相遅れはリニアーに変化しない。また、設定
データを増加していったときに、設定分解能の誤差範囲
で位相の飛びが発生しないようにオーバラップしてい
る。
は、複数個のゲートの接続を切り換えて、信号が通過す
るゲートの数を変えて、その位相遅れで信号の位相遅れ
（Ｔpd）を変化させているので、設定データの変化に対
してその位相遅れはリニアーに変化しない。また、設定
データを増加していったときに、設定分解能の誤差範囲
で位相の飛びが発生しないようにオーバラップしてい
る。
【００１２】従って、試験信号の電圧を変えて試験をす
る場合は、試験信号の電圧中心点での位相が変わるの
で、レジスタ５１〜５ｎの設定データを変更しなければ
ならないが、スキューアジャスタ２１〜２ｎにリニアリ
ティがないので、試験まえにバイナリサーチによる任意
キャリブレーションを実行してスキューの誤差補正を行
う必要がある。そのため、試験まえの任意キャリブレー
ションの実行に時間がかかる。
る場合は、試験信号の電圧中心点での位相が変わるの
で、レジスタ５１〜５ｎの設定データを変更しなければ
ならないが、スキューアジャスタ２１〜２ｎにリニアリ
ティがないので、試験まえにバイナリサーチによる任意
キャリブレーションを実行してスキューの誤差補正を行
う必要がある。そのため、試験まえの任意キャリブレー
ションの実行に時間がかかる。
【００１３】
【発明が解決しようとする課題】上記説明のように、試
験信号の電圧を変えて試験をする場合は、スキューアジ
ャスタ２１〜２ｎにリニアリティがないので、そのつど
任意キャリブレーションをバイナリサーチにより実行し
ているためデバイス試験のスループットが低下する場合
が多く実用上の不便があった。
験信号の電圧を変えて試験をする場合は、スキューアジ
ャスタ２１〜２ｎにリニアリティがないので、そのつど
任意キャリブレーションをバイナリサーチにより実行し
ているためデバイス試験のスループットが低下する場合
が多く実用上の不便があった。
【００１４】そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、試験信号の電圧を変更した
ときに行う任意キャリブレーションを高速に行えるよう
にした半導体試験装置を提供することを目的としてい
る。
されたもので、その目的は、試験信号の電圧を変更した
ときに行う任意キャリブレーションを高速に行えるよう
にした半導体試験装置を提供することを目的としてい
る。
【００１５】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、ＤＵＴ４０の
各ピンに供給する試験信号の位相をスキューアジャスタ
２１〜２ｎで制御してキャリブレーションを実行する半
導体試験装置において、基準電圧におけるキャリブレー
ションデータを格納するレジスタ５１〜５ｎを設け、前
記スキューアジャスタ２１〜２ｎのリニアリティの補正
データを格納するリニアライズメモリ６１〜６ｎを設
け、前記レジスタ５１〜５ｎと前記リニアライズメモリ
６１〜６ｎを切り換えて出力するマルチプレクサ７１〜
７ｎを設け、試験電圧を変更したときに行う任意キャリ
ブレーションを高速に実行できることを特徴とした半導
体試験装置を要旨としている。
ためになされた請求項１に記載の発明は、ＤＵＴ４０の
各ピンに供給する試験信号の位相をスキューアジャスタ
２１〜２ｎで制御してキャリブレーションを実行する半
導体試験装置において、基準電圧におけるキャリブレー
ションデータを格納するレジスタ５１〜５ｎを設け、前
記スキューアジャスタ２１〜２ｎのリニアリティの補正
データを格納するリニアライズメモリ６１〜６ｎを設
け、前記レジスタ５１〜５ｎと前記リニアライズメモリ
６１〜６ｎを切り換えて出力するマルチプレクサ７１〜
７ｎを設け、試験電圧を変更したときに行う任意キャリ
ブレーションを高速に実行できることを特徴とした半導
体試験装置を要旨としている。
【００１６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１７】
【実施例】本発明の実施例について、図１と、図２とを
参照して説明する。
参照して説明する。
【００１８】構成は、図１に示すように、半導体試験装
置の被試験デバイスのＤＵＴ４０に試験信号を印加する
要部構成は、ＤＵＴ４０の各ピンに印加する試験信号の
ピン１信号〜ピンｎ信号の各位相すなわち遅延時間を変
化させるスキューアジャスタ２１〜２ｎと、キャリブレ
ーションの補正データを格納するレジスタ５１〜５ｎ
と、リニアライズメモリ６１〜６ｎと、マルチプレクサ
７１〜７ｎと、試験信号を設定電圧に増幅してＤＵＴ４
０の各ピン１〜ｎに印加するドライバ３１〜３ｎとで構
成している。
置の被試験デバイスのＤＵＴ４０に試験信号を印加する
要部構成は、ＤＵＴ４０の各ピンに印加する試験信号の
ピン１信号〜ピンｎ信号の各位相すなわち遅延時間を変
化させるスキューアジャスタ２１〜２ｎと、キャリブレ
ーションの補正データを格納するレジスタ５１〜５ｎ
と、リニアライズメモリ６１〜６ｎと、マルチプレクサ
７１〜７ｎと、試験信号を設定電圧に増幅してＤＵＴ４
０の各ピン１〜ｎに印加するドライバ３１〜３ｎとで構
成している。
【００１９】レジスタ５１〜５ｎは、基準電圧における
キャリブレーションの補正データをバイナリサーチによ
り求めて格納するための従来と同じレジスタである。
キャリブレーションの補正データをバイナリサーチによ
り求めて格納するための従来と同じレジスタである。
【００２０】リニアライズメモリ６１〜６ｎは、スキュ
ーアジャスタ２１〜２ｎのリニアリティを補正するデー
タを格納するメモリである。
ーアジャスタ２１〜２ｎのリニアリティを補正するデー
タを格納するメモリである。
【００２１】マルチプレクサ７１〜７ｎは、試験信号の
基準電圧でのキャリブレーションを行うときにａ側を選
択して直接レジスタ５１〜５ｎの設定値を出力し、試験
信号の試験電圧を変更して試験するときはｂ側を選択し
てレジスタ５１〜５ｎの設定値に加えてリニアライズ補
正したリニアライズメモリ６１〜６ｎの値を出力する。
基準電圧でのキャリブレーションを行うときにａ側を選
択して直接レジスタ５１〜５ｎの設定値を出力し、試験
信号の試験電圧を変更して試験するときはｂ側を選択し
てレジスタ５１〜５ｎの設定値に加えてリニアライズ補
正したリニアライズメモリ６１〜６ｎの値を出力する。
【００２２】ここで、リニアライズメモリ６１〜６ｎ
は、試験電圧範囲の全範囲に対してデータを格納すると
膨大なメモリ容量が必要となる。そこで、試験信号の信
号電圧と立ち上がり時間の位相変化の関係を折線近似す
ることでメモリ容量を少なくし、折れ線の単位区間は演
算により直線補完処理した値を出力する。
は、試験電圧範囲の全範囲に対してデータを格納すると
膨大なメモリ容量が必要となる。そこで、試験信号の信
号電圧と立ち上がり時間の位相変化の関係を折線近似す
ることでメモリ容量を少なくし、折れ線の単位区間は演
算により直線補完処理した値を出力する。
【００２３】次に具体例で説明すると、図２に示す試験
信号の基準の試験電圧の３Ｖの５０％点でのキャリブレ
ーションを、マルチプレクサ７１、７２、７ｎをａ側に
しておこなう。そして、試験電圧の３Ｖの５０％点、す
なわち１．５Ｖ点をオフセット点とする。
信号の基準の試験電圧の３Ｖの５０％点でのキャリブレ
ーションを、マルチプレクサ７１、７２、７ｎをａ側に
しておこなう。そして、試験電圧の３Ｖの５０％点、す
なわち１．５Ｖ点をオフセット点とする。
【００２４】そして、例えば試験電圧を１〜８Ｖの範囲
で変化させる場合に、その遅延時間の変化範囲は、立上
がり時間が０−１Ｖのとき６００ｐｓ、０−３Ｖのとき
１ｎｓ、０−８Ｖのとき３ｎｓとすると、おのおの５０
％点はそれぞれ３００ｐｓ、５００ｐｓ、１．５ｎｓと
なる。
で変化させる場合に、その遅延時間の変化範囲は、立上
がり時間が０−１Ｖのとき６００ｐｓ、０−３Ｖのとき
１ｎｓ、０−８Ｖのとき３ｎｓとすると、おのおの５０
％点はそれぞれ３００ｐｓ、５００ｐｓ、１．５ｎｓと
なる。
【００２５】そこで、０−３Ｖの５０％点をキャリブレ
ーションの中心点として、Δｔ１は２００ｐｓ、Δｔ２
は１．０ｎｓとなるので、０−３Ｖに対して＋２００ｐ
ｓから−１．０ｎｓまでを可変できる補正データをリニ
アライズメモリ６１〜６ｎに収得する。補正データの収
得はマルチプレクサ７１〜７ｎをｂ側にしてバイナリサ
ーチでおこなう。
ーションの中心点として、Δｔ１は２００ｐｓ、Δｔ２
は１．０ｎｓとなるので、０−３Ｖに対して＋２００ｐ
ｓから−１．０ｎｓまでを可変できる補正データをリニ
アライズメモリ６１〜６ｎに収得する。補正データの収
得はマルチプレクサ７１〜７ｎをｂ側にしてバイナリサ
ーチでおこなう。
【００２６】従って、試験電圧が１〜８Ｖの範囲でスキ
ューアジャスタ２１〜２ｎの１．５Ｖを基準値０とした
０．５Ｖ〜４Ｖの電圧変化にたいする位相遅れのリニア
リティの補正データが得られる。次に、得られたリニア
リティの補正データとレジスタ５１〜５ｎの設定値とを
演算加算して、リニアライズメモリ６１〜６ｎに格納す
る。
ューアジャスタ２１〜２ｎの１．５Ｖを基準値０とした
０．５Ｖ〜４Ｖの電圧変化にたいする位相遅れのリニア
リティの補正データが得られる。次に、得られたリニア
リティの補正データとレジスタ５１〜５ｎの設定値とを
演算加算して、リニアライズメモリ６１〜６ｎに格納す
る。
【００２７】そして、試験電圧を変更したときの電圧変
化に対して、マルチプレクサ７１〜７ｎをｂ側にしてリ
ニアライズメモリ６１〜６ｎのデータを読みだすこと
で、スキューアジャスタ２１〜２ｎの位相遅れは補正さ
れて設定される。
化に対して、マルチプレクサ７１〜７ｎをｂ側にしてリ
ニアライズメモリ６１〜６ｎのデータを読みだすこと
で、スキューアジャスタ２１〜２ｎの位相遅れは補正さ
れて設定される。
【００２８】従って、試験電圧を変更するごとにおこな
う任意キャリブレーションは、時間のかかるバイナリサ
ーチによるキャリブレーションで実行する必要はなくな
る。
う任意キャリブレーションは、時間のかかるバイナリサ
ーチによるキャリブレーションで実行する必要はなくな
る。
【００２９】ところで、この実施例では試験電圧の範囲
は１〜８Ｖとして説明したが、試験する電圧範囲は他の
電圧範囲でも、また負電圧でも同様にして実施できる。
は１〜８Ｖとして説明したが、試験する電圧範囲は他の
電圧範囲でも、また負電圧でも同様にして実施できる。
【００３０】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
あらかじめ試験電圧の範囲で位相補正のデータをリニア
ライズメモリに格納しておくので、試験電圧を変更した
ときでも、バイナリサーチによるキャリブレーションを
行う必要がなく、任意キャリブレーションリニアライズ
メモリからの読み出しだけで高速に実行できるので試験
のスループットが向上する効果が大である。
施され、以下に記載されるような効果を奏する。即ち、
あらかじめ試験電圧の範囲で位相補正のデータをリニア
ライズメモリに格納しておくので、試験電圧を変更した
ときでも、バイナリサーチによるキャリブレーションを
行う必要がなく、任意キャリブレーションリニアライズ
メモリからの読み出しだけで高速に実行できるので試験
のスループットが向上する効果が大である。
【図１】本発明の半導体試験装置の要部構成図である。
【図２】本発明の試験電圧の補正範囲である。
【図３】従来スキューのキャリブレーションを行う構成
図である。
図である。
【図４】スキューアジャスタの特性図である。
【図５】バイナリサーチの方法を示す図である。
２１、２２、２ｎ スキューアジャスタ ３１、３２、３ｎ ドライバ ４０ ＤＵＴ ５１、５２、５ｎ レジスタ ６１、６２、６ｎ リニアライズメモリ ７１、７２、７ｎ マルチプレクサ
Claims (1)
- 【請求項１】 被試験デバイスのＤＵＴ（４０）の各ピ
ンに供給する試験信号の位相をスキューアジャスタ（２
１〜２ｎ）で制御してキャリブレーションを実行する半
導体試験装置において、 基準電圧におけるキャリブレーションデータを格納する
レジスタ（５１〜５ｎ）を設け、 前記スキューアジャスタ（２１〜２ｎ）のリニアリティ
の補正データを格納するリニアライズメモリ（６１〜６
ｎ）を設け、 前記レジスタ（５１〜５ｎ）と前記リニアライズメモリ
（６１〜６ｎ）を切り換えて出力するマルチプレクサ
（７１〜７ｎ）を設け、 試験電圧を変更したときに行う任意キャリブレーション
を高速に実行できることを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182756A JPH1010206A (ja) | 1996-06-24 | 1996-06-24 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182756A JPH1010206A (ja) | 1996-06-24 | 1996-06-24 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010206A true JPH1010206A (ja) | 1998-01-16 |
Family
ID=16123891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182756A Pending JPH1010206A (ja) | 1996-06-24 | 1996-06-24 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1010206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001183432A (ja) * | 1999-12-28 | 2001-07-06 | Advantest Corp | タイミング調整方法、半導体試験装置におけるタイミングキャリブレーション方法 |
| JP2002365345A (ja) * | 2001-06-12 | 2002-12-18 | Advantest Corp | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
| CN106707220A (zh) * | 2016-12-03 | 2017-05-24 | 国网江西省电力公司电力科学研究院 | 一种典型非线性负荷单相电能表校验装置 |
-
1996
- 1996-06-24 JP JP8182756A patent/JPH1010206A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001183432A (ja) * | 1999-12-28 | 2001-07-06 | Advantest Corp | タイミング調整方法、半導体試験装置におけるタイミングキャリブレーション方法 |
| JP2002365345A (ja) * | 2001-06-12 | 2002-12-18 | Advantest Corp | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
| JP4526211B2 (ja) * | 2001-06-12 | 2010-08-18 | 株式会社アドバンテスト | 可変遅延回路の線形化方法、タイミング発生器及び半導体試験装置 |
| CN106707220A (zh) * | 2016-12-03 | 2017-05-24 | 国网江西省电力公司电力科学研究院 | 一种典型非线性负荷单相电能表校验装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030729 |