JPH08304482A - リアルタイムｆｆｔアナライザ - Google Patents
リアルタイムｆｆｔアナライザInfo
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- JPH08304482A JPH08304482A JP12958695A JP12958695A JPH08304482A JP H08304482 A JPH08304482 A JP H08304482A JP 12958695 A JP12958695 A JP 12958695A JP 12958695 A JP12958695 A JP 12958695A JP H08304482 A JPH08304482 A JP H08304482A
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Abstract
(57)【要約】
【目的】高速のリアルタイム性能を有すると共に、精度
の高いＦＦＴ演算結果が得られるリアルタイムＦＦＴア
ナライザを提供すること。 【構成】時間領域データを記憶する第１バッファ・メモ
リ１２-１と、この第１バッファ・メモリと同じ記憶容
量を有し、上記第１バッファ・メモリの所定領域まで上
記時間領域データが記憶された時から上記時間領域デー
タの記憶を開始する第２バッファ・メモリ１２-２と、
上記第１バッファ・メモリからの出力データをＦＦＴ演
算する第１ＦＦＴプロセッサ１４-１と、上記第２バッ
ファ・メモリからの出力データをＦＦＴ演算する第２Ｆ
ＦＴプロセッサ１４-２と、上記第１ＦＦＴプロセッサ
の演算出力を記憶する第１出力メモリ１６-１と、上記
第２ＦＦＴプロセッサの演算出力を記憶する第２出力メ
モリ１６-２とを具え、上記第１及び第２出力メモリの
内容を交互に読み出して周波数領域の出力データを生成
することを特徴とする。
の高いＦＦＴ演算結果が得られるリアルタイムＦＦＴア
ナライザを提供すること。 【構成】時間領域データを記憶する第１バッファ・メモ
リ１２-１と、この第１バッファ・メモリと同じ記憶容
量を有し、上記第１バッファ・メモリの所定領域まで上
記時間領域データが記憶された時から上記時間領域デー
タの記憶を開始する第２バッファ・メモリ１２-２と、
上記第１バッファ・メモリからの出力データをＦＦＴ演
算する第１ＦＦＴプロセッサ１４-１と、上記第２バッ
ファ・メモリからの出力データをＦＦＴ演算する第２Ｆ
ＦＴプロセッサ１４-２と、上記第１ＦＦＴプロセッサ
の演算出力を記憶する第１出力メモリ１６-１と、上記
第２ＦＦＴプロセッサの演算出力を記憶する第２出力メ
モリ１６-２とを具え、上記第１及び第２出力メモリの
内容を交互に読み出して周波数領域の出力データを生成
することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、リアルタイム（実時
間）でＦＦＴ（高速フーリエ変換）を行うリアルタイム
ＦＦＴアナライザに関する。
間）でＦＦＴ（高速フーリエ変換）を行うリアルタイム
ＦＦＴアナライザに関する。
【０００２】
【従来技術】被測定信号の周波数成分を解析する装置と
してＦＦＴ（高速フーリエ変換）技術を利用したＦＦＴ
アナライザが知られている。図４は、従来のリアルタイ
ムＦＦＴアナライザの要部の構成を示すブロック図であ
る。先ず、入力端子１０に供給される時間領域入力デー
タ列は、被測定信号である入力アナログ信号をアナログ
・デジタル変換器（図示せず）によりデジタル・データ
に変換した後のデータ列である。この時間領域入力デー
タ列が入力バッファ・メモリ１２に順次記憶される。こ
の入力バッファ・メモリ１２には、例えば１０２４サン
プル・データの時間領域データが記憶される。この時間
領域データは次のＦＦＴプロセッサ１４に転送され、こ
こで、窓関数演算及びＦＦＴ演算が実行される。ＦＦＴ
プロセッサ１４からの出力データ列は、出力バッファ・
メモリ１６に記憶され、出力端子１８を介して周波数領
域出力データ列として出力される。この出力データ列に
基づき、被測定信号の周波数成分の表示が生成される。
してＦＦＴ（高速フーリエ変換）技術を利用したＦＦＴ
アナライザが知られている。図４は、従来のリアルタイ
ムＦＦＴアナライザの要部の構成を示すブロック図であ
る。先ず、入力端子１０に供給される時間領域入力デー
タ列は、被測定信号である入力アナログ信号をアナログ
・デジタル変換器（図示せず）によりデジタル・データ
に変換した後のデータ列である。この時間領域入力デー
タ列が入力バッファ・メモリ１２に順次記憶される。こ
の入力バッファ・メモリ１２には、例えば１０２４サン
プル・データの時間領域データが記憶される。この時間
領域データは次のＦＦＴプロセッサ１４に転送され、こ
こで、窓関数演算及びＦＦＴ演算が実行される。ＦＦＴ
プロセッサ１４からの出力データ列は、出力バッファ・
メモリ１６に記憶され、出力端子１８を介して周波数領
域出力データ列として出力される。この出力データ列に
基づき、被測定信号の周波数成分の表示が生成される。
【０００３】ＦＦＴプロセッサ１４は、ＦＦＴ演算専用
の高速プロセッサであり、ワーク・メモリ２０、窓関数
演算器２２及びＦＦＴ演算器２４を含んでいる。図５
は、図４のＦＦＴアナライザの動作の説明のための図で
ある。時間領域入力データ列のサンプリング周期をＴと
し、入力バッファ・メモリ１２の記憶サンプル・データ
数をＮ（ＦＦＴ演算のデータ幅に等しい）とすると、入
力バッファ・メモリ１２にデータを満たすのに要する時
間は、ＮＴで表される。この時間間隔ＮＴの時間内にＦ
ＦＴ演算を完了することにより、リアルタイム（実時
間）処理を実現している。
の高速プロセッサであり、ワーク・メモリ２０、窓関数
演算器２２及びＦＦＴ演算器２４を含んでいる。図５
は、図４のＦＦＴアナライザの動作の説明のための図で
ある。時間領域入力データ列のサンプリング周期をＴと
し、入力バッファ・メモリ１２の記憶サンプル・データ
数をＮ（ＦＦＴ演算のデータ幅に等しい）とすると、入
力バッファ・メモリ１２にデータを満たすのに要する時
間は、ＮＴで表される。この時間間隔ＮＴの時間内にＦ
ＦＴ演算を完了することにより、リアルタイム（実時
間）処理を実現している。
【０００４】
【発明が解決しようとする課題】しかし、もし期間ＮＴ
の間にＦＦＴ演算の処理が完了しなければ、データの取
りこぼしが生じ、リアルタイム処理ができないこととな
る。また、図５に示すように、窓関数（曲線３０）を時
間領域データに乗算することにより、いわゆるスペクト
ル漏れを低減しているが、ＦＦＴ演算の対象区間の境界
付近（矢印で示す付近）では、被測定信号の不連続性を
抑圧すべく窓関数の振幅を殆ど０にしている。したがっ
て、ＦＦＴ演算区間の境界付近に存在する被測定信号の
成分を正確にＦＦＴ演算することができないという問題
がある。ＦＦＴプロセッサの処理速度が極めて高速であ
れば、従来のＦＦＴ演算処理を実行する処理と平行し
て、窓関数を乗算する区間（時間窓という）及びＦＦＴ
演算区間を変更し、リアルタイム性を損なわず、かつ正
確なＦＦＴ演算結果を得ることも理論的には不可能では
ない。しかし、ＦＦＴ演算プロセッサの演算速度には限
界があり、この演算速度を大幅に向上するのは容易では
ない。
の間にＦＦＴ演算の処理が完了しなければ、データの取
りこぼしが生じ、リアルタイム処理ができないこととな
る。また、図５に示すように、窓関数（曲線３０）を時
間領域データに乗算することにより、いわゆるスペクト
ル漏れを低減しているが、ＦＦＴ演算の対象区間の境界
付近（矢印で示す付近）では、被測定信号の不連続性を
抑圧すべく窓関数の振幅を殆ど０にしている。したがっ
て、ＦＦＴ演算区間の境界付近に存在する被測定信号の
成分を正確にＦＦＴ演算することができないという問題
がある。ＦＦＴプロセッサの処理速度が極めて高速であ
れば、従来のＦＦＴ演算処理を実行する処理と平行し
て、窓関数を乗算する区間（時間窓という）及びＦＦＴ
演算区間を変更し、リアルタイム性を損なわず、かつ正
確なＦＦＴ演算結果を得ることも理論的には不可能では
ない。しかし、ＦＦＴ演算プロセッサの演算速度には限
界があり、この演算速度を大幅に向上するのは容易では
ない。
【０００５】本発明の目的は、従来と同じ性能のＦＦＴ
プロセッサを使用しながら、実質的に２倍の高速演算を
可能にしたリアルタイムＦＦＴアナライザを提供するこ
とである。
プロセッサを使用しながら、実質的に２倍の高速演算を
可能にしたリアルタイムＦＦＴアナライザを提供するこ
とである。
【０００６】本発明の他の目的は、高速のリアルタイム
性能を有すると共に、正確なＦＦＴ演算結果が得られる
リアルタイムＦＦＴアナライザを提供することである。
性能を有すると共に、正確なＦＦＴ演算結果が得られる
リアルタイムＦＦＴアナライザを提供することである。
【０００７】
【課題を解決する為の手段】本発明のリアルタイムＦＦ
Ｔアナライザは、時間領域データを記憶する第１バッフ
ァ・メモリと、この第１バッファ・メモリと同じ記憶容
量を有し、上記第１バッファ・メモリの所定領域まで上
記時間領域データが記憶された時から上記時間領域デー
タの記憶を開始する第２バッファ・メモリと、上記第１
バッファ・メモリからの出力データをＦＦＴ演算する第
１ＦＦＴプロセッサと、上記第２バッファ・メモリから
の出力データをＦＦＴ演算する第２ＦＦＴプロセッサ
と、上記第１ＦＦＴプロセッサの演算出力を記憶する第
１出力メモリと、上記第２ＦＦＴプロセッサの演算出力
を記憶する第２出力メモリとを具え、上記第１及び第２
出力メモリの内容を交互に読み出して周波数領域の出力
データを生成することを特徴とする。
Ｔアナライザは、時間領域データを記憶する第１バッフ
ァ・メモリと、この第１バッファ・メモリと同じ記憶容
量を有し、上記第１バッファ・メモリの所定領域まで上
記時間領域データが記憶された時から上記時間領域デー
タの記憶を開始する第２バッファ・メモリと、上記第１
バッファ・メモリからの出力データをＦＦＴ演算する第
１ＦＦＴプロセッサと、上記第２バッファ・メモリから
の出力データをＦＦＴ演算する第２ＦＦＴプロセッサ
と、上記第１ＦＦＴプロセッサの演算出力を記憶する第
１出力メモリと、上記第２ＦＦＴプロセッサの演算出力
を記憶する第２出力メモリとを具え、上記第１及び第２
出力メモリの内容を交互に読み出して周波数領域の出力
データを生成することを特徴とする。
【０００８】また、本発明のリアルタイムＦＦＴアナラ
イザは、第１バッファ・メモリの記憶容量の２分の１ま
でデータが記憶された時に第２バッファ・メモリの記憶
を開始することを特徴とする。
イザは、第１バッファ・メモリの記憶容量の２分の１ま
でデータが記憶された時に第２バッファ・メモリの記憶
を開始することを特徴とする。
【０００９】更に、本発明のリアルタイムＦＦＴアナラ
イザは、時間領域入力データを共通に受け、等しい記憶
容量を有する並列接続されたｎ個（ｎは３以上の整数）
の入力バッファ・メモリと、該ｎ個の入力バッファ・メ
モリからの出力データを夫々ＦＦＴ演算するｎ個のＦＦ
Ｔプロセッサと、該ｎ個のＦＦＴプロセッサからの出力
データを夫々記憶し、順次異なる期間に夫々の記憶デー
タを出力するｎ個の出力バッファ・メモリとを具え、上
記ｎ個の入力バッファ・メモリの記憶開始時点は、上記
入力バッファ・メモリが上記時間領域入力データにより
満たされる期間のｎ分の１の期間ずつ順次ずらすことを
特徴とする。
イザは、時間領域入力データを共通に受け、等しい記憶
容量を有する並列接続されたｎ個（ｎは３以上の整数）
の入力バッファ・メモリと、該ｎ個の入力バッファ・メ
モリからの出力データを夫々ＦＦＴ演算するｎ個のＦＦ
Ｔプロセッサと、該ｎ個のＦＦＴプロセッサからの出力
データを夫々記憶し、順次異なる期間に夫々の記憶デー
タを出力するｎ個の出力バッファ・メモリとを具え、上
記ｎ個の入力バッファ・メモリの記憶開始時点は、上記
入力バッファ・メモリが上記時間領域入力データにより
満たされる期間のｎ分の１の期間ずつ順次ずらすことを
特徴とする。
【００１０】
【実施例】図１は、本発明の一実施例の構成を示すブロ
ック図である。図４の従来例に対応する要素には同一の
参照符号を付している。入力端子１０に供給された時間
領域入力データ列は、２つの並列接続された入力バッフ
ァ・メモリ１２-１及び１２-２に供給される。第１入力
バッファ・メモリ１２-１は、１０２４サンプル・デー
タの時間領域データを記憶する容量を有するＦＩＦＯ
（ファースト・イン・ファースト・アウト）型バッファ
・メモリである。第２入力バッファ・メモリ１２-２も
第１入力バッファ・メモリ１２-１と同じ記憶容量を有
する同様のＦＩＦＯメモリであるが、記憶の開始時点が
異なる。すなわち、第１入力バッファ・メモリ１２-１
の記憶容量の２分の１の部分までデータが記憶された時
点でフラグ信号を発生し、このフラグ信号に応じて第２
入力バッファ・メモリ１２-２がデータの記憶を開始す
る。したがって、これら２つの入力バッファ・メモリ１
２-１及び１２-２の記憶動作の開始時点は、ＮＴ／２の
期間だけずれることになる。本実施例では、Ｎ＝１０２
４、Ｔ＝１５６．２５ｎｓである。また、この実施例で
はフラグ信号で第２入力バッファ・メモリ１２-２を制
御しているが、従来の他のアドレス制御手段を用いても
良い。
ック図である。図４の従来例に対応する要素には同一の
参照符号を付している。入力端子１０に供給された時間
領域入力データ列は、２つの並列接続された入力バッフ
ァ・メモリ１２-１及び１２-２に供給される。第１入力
バッファ・メモリ１２-１は、１０２４サンプル・デー
タの時間領域データを記憶する容量を有するＦＩＦＯ
（ファースト・イン・ファースト・アウト）型バッファ
・メモリである。第２入力バッファ・メモリ１２-２も
第１入力バッファ・メモリ１２-１と同じ記憶容量を有
する同様のＦＩＦＯメモリであるが、記憶の開始時点が
異なる。すなわち、第１入力バッファ・メモリ１２-１
の記憶容量の２分の１の部分までデータが記憶された時
点でフラグ信号を発生し、このフラグ信号に応じて第２
入力バッファ・メモリ１２-２がデータの記憶を開始す
る。したがって、これら２つの入力バッファ・メモリ１
２-１及び１２-２の記憶動作の開始時点は、ＮＴ／２の
期間だけずれることになる。本実施例では、Ｎ＝１０２
４、Ｔ＝１５６．２５ｎｓである。また、この実施例で
はフラグ信号で第２入力バッファ・メモリ１２-２を制
御しているが、従来の他のアドレス制御手段を用いても
良い。
【００１１】第１及び第２入力バッファ・メモリ１２-
１及び１２-２の出力データは、夫々第１及び第２ＦＦ
Ｔプロセッサ１４-１及び１４-２に供給され、ＦＦＴ演
算が実行される。その後、第１及び第２ＦＦＴプロセッ
サ１４-１及び１４-２の出力が第１及び第２出力バッフ
ァ・メモリ１６-１及び１６-２に夫々供給される。これ
ら第１及び第２出力バッファ・メモリに記憶されたデー
タは、交互に読み出され、出力端子１８から周波数領域
出力データ列として出力される。
１及び１２-２の出力データは、夫々第１及び第２ＦＦ
Ｔプロセッサ１４-１及び１４-２に供給され、ＦＦＴ演
算が実行される。その後、第１及び第２ＦＦＴプロセッ
サ１４-１及び１４-２の出力が第１及び第２出力バッフ
ァ・メモリ１６-１及び１６-２に夫々供給される。これ
ら第１及び第２出力バッファ・メモリに記憶されたデー
タは、交互に読み出され、出力端子１８から周波数領域
出力データ列として出力される。
【００１２】図２は、第１及び第２ＦＦＴプロセッサ１
４-１及び１４-２の動作を説明するためのタイミング図
である。第１ＦＦＴプロセッサ１４-１のＦＦＴ演算区
間と第２ＦＦＴプロセッサ１４-２のＦＦＴ演算区間と
は、ＮＴ／２の時間だけずれている。これは、第１及び
第２入力バッファ・メモリ１２-１及び１２-２のデータ
記憶開始時点がＮＴ／２の時間だけずれていることに対
応するものである。このように、ＦＦＴ演算区間が時間
的にＮＴ／２だけずれると、窓関数の乗算される区間も
同じ時間だけずれることになる。その結果、第１ＦＦＴ
プロセッサによる演算区間の区切り部分のデータが窓関
数の乗算により抑圧されても、第２ＦＦＴプロセッサに
よる演算区間では、窓関数のピーク（最大位置）となっ
ているので、第１及び第２ＦＦＴプロセッサの演算出力
を総合すれば、全体としてＦＦＴ演算が全ての時間領域
データに対して均一に実行されることに相当する。した
がって、従来のように、ＦＦＴ演算区間の区切り部分の
演算が抑圧されることによる誤差を防止することができ
る。
４-１及び１４-２の動作を説明するためのタイミング図
である。第１ＦＦＴプロセッサ１４-１のＦＦＴ演算区
間と第２ＦＦＴプロセッサ１４-２のＦＦＴ演算区間と
は、ＮＴ／２の時間だけずれている。これは、第１及び
第２入力バッファ・メモリ１２-１及び１２-２のデータ
記憶開始時点がＮＴ／２の時間だけずれていることに対
応するものである。このように、ＦＦＴ演算区間が時間
的にＮＴ／２だけずれると、窓関数の乗算される区間も
同じ時間だけずれることになる。その結果、第１ＦＦＴ
プロセッサによる演算区間の区切り部分のデータが窓関
数の乗算により抑圧されても、第２ＦＦＴプロセッサに
よる演算区間では、窓関数のピーク（最大位置）となっ
ているので、第１及び第２ＦＦＴプロセッサの演算出力
を総合すれば、全体としてＦＦＴ演算が全ての時間領域
データに対して均一に実行されることに相当する。した
がって、従来のように、ＦＦＴ演算区間の区切り部分の
演算が抑圧されることによる誤差を防止することができ
る。
【００１３】図３は、図１の実施例の動作を更に説明す
るためのタイミング図である。サイクル１及び３は、図
１の第１入力バッファ・メモリ１２-１、第１ＦＦＴプ
ロセッサ１４-１、及び第１出力バッファ・メモリ１６-
１の動作を示している。サイクル２及び４は、第２入力
バッファ・メモリ１２-２、第２ＦＦＴプロセッサ１４-
２、及び第２出力バッファ・メモリ１６-２の動作を示
している。これら４つのサイクルにおいて、１６０μｓ
の期間ＤＩＮは、第１及び第２入力バッファ・メモリ１
２-１及び１２-２がＮ＝１０２４サンプル・データの時
間領域データ列を記憶する期間を表している。次の１５
０μｓのＦＦＴ処理の期間は、第１及び第２ＦＦＴプロ
セッサ１４-１及び１４-２が前段からデータを受け取っ
て、ＦＦＴ演算を実行し、その結果得られた周波数領域
データ列を後続の出力バッファ・メモリ１６-１及び１
６-２に転送するまでの期間を表す。最後の７５μｓの
ＤＯＵＴの期間は、出力バッファ・メモリ１６-１及び
１６-２が周波数領域データ列を出力する期間を表す。
るためのタイミング図である。サイクル１及び３は、図
１の第１入力バッファ・メモリ１２-１、第１ＦＦＴプ
ロセッサ１４-１、及び第１出力バッファ・メモリ１６-
１の動作を示している。サイクル２及び４は、第２入力
バッファ・メモリ１２-２、第２ＦＦＴプロセッサ１４-
２、及び第２出力バッファ・メモリ１６-２の動作を示
している。これら４つのサイクルにおいて、１６０μｓ
の期間ＤＩＮは、第１及び第２入力バッファ・メモリ１
２-１及び１２-２がＮ＝１０２４サンプル・データの時
間領域データ列を記憶する期間を表している。次の１５
０μｓのＦＦＴ処理の期間は、第１及び第２ＦＦＴプロ
セッサ１４-１及び１４-２が前段からデータを受け取っ
て、ＦＦＴ演算を実行し、その結果得られた周波数領域
データ列を後続の出力バッファ・メモリ１６-１及び１
６-２に転送するまでの期間を表す。最後の７５μｓの
ＤＯＵＴの期間は、出力バッファ・メモリ１６-１及び
１６-２が周波数領域データ列を出力する期間を表す。
【００１４】サイクル１で第１入力バッファ・メモリ１
２-１が入力データ列の記憶を開始してから、その記憶
容量の２分の１までデータの記憶が進んだ時点（８０μ
ｓ経過時点）で第２入力バッファ・メモリのデータの記
憶動作が開始される（サイクル２）。本実施例では、サ
ンプリング周波数ｆsが６．４ＭＨｚ、サンプリング周
期Ｔ＝１／ｆs＝１５６．２５ｎｓ、バッファ・メモリ
のデータ幅Ｎ＝１０２４サンプル・データなので、入力
バッファ・メモリのデータ記憶に１６０μｓかかるが、
入力バッファ・メモリの読み出しクロック周波数は４０
ＭＨｚ程度に設定しているので約２５μｓ程度で読み出
され、ＦＦＴ演算に約１００μｓかかり、更に後段の出
力バッファ・メモリに転送するのにも約２５μｓかかる
ので、ＦＦＴ処理期間として１５０μｓかかることにな
る。その後、出力バッファ・メモリから読み出す期間と
して７５μｓに設定している。このように、リアルタイ
ムにデータ処理を行う為に適宜各段階の動作におけるク
ロック周波数を変更していることに留意されたい。以上
のように構成した結果、サイクル１で最初の１０２４サ
ンプル・データのＦＦＴ演算結果が第１出力バッファ・
メモリ１６-１から出力されてから５μｓ後にサイクル
２のＤＯＵＴ期間が開始して、第２出力バッファ・メモ
リ１６-２から第２番目の１０２４サンプル・データに
対するＦＦＴ演算出力が出力される。ここで、サイクル
１の処理対象となる１０２４サンプル・データとサイク
ル２の処理対象となる１０２４サンプル・データは、２
分の１の５１２サンプル・データ分だけ重複しているこ
とに留意されたい。これは、サイクル１における時間領
域入力データ列の１０２４サンプル・データ分の入力期
間である１６０μｓに対して、８０μｓ遅れてサイクル
２が開始していることに対応するものであり、図２に示
すように、窓関数の乗算する時間幅を２分の１の期間だ
け重複させていることに対応している。
２-１が入力データ列の記憶を開始してから、その記憶
容量の２分の１までデータの記憶が進んだ時点（８０μ
ｓ経過時点）で第２入力バッファ・メモリのデータの記
憶動作が開始される（サイクル２）。本実施例では、サ
ンプリング周波数ｆsが６．４ＭＨｚ、サンプリング周
期Ｔ＝１／ｆs＝１５６．２５ｎｓ、バッファ・メモリ
のデータ幅Ｎ＝１０２４サンプル・データなので、入力
バッファ・メモリのデータ記憶に１６０μｓかかるが、
入力バッファ・メモリの読み出しクロック周波数は４０
ＭＨｚ程度に設定しているので約２５μｓ程度で読み出
され、ＦＦＴ演算に約１００μｓかかり、更に後段の出
力バッファ・メモリに転送するのにも約２５μｓかかる
ので、ＦＦＴ処理期間として１５０μｓかかることにな
る。その後、出力バッファ・メモリから読み出す期間と
して７５μｓに設定している。このように、リアルタイ
ムにデータ処理を行う為に適宜各段階の動作におけるク
ロック周波数を変更していることに留意されたい。以上
のように構成した結果、サイクル１で最初の１０２４サ
ンプル・データのＦＦＴ演算結果が第１出力バッファ・
メモリ１６-１から出力されてから５μｓ後にサイクル
２のＤＯＵＴ期間が開始して、第２出力バッファ・メモ
リ１６-２から第２番目の１０２４サンプル・データに
対するＦＦＴ演算出力が出力される。ここで、サイクル
１の処理対象となる１０２４サンプル・データとサイク
ル２の処理対象となる１０２４サンプル・データは、２
分の１の５１２サンプル・データ分だけ重複しているこ
とに留意されたい。これは、サイクル１における時間領
域入力データ列の１０２４サンプル・データ分の入力期
間である１６０μｓに対して、８０μｓ遅れてサイクル
２が開始していることに対応するものであり、図２に示
すように、窓関数の乗算する時間幅を２分の１の期間だ
け重複させていることに対応している。
【００１５】第１入力バッファ・メモリ１２-１は、サ
イクル１で１０２４サンプル・データを記憶した後、記
憶データを高速に出力しながらサイクル３で、引き続き
次の１０２４サンプル・データを記憶する。したがっ
て、ＦＦＴ処理の対象となる時間領域データ列には空白
が発生することなく、リアルタイム処理が行われること
に留意されたい。同様に、第２入力バッファ・メモリ１
２-２は、サイクル２及びサイクル４で時間領域データ
を切れ目なくリアルタイムで記憶及び出力する。この結
果、第１及び第２出力バッファ・メモリ１６-１及び１
６0-２から交互にＦＦＴ演算済みの周波数領域データ列
が出力される。各サイクル間の出力開始時点には、５μ
ｓの余裕期間があり、確実にリアルタイム処理が実行さ
れていることに留意されたい。
イクル１で１０２４サンプル・データを記憶した後、記
憶データを高速に出力しながらサイクル３で、引き続き
次の１０２４サンプル・データを記憶する。したがっ
て、ＦＦＴ処理の対象となる時間領域データ列には空白
が発生することなく、リアルタイム処理が行われること
に留意されたい。同様に、第２入力バッファ・メモリ１
２-２は、サイクル２及びサイクル４で時間領域データ
を切れ目なくリアルタイムで記憶及び出力する。この結
果、第１及び第２出力バッファ・メモリ１６-１及び１
６0-２から交互にＦＦＴ演算済みの周波数領域データ列
が出力される。各サイクル間の出力開始時点には、５μ
ｓの余裕期間があり、確実にリアルタイム処理が実行さ
れていることに留意されたい。
【００１６】以上、本発明の好適実施例を説明したが、
本発明は、上述の実施例のみに限定されるものではな
く、本発明の要旨から逸脱することなく、種々の変形及
び修正を加え得ることは当業者には明らかである。例え
ば、実施例では２つのＦＦＴプロセッサを並列に構成し
たが、ｎ個（ｎは３以上の整数）のＦＦＴプロセッサを
並列に接続し、各処理サイクルの開始時点を期間ＮＴの
ｎ分の１ずつ順次ずらすことにより、更に高速かつ正確
なＦＦＴ処理結果を得るように構成しても良い。このよ
うに構成することにより、尚一層高速性能を向上させ、
かつＦＦＴ処理の精度を改善することが可能となる。
本発明は、上述の実施例のみに限定されるものではな
く、本発明の要旨から逸脱することなく、種々の変形及
び修正を加え得ることは当業者には明らかである。例え
ば、実施例では２つのＦＦＴプロセッサを並列に構成し
たが、ｎ個（ｎは３以上の整数）のＦＦＴプロセッサを
並列に接続し、各処理サイクルの開始時点を期間ＮＴの
ｎ分の１ずつ順次ずらすことにより、更に高速かつ正確
なＦＦＴ処理結果を得るように構成しても良い。このよ
うに構成することにより、尚一層高速性能を向上させ、
かつＦＦＴ処理の精度を改善することが可能となる。
【００１７】
【発明の効果】従来と比較して特に高速のＦＦＴプロセ
ッサを使用することなく、ＮＴ／２というデータ入力期
間の半分の期間でＦＦＴ処理出力が得られるので、実質
的に２倍の処理速度を実現したことに相当する。また、
並列構成とした上に、ＦＦＴ処理区間を半周期ずらすこ
とにより、窓関数の乗算による情報の欠落を防止するこ
とが可能である。
ッサを使用することなく、ＮＴ／２というデータ入力期
間の半分の期間でＦＦＴ処理出力が得られるので、実質
的に２倍の処理速度を実現したことに相当する。また、
並列構成とした上に、ＦＦＴ処理区間を半周期ずらすこ
とにより、窓関数の乗算による情報の欠落を防止するこ
とが可能である。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１の実施例の動作の説明の為のタイミング図
である。
である。
【図３】図１の実施例の動作の説明の為の別のタイミン
グ図である。
グ図である。
【図４】従来のＦＦＴアナライザの構成例を示すブロッ
ク図である。
ク図である。
【図５】図４の装置の動作の説明の為のタイミング図で
ある。
ある。
１２-１ 第１入力バッファ・メモリ １２-２ 第２入力バッファ・メモリ １４-１ 第１ＦＦＴプロセッサ １４-２ 第２ＦＦＴプロセッサ １６-１ 第１出力バッファ・メモリ １６-２ 第２出力バッファ・メモリ
Claims (3)
- 【請求項１】 時間領域入力データを記憶する第１バッ
ファ・メモリと、 該第１バッファ・メモリと同じ記憶容量を有し、上記第
１バッファ・メモリの所定領域まで上記時間領域データ
が記憶された時から上記時間領域データの記憶を開始す
る第２バッファ・メモリと、 上記第１バッファ・メモリからの出力データをＦＦＴ演
算する第１ＦＦＴプロセッサと、 上記第２バッファ・メモリからの出力データをＦＦＴ演
算する第２ＦＦＴプロセッサと、 上記第１ＦＦＴプロセッサの演算出力を記憶する第１出
力メモリと、 上記第２ＦＦＴプロセッサの演算出力を記憶する第２出
力メモリとを具え、 上記第１及び第２出力メモリの内容を交互に読み出して
周波数領域の出力データを生成することを特徴とするリ
アルタイムＦＦＴアナライザ。 - 【請求項２】 上記第１バッファ・メモリの記憶容量の
２分の１までデータが記憶された時に上記第２バッファ
・メモリの記憶を開始することを特徴とする請求項１記
載のリアルタイムＦＦＴアナライザ。 - 【請求項３】 時間領域入力データを共通に受け、等し
い記憶容量を有する並列接続されたｎ個（ｎは３以上の
整数）の入力バッファ・メモリと、 該ｎ個の入力バッファ・メモリからの出力データを夫々
ＦＦＴ演算するｎ個のＦＦＴプロセッサと、 該ｎ個のＦＦＴプロセッサからの出力データを夫々記憶
し、順次異なる期間に夫々の記憶データを出力するｎ個
の出力バッファ・メモリとを具え、 上記ｎ個の入力バッファ・メモリの記憶開始時点は、上
記入力バッファ・メモリが上記時間領域入力データによ
り満たされる期間のｎ分の１の期間ずつ順次ずらすこと
を特徴とするリアルタイムＦＦＴアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12958695A JPH08304482A (ja) | 1995-04-28 | 1995-04-28 | リアルタイムｆｆｔアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12958695A JPH08304482A (ja) | 1995-04-28 | 1995-04-28 | リアルタイムｆｆｔアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08304482A true JPH08304482A (ja) | 1996-11-22 |
Family
ID=15013118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12958695A Pending JPH08304482A (ja) | 1995-04-28 | 1995-04-28 | リアルタイムｆｆｔアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08304482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008085787A2 (en) * | 2007-01-03 | 2008-07-17 | Apple Inc. | Multi buffer asynchronous scheme for processing incoming information |
| CN103018558A (zh) * | 2012-11-30 | 2013-04-03 | 合肥工业大学 | 主从式多处理器实时信号分析方法 |
-
1995
- 1995-04-28 JP JP12958695A patent/JPH08304482A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008085787A2 (en) * | 2007-01-03 | 2008-07-17 | Apple Inc. | Multi buffer asynchronous scheme for processing incoming information |
| WO2008085787A3 (en) * | 2007-01-03 | 2008-10-02 | Apple Inc | Multi buffer asynchronous scheme for processing incoming information |
| US8489783B2 (en) | 2007-01-03 | 2013-07-16 | Apple Inc. | Multi buffer asynchronous scheme for processing incoming information |
| CN103018558A (zh) * | 2012-11-30 | 2013-04-03 | 合肥工业大学 | 主从式多处理器实时信号分析方法 |
| CN103018558B (zh) * | 2012-11-30 | 2015-03-11 | 合肥工业大学 | 主从式多处理器实时信号分析方法 |
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