JP2601849Y2 - Ｌｓｉテスタ - Google Patents
ＬｓｉテスタInfo
- Publication number
- JP2601849Y2 JP2601849Y2 JP2669792U JP2669792U JP2601849Y2 JP 2601849 Y2 JP2601849 Y2 JP 2601849Y2 JP 2669792 U JP2669792 U JP 2669792U JP 2669792 U JP2669792 U JP 2669792U JP 2601849 Y2 JP2601849 Y2 JP 2601849Y2
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- Tests Of Electronic Circuits (AREA)
Description
【考案の詳細な説明】
【０００１】
【産業上の利用分野】本考案は、液晶表示（以下、ＬＣ
Ｄという）等の駆動に用いられる多値出力のデバイスを
高精度に、且つ、高速に検査することができるＬＳＩテ
スタに関する。
Ｄという）等の駆動に用いられる多値出力のデバイスを
高精度に、且つ、高速に検査することができるＬＳＩテ
スタに関する。
【０００２】
【従来の技術】ＬＣＤの駆動には、多出力の電圧が出力
できるデバイス（以下、被測定対象物、ＤＵＴという）
が必要となる。図３は、１／５バイアス、１／６デュー
ティ駆動の場合にコモンに出力する出力波形の例を示し
た波形図である。このようなＤＵＴを測定する場合、従
来のＬＳＩテスタは、予めコンパレータに期待値レベル
を設定しておき、この期待値レベルに従ってＤＵＴが出
力する出力レベルを判定するか、ＤＵＴが出力する出力
レベルを一旦、デジタル変換し、そのデータをメモリに
記憶した後に判定するか、何れかの方法が取られてい
た。
できるデバイス（以下、被測定対象物、ＤＵＴという）
が必要となる。図３は、１／５バイアス、１／６デュー
ティ駆動の場合にコモンに出力する出力波形の例を示し
た波形図である。このようなＤＵＴを測定する場合、従
来のＬＳＩテスタは、予めコンパレータに期待値レベル
を設定しておき、この期待値レベルに従ってＤＵＴが出
力する出力レベルを判定するか、ＤＵＴが出力する出力
レベルを一旦、デジタル変換し、そのデータをメモリに
記憶した後に判定するか、何れかの方法が取られてい
た。
【０００３】
【考案が解決しようとする課題】このような従来のＬＳ
Ｉテスタは、次に示すような欠点を有していた。(1)予
めコンパレータに期待値レベルを設定しておく方法にお
いては、設定できる期待値レベルの数に制限がある。
(2)ＤＵＴの出力レベルをデジタル変換し、そのデジタ
ルデータをメモリに記憶する方法においては、全てのデ
ジタルデータをメモリに記憶した後、良否判定を行うた
め、リアルタイムな判定ができない。
Ｉテスタは、次に示すような欠点を有していた。(1)予
めコンパレータに期待値レベルを設定しておく方法にお
いては、設定できる期待値レベルの数に制限がある。
(2)ＤＵＴの出力レベルをデジタル変換し、そのデジタ
ルデータをメモリに記憶する方法においては、全てのデ
ジタルデータをメモリに記憶した後、良否判定を行うた
め、リアルタイムな判定ができない。
【０００４】本考案は、このような点に鑑みてなされた
もので、ＤＵＴの応答信号を、一旦アナログデジタル変
換器（以下、ＡＤ変換器と省略する）でデジタル変換
し、そのデジタルデータに基づいて直接ＤＵＴの良否判
定をするようにしたもので、全レートにわたり、リアル
タイムにＤＵＴの良否を判断することができるＬＳＩテ
スタを提供することを目的としている。
もので、ＤＵＴの応答信号を、一旦アナログデジタル変
換器（以下、ＡＤ変換器と省略する）でデジタル変換
し、そのデジタルデータに基づいて直接ＤＵＴの良否判
定をするようにしたもので、全レートにわたり、リアル
タイムにＤＵＴの良否を判断することができるＬＳＩテ
スタを提供することを目的としている。
【０００５】このような目的を達成するために、本考案
は、被検査対象物が試験パターンに基づいて出力する多
値出力の応答信号をデジタルデータに変換するアナログ
デジタル変換器と、前記被検査対象物の多値出力の期待
値データが記憶されている期待値メモリと、この期待値
メモリの期待値データと前記アナログデジタル変換器の
デジタルデータとを比較するデジタルコンパレータと、
このデジタルコンパレータの比較結果がフェイルの場合
に出力されるフェイルフラッグを検知し、前記被検査対
象物の不良を判定するフェイルフラッグ判定回路と、を
設け前記被検査対象物の良否判定をリアルタイムに行う
ことを特徴としている。
は、被検査対象物が試験パターンに基づいて出力する多
値出力の応答信号をデジタルデータに変換するアナログ
デジタル変換器と、前記被検査対象物の多値出力の期待
値データが記憶されている期待値メモリと、この期待値
メモリの期待値データと前記アナログデジタル変換器の
デジタルデータとを比較するデジタルコンパレータと、
このデジタルコンパレータの比較結果がフェイルの場合
に出力されるフェイルフラッグを検知し、前記被検査対
象物の不良を判定するフェイルフラッグ判定回路と、を
設け前記被検査対象物の良否判定をリアルタイムに行う
ことを特徴としている。
【０００６】
【作用】本考案の各構成要素は、次に示すような作用を
する。ＡＤ変換器は、ＤＵＴの出力する応答信号をデジ
タル変換し、そのデジタルデータをデジタルコンパレー
タに出力する。期待値メモリは、パターンアドレスジェ
ネレータの指定するアドレスに基づいて期待値データを
デジタルコンパレータに出力する。デジタルコンパレー
タは、ＡＤ変換器から入力したデジタルデータと期待値
メモリから入力した期待値データとを比較し、その比較
結果をフェイルメモリとフェイルフラッグ判定回路に出
力する。
する。ＡＤ変換器は、ＤＵＴの出力する応答信号をデジ
タル変換し、そのデジタルデータをデジタルコンパレー
タに出力する。期待値メモリは、パターンアドレスジェ
ネレータの指定するアドレスに基づいて期待値データを
デジタルコンパレータに出力する。デジタルコンパレー
タは、ＡＤ変換器から入力したデジタルデータと期待値
メモリから入力した期待値データとを比較し、その比較
結果をフェイルメモリとフェイルフラッグ判定回路に出
力する。
【０００７】
【実施例】以下、図面を用いて本考案の一実施例を詳細
に説明する。図１は、本考案のＬＳＩテスタの一実施例
を示す構成ブロック図である。図中、１はＤＵＴ、２は
アンプ、３はシグナルコンデイショナで、アンプ２を介
してＤＵＴ１から入力した応答信号をＡＤ変換器４の信
号レベルに変換し、ＡＤ変換器４に出力する。
に説明する。図１は、本考案のＬＳＩテスタの一実施例
を示す構成ブロック図である。図中、１はＤＵＴ、２は
アンプ、３はシグナルコンデイショナで、アンプ２を介
してＤＵＴ１から入力した応答信号をＡＤ変換器４の信
号レベルに変換し、ＡＤ変換器４に出力する。
【０００８】ＡＤ変換器４は、シグナルコンデイショナ
３から入力した応答信号をデジタル変換し、そのデジタ
ルデータをデジタルウインドコンパレータ５に出力す
る。６は期待値メモリで、パターンアドレスジェネレー
タ７の指定するアドレスに基づいて、上限の範囲を決め
るハイレベル期待値データと下限の範囲を決めるローレ
ベル期待値データをデジタルウインドコンパレータ５に
出力する。
３から入力した応答信号をデジタル変換し、そのデジタ
ルデータをデジタルウインドコンパレータ５に出力す
る。６は期待値メモリで、パターンアドレスジェネレー
タ７の指定するアドレスに基づいて、上限の範囲を決め
るハイレベル期待値データと下限の範囲を決めるローレ
ベル期待値データをデジタルウインドコンパレータ５に
出力する。
【０００９】デジタルウインドコンパレータ５は、期待
値メモリ６から入力した期待値データと、ＡＤ変換器４
から入力したデジタルデータを比較し、その結果をフェ
イルメモリ８に出力する。フェイルメモリ８は、パター
ンアドレスジェネレータ７によって指定されたアドレス
にデジタルウインドコンパレータ５の出力したフェイル
データが書き込まれる。
値メモリ６から入力した期待値データと、ＡＤ変換器４
から入力したデジタルデータを比較し、その結果をフェ
イルメモリ８に出力する。フェイルメモリ８は、パター
ンアドレスジェネレータ７によって指定されたアドレス
にデジタルウインドコンパレータ５の出力したフェイル
データが書き込まれる。
【００１０】９はフェイルフラッグ判定回路で、デジタ
ルウインドコンパレータ５での比較結果がフェイルの場
合に、デジタルウインドコンパレータ５が出力するフェ
イルフラッグ信号を検知し、リアルタイムにＤＵＴの不
良を判断する。フェイルメモリ８に記憶されたデータ
は、後に、ＣＰＵによって一括して読み出されて、主
に、デバッグのために利用され、フェイルフラッグ判定
回路９に検出されるフェイルフラッグ信号は、リアルタ
イムにＤＵＴ１のフェイル発生の判断に利用される。
ルウインドコンパレータ５での比較結果がフェイルの場
合に、デジタルウインドコンパレータ５が出力するフェ
イルフラッグ信号を検知し、リアルタイムにＤＵＴの不
良を判断する。フェイルメモリ８に記憶されたデータ
は、後に、ＣＰＵによって一括して読み出されて、主
に、デバッグのために利用され、フェイルフラッグ判定
回路９に検出されるフェイルフラッグ信号は、リアルタ
イムにＤＵＴ１のフェイル発生の判断に利用される。
【００１１】１０は装置の動作基準となるタイミングク
ロックを出力するタイミングジェネレータで、パターン
アドレスジェネレータ７にレートクロックを出力すると
共に、ＡＤ変換器４にストローブクロックを出力する。
パターンアドレスジェネレータ７は、タイミングジェネ
レータ１０から入力したレートクロックに基づき期待値
メモリ６、フェイルメモリ８及びパターンメモリ（図省
略）にアドレスを指定する。一方、ＡＤ変換器４は、ス
トローブクロックに基づき、シグナルコンデイショナ３
から入力した応答信号をデジタルデータに変換し、デジ
タルウインドコンパレータ５に出力する。尚、パターン
メモリは、ＤＵＴに与える検査パターンが記憶されてい
る。
ロックを出力するタイミングジェネレータで、パターン
アドレスジェネレータ７にレートクロックを出力すると
共に、ＡＤ変換器４にストローブクロックを出力する。
パターンアドレスジェネレータ７は、タイミングジェネ
レータ１０から入力したレートクロックに基づき期待値
メモリ６、フェイルメモリ８及びパターンメモリ（図省
略）にアドレスを指定する。一方、ＡＤ変換器４は、ス
トローブクロックに基づき、シグナルコンデイショナ３
から入力した応答信号をデジタルデータに変換し、デジ
タルウインドコンパレータ５に出力する。尚、パターン
メモリは、ＤＵＴに与える検査パターンが記憶されてい
る。
【００１２】図２は、本考案のＬＳＩテスタの動作を説
明する動作説明図で、（Ａ）はＤＵＴの出力する応答信
号、（Ｂ）はＡＤ変換器からデジタルウインドコンパレ
ータに出力されるデジタルデータ、（Ｃ）は期待値メモ
リからデジタルウインドコンパレータに出力される期待
値データ、（Ｄ）はデジタルウインドコンパレータの出
力するフェイルデータである。
明する動作説明図で、（Ａ）はＤＵＴの出力する応答信
号、（Ｂ）はＡＤ変換器からデジタルウインドコンパレ
ータに出力されるデジタルデータ、（Ｃ）は期待値メモ
リからデジタルウインドコンパレータに出力される期待
値データ、（Ｄ）はデジタルウインドコンパレータの出
力するフェイルデータである。
【００１３】ＡＤ変換器４は、タイミングジェネレータ
１０のストローブクロックによってＤＵＴ１の応答信号
をデジタル変換し、変換したデジタルデータをデジタル
ウインドコンパレータ５に出力する。この時、既に、デ
ジタルウインドコンパレータ５には、期待値メモリから
パターンアドレスジェネレータ７の指定でハイレベル
と、ローレベルの期待値データが入力されている。
１０のストローブクロックによってＤＵＴ１の応答信号
をデジタル変換し、変換したデジタルデータをデジタル
ウインドコンパレータ５に出力する。この時、既に、デ
ジタルウインドコンパレータ５には、期待値メモリから
パターンアドレスジェネレータ７の指定でハイレベル
と、ローレベルの期待値データが入力されている。
【００１４】デジタルウインドコンパレータ５は、ＡＤ
変換器４から入力したデジタルデータと期待値メモリ６
から入力した期待値データとを比較し、その比較結果を
フェイルメモリ８とフェイルフラッグ判定回路９に出力
する。ＡＤ変換器４が順に出力する“００”、“０
４”、“０８”のデータは、期待値メモリの出力する期
待値データの規格値内にあるため、フェイルデータはパ
スのデータとして出力される。
変換器４から入力したデジタルデータと期待値メモリ６
から入力した期待値データとを比較し、その比較結果を
フェイルメモリ８とフェイルフラッグ判定回路９に出力
する。ＡＤ変換器４が順に出力する“００”、“０
４”、“０８”のデータは、期待値メモリの出力する期
待値データの規格値内にあるため、フェイルデータはパ
スのデータとして出力される。
【００１５】しかし、続いて、ＡＤ変換器４から出力さ
れる“０８”のデータは、期待値データの規格値“０
Ｄ”、“０Ｂ”から外れているため、デジタルウインド
コンパレータ５はフェイルのデータを出力すると共に、
フェイルフラッグ信号を出力する。フェイルフラッグ判
定回路９は、デジタルウインドコンパレータ５の出力し
たフェイルフラッグ信号を検知し、ＤＵＴ１にフェイル
の発生を判断する。
れる“０８”のデータは、期待値データの規格値“０
Ｄ”、“０Ｂ”から外れているため、デジタルウインド
コンパレータ５はフェイルのデータを出力すると共に、
フェイルフラッグ信号を出力する。フェイルフラッグ判
定回路９は、デジタルウインドコンパレータ５の出力し
たフェイルフラッグ信号を検知し、ＤＵＴ１にフェイル
の発生を判断する。
【００１６】
【考案の効果】以上、詳細に説明したように本考案のＬ
ＳＩテスタは、ＤＵＴの応答信号を一旦、ＡＤ変換器で
デジタル変換し、そのデータをリアルタイムにデジタル
コンパレータで期待値データと比較するようにしたもの
で、多値出力のデバイスを高精度に、且つ、高速に検査
することができる。
ＳＩテスタは、ＤＵＴの応答信号を一旦、ＡＤ変換器で
デジタル変換し、そのデータをリアルタイムにデジタル
コンパレータで期待値データと比較するようにしたもの
で、多値出力のデバイスを高精度に、且つ、高速に検査
することができる。
【図１】本考案のＬＳＩテスタの一実施例を示した構成
ブロック図である。
ブロック図である。
【図２】本考案のＬＳＩテスタの動作を説明する動作説
明図である。
明図である。
【図３】ＬＣＤの駆動用デバイスの出力する出力波形を
示した波形図である。
示した波形図である。
４ ＡＤ変換器 ５ デジタルウインドコンパレータ ６ 期待値メモリ ９ フェイルフラッグ判定回路
Claims (1)
- 【請求項１】被検査対象物が試験パターンに基づいて出
力する多値出力の応答信号をデジタルデータに変換する
アナログデジタル変換器と、前記被検査対象物の多値出力の 期待値データが記憶され
ている期待値メモリと、 この期待値メモリの期待値データと前記アナログデジタ
ル変換器のデジタルデータとを比較するデジタルコンパ
レータと、 このデジタルコンパレータの比較結果がフェイルの場合
に出力されるフェイルフラッグを検知し、前記被検査対
象物の不良を判定するフェイルフラッグ判定回路と、 を設け、前記被検査対象物の良否判定をリアルタイムに
行うことを特徴としたLSIテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2669792U JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2669792U JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0587578U JPH0587578U (ja) | 1993-11-26 |
| JP2601849Y2 true JP2601849Y2 (ja) | 1999-12-06 |
Family
ID=12200585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2669792U Expired - Lifetime JP2601849Y2 (ja) | 1992-04-23 | 1992-04-23 | Ｌｓｉテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601849Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007255961A (ja) * | 2006-03-22 | 2007-10-04 | Yokogawa Electric Corp | Ｉｃテスタ |
-
1992
- 1992-04-23 JP JP2669792U patent/JP2601849Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0587578U (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990907 |
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