TWI473106B - Semiconductor test device - Google Patents

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Description

半導體試驗裝置
本發明係關於一種半導體試驗裝置，其將與被試驗對象設備(以下稱為DUT(Device Under Test))所具有的記憶體的儲存單元對應的位址、和作為儲存單元的試驗結果而得到的失效數據(fail data)排序，利用爆發存取(burst access)儲存在收集記憶體中，詳細地說，係關於一種半導體試驗裝置，其即使在位址和失效數據的數量與爆發存取長度不一致的情況下，或者在失效數據中混雜非對象數據的情況下，也可以利用爆發存取將失效數據寫入收集記憶體，可以減少構成收集記憶體的記憶體設備的數量。
近年來，半導體設備、特別是記憶體設備的記憶體容量飛速提升，與記憶體的儲存單元對應的位址和作為儲存單元的試驗結果而得到的失效數據的數量也增加。
在半導體試驗裝置中，將失效數據暫時儲存在收集記憶體中，所儲存的失效數據在解析處理等中使用。通常，收集記憶體由SDRAM(Synchronous Dynamic Random Access Memory)構成。另外，在記憶體設備的試驗中，由於失效數據向收集記憶體的寫入，利用SDRAM的讀取-修改-寫入(根據需要，對讀出的數據進行變更後寫回的一系列動作)，所以與通常的寫入動作相比，更花費時間。因此，失效數據向收集記憶體寫入，通過利用SDRAM的爆發存取功能，可以縮短寫入時間。
另外，通常收集記憶體由多個記憶體設備(SDRAM等)構成，採用依次向上述多個記憶體設備進行寫入的交插存取方式。於寫入構成收集記憶體的記憶體設備時，在寫入結束之前，無法向該記憶體設備寫入下一個失效數據。在交插存取方式中，不等待上述寫入結束，就向下一個記憶體設備寫入下一個失效數據。
即，在沒有等待時間而持續寫入失效數據時，在最初進行寫入的儲存設備成為可寫入狀態之前的期間，必須向其他記憶體設備進行寫入。因此，構成收集記憶體的記憶體設備的寫入時間越長，記憶體設備的數量越多。
圖8是表示現有的半導體試驗裝置的一個例子的結構圖。
DUT 100是被試驗對象設備，在記憶體設備的試驗的情況下，通常同時進行多個試驗。位址產生部1產生與DUT 100所具有的記憶體的儲存單元對應的位址。通常，儲存單元以二維位址(X位址、Y位址)表示，因此位址產生部1產生該二維位址。
數據輸入輸出部2由下述部件構成：信號產生電路，其產生向DUT 100輸入的位址信號、數據信號及控制信號；驅動器，其向DUT 100輸出試驗信號；比較器，其將來自DUT 100的輸出信號和預先設定的比較電壓進行比較；以及判定電路，其對該比較器的輸出信號和期待值模型數據進行比較，進行一致/不一致(正確/錯誤)的判定。數據輸入輸出部2從判定電路輸出作為試驗結果而得到的表示一致/不一致(正確/錯誤)的失效數據。
定時產生部3產生下述信號(以下，稱為選通信號)的定時，該信號用於決定從數據輸入輸出部2的驅動器向DUT 100輸出的試驗信號的邊沿的定時、以及將數據輸入輸出部2的比較器的輸出信號和期待值模型數據進行比較的定時。另外，定時產生部3還產生與位址的產生及失效數據的收集相關的定時。
位址變換部4將位址產生部1產生的二維位址變換為一維位址。此外，所輸入的二維位址和所輸出的一維位址的對應關係預先確定。爆發位址變換部5基於設定於暫存器6中的變換位元資訊，對來自位址變換部4的一維位址的位元進行替換。
在試驗時，在位址產生部1產生的二維位址不連續地進行變化的情況下，著眼於進行變化的位元，對由位址變換部4變換後的一維位址的位元進行替換，由此，可以使位址具有連續性。通過使位址連續變化，可以使用SDRAM的爆發存取功能。由於位址產生部1產生的二維位址由半導體試驗裝置的用戶預先記載在測試程式中，所以，可知二維位址的哪一位元進行了變化。
因此，通過將進行變化的位元移動至一維位址的低位，使得一維位址連續變化。在設定於暫存器6中的變換位元資訊中，設定有向低位元移動的對象位元的資訊。
排序電路7將來自爆發位址變換部5的位址和來自與該位址對應的數據輸入輸出部2的失效數據，以收集記憶體9的爆發存取所需的數據數量(以下稱為爆發存取長度)為單位，進行排序並輸出。
記憶體控制部8基於由排序電路7排序後的位址和失效數據，產生與收集記憶體9相對應的位址信號、數據信號及控制信號。收集記憶體9是儲存失效數據的設備，例如由SDRAM構成，具有連續寫入數據或連續讀取數據的功能、即爆發存取功能。
使用圖9及圖10，說明上述半導體試驗裝置的動作。
圖9是說明作為被試驗對象的記憶體設備的儲存單元的一個例子的說明圖，圖10是說明位址變換的一個例子的說明圖。
作為一個例子，說明對圖9所示的記憶體的儲存單元進行試驗的情況。圖9所示的儲存單元具有m個(m為大於或等於0的整數)X位址、n個(n為大於或等於0的整數)Y位址。使該儲存單元如圖9的箭頭線所示使位址變化而進行試驗。
首先，進行向DUT 100的儲存單元中寫入數據的動作。使位址產生部1產生X位址為0、Y位址為1(以下，簡單地表示為(0，1))的二維位址。數據輸入輸出部2基於該二維位址產生位址信號，與數據信號及控制信號一起向DUT 100輸出。
然後，位址產生部1產生二維位址(0，3)，數據輸入輸出部2基於該二維位址產生位址信號，與數據信號及控制信號一起向DUT 100輸出。在二維數據從(0，1)至(m，2)為止重復該一系列的動作。
下面，對於從DUT 100的儲存單元讀出數據至向收集記憶體9儲存失效數據為止的動作進行說明。與寫入動作相同地，位址產生部1產生二維數據(0，1)，數據輸入輸出部2基於該二維位址產生位址信號，與控制信號一起向DUT 100輸出。
然後，將在DUT 100的位址(0，1)中寫入的數據輸出，向數據輸入輸出部2輸入。在數據輸入輸出部2中，利用比較器(未圖示)將從DUT 100輸入的數據與比較電壓進行比較，將該比較器的輸出信號和期待值模型數據進行比較，進行一致/不一致的判定。根據該判定結果所得到的失效數據從數據輸入輸出部2向排序電路7輸出。
另一方面，由位址產生部1產生的二維位址，通過位址變換部4、爆發位址變換部5以及排序電路7進行變換。使用圖10，說明該一系列變換的具體例子。從位址產生部1依次產生二維位址(0，1)～(m，2)，並向位址變換部4輸入。
位址變換部4將來自位址產生部1的二維位址變換為一維位址。在圖10所示的例子中，使來自位址產生部1的Y位址和X位址簡單結合而變換為一維位址。即，在一維位址的高位中配置Y位址，在低位元中配置X位址。
如果觀察該一維位址，則可知並非連續變化。具體地說，由位址變換部4變換後的最初四個位址值，變化為位址10、30、00、20。相同地，其後的四個位址值變化為位址11、31、01、21。
在將四個位址作為一組觀察的情況下，發生變化的是一維位址的高位。在暫存器6中將該變化的位元預先設定為變換位元資訊。爆發位址變換部5基於暫存器6的變換位元資訊，對來自位址變換部4的一維位址的位元進行移動。
在圖10所示的例子中，爆發位址變換部5將來自位址變換部4的一維位址的高位移動至低位元。另外，對應於收集記憶體9在爆發存取時的爆發存取長度，排序電路7對由爆發位址變換部5替換後的一維位址、和與該一維位址對應的來自數據輸入輸出部2的失效數據進行排序，以使得位址連續。
在圖10所示的例子中，由於爆發存取長度為4，所以排序電路7將一維位址及失效數據以四個作為一組進行排序並輸出。記憶體控制部8基於由排序電路7排序後的一維位址及失效數據，產生與收集記憶體9相對應的位址信號、數據信號及控制信號。然後，記憶體控制部8利用爆發存取向收集記憶體9寫入失效數據。
由此，在將失效數據向收集記憶體9寫入的情況下，位址產生部1產生的二維位址由位址變換部4變換為一維位址，爆發位址變換部5基於暫存器6的變換位元資訊，使該一維位址的位元移動。然後，對應於爆發存取長度，排序電路7對一維位址和失效數據進行排序，以使得位址連續，由此，可以使一維位址具有連續性，可以使用爆發存取向收集記憶體9寫入失效數據。由此，可以縮短失效數據向收集記憶體9寫入的時間。
在日本特開2008-052770號公報中，記載了可以通過改善錯誤資訊的傳輸效率而實現試驗時間縮短的半導體試驗裝置。
但是，在圖8～圖10所示的現有例中，為了利用排序電路7對一維位址和失效數據進行排序，需要使具有連續性的一維位址和失效數據的數量與爆發存取長度一致，在不一致的情況下，存在下述問題，即，無法使用收集記憶體9的爆發存取功能，失效數據向收集記憶體9寫入的時間變長。
例如，在圖9所示的記憶體的Y數據為0至6為止，收集記憶體9的爆發存取長度為4的情況下，首先，如圖9的箭頭線所示使位址變化而進行試驗。即，Y位址在0～3的範圍內變化。此時的失效數據向收集記憶體9的寫入，可以如上述所示使用爆發存取功能。
下面，使Y位址在4～6的範圍內變化而進行試驗。此時，由於Y位址在4～6的範圍內以三個數據為一組進行變化，所以與爆發存取長度即4不一致。由此，此時無法使用收集記憶體9的爆發存取功能，失效數據向收集記憶體9寫入的時間變長。
另外，根據用戶產生的測試程式的情況，有時在失效數據中混雜無需向收集記憶體9寫入的失效數據(以下，稱為非對象數據)，並向排序電路7輸入。在此情況下，與上述相同地，由於失效數據的數據數量與爆發存取長度不一致，所以無法使用收集記憶體9的爆發存取功能，失效數據向收集記憶體9寫入的時間變長。
如上述所示，由於失效數據向收集記憶體9寫入的時間變長，所以在採用交插存取方式的情況下，存在需要大量的構成收集記憶體的記憶體設備的問題。
本發明主要目的提供一種能夠改進現有缺失之半導體試驗裝置，其即使在位址和失效數據的數量與爆發存取長度不一致的情況下、或者在失效數據中混雜有非對象數據的情況下，也可以利用爆發存取將失效數據向收集記憶體寫入，可以減少構成收集記憶體的記憶體設備的數量。
本發明所運用的技術手段係在於提供一種半導體試驗裝置，其將與被試驗對象設備所具有的記憶體的儲存單元對應的位址、和作為所述儲存單元的試驗結果而得到的失效數據進行排序，並利用爆發存取向收集記憶體儲存，其特徵在於，具有：位址產生部，其產生爆發存取對象信號，該信號表示所述位址及所述失效數據為所述爆發存取的對象數據；以及排序電路，其基於所述爆發存取對象信號，將所述位址及所述失效數據進行排序，以成為適於所述爆發存取的連續的位址順序。
本發明係為一種半導體試驗裝置，其特徵在於，具有：位址產生部，其產生爆發存取對象信號和爆發存取結束信號，該爆發存取對象信號表示所述位址及所述失效數據為所述爆發存取的對象數據，該爆發存取結束信號表示所述爆發存取的對象數據的末尾；以及排序電路，其基於所述爆發存取對象信號和所述爆發存取結束信號，將所述位址及所述失效數據進行排序，以成為適於所述爆發存取的連續的位址順序。
前述的半導體試驗裝置，其中，在基於所述爆發存取對象信號進行排序的所述位址及所述失效數據不滿足向所述收集記憶體進行爆發存取所需的數據數量的情況下，所述排序電路在所述位址及所述失效數據中添加偽位址及偽失效數據。
前述的半導體試驗裝置，其中，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取對象信號。
前述的半導體試驗裝置，其中，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取結束信號。
本發明為一種半導體試驗裝置，其特徵在於，具有：位址產生部，其產生爆發存取結束信號，該信號由多位元構成，並且表示所述爆發存取的對象數據的末尾；以及排序電路，其將所述位址及所述失效數據分割為大於或等於向所述收集記憶體進行爆發存取所需的數據數量而進行輸入，基於所述爆發存取結束信號，將所述位址及所述失效數據進行排序，以成為適於所述爆發存取的連續的位址順序。
本發明利用所提供的半導體試驗裝置，可以獲得的具體效益為：本發明將與被試驗對象設備所具有的記憶體的儲存單元對應的位址、和作為儲存單元的試驗結果而得到的失效數據進行排序，並利用爆發存取向收集記憶體儲存，在該半導體試驗裝置中，具有：位址產生部，其產生爆發存取對象信號，該信號表示位址及失效數據為爆發存取的對象數據；以及排序電路，其基於爆發存取對象信號，將位址及失效數據進行排序，以形成適於爆發存取的連續的位址順序，由此，即使在失效數據中混雜了非對象數據的情況下，也可以利用爆發存取將失效數據向收集記憶體寫入。
另外，半導體試驗裝置將與被試驗對象設備所具有的記憶體的儲存單元對應的位址、和作為儲存單元的試驗結果而得到的失效數據進行排序，並利用爆發存取向收集記憶體儲存，在該半導體試驗裝置中，具有：位址產生部，其產生爆發存取對象信號和爆發存取結束信號，該爆發存取對象信號表示位址及失效數據為爆發存取的對象數據，該爆發存取結束信號表示爆發存取的對象數據的末尾；以及排序電路，其基於爆發存取對象信號和爆發存取結束信號，將位址及失效數據進行排序，以形成適於爆發存取的連續的位址順序，由此，即使在位址和失效數據的數量與爆發存取長度不一致的情況下、或者在失效數據中混雜了非對象數據的情況下，也可以利用爆發存取將失效數據向收集記憶體寫入。
此外，通過利用爆發存取向收集記憶體寫入，可以將構成收集記憶體的記憶體設備具有的寫入速度發揮至最大限度(以最快速度向收集記憶體寫入)，因此，在採用交插存取方式的情況下，可以減少構成收集記憶體的記憶體設備的數量。
為能詳細瞭解本發明的技術特徵及實用功效，並可依照說明書的內容來實施，茲進一步以如圖式所示的較佳實施例，詳細說明如后：本發明所提供的半導體試驗裝置的較佳實施例詳細說明如下：圖1是表示本發明的半導體試驗裝置的一個實施例的結構圖。在圖1中，與圖8所示的結構不同點在於，取代位址產生部1而設置位址產生部11，以及取代排序電路7而設置排序電路12。
在圖1中，位址產生部11在現有的位址產生部1的功能的基礎上，還產生爆發存取對象信號和爆發存取結束信號，該爆發存取對象信號表示失效數據為爆發存取的對象數據，該爆發存取結束信號表示爆發存取的對象數據的末尾。
排序電路12基於爆發存取對象信號，對位址及失效數據進行排序，基於爆發存取結束信號，識別爆發存取的對象數據數量。另外，在基於爆發存取對象信號而進行排序的位址及失效數據不滿足向收集記憶體9爆發存取所需的數據數量即爆發存取長度的情況下，排序電路12在位址及失效數據中添加偽位址及偽失效數據。通常，偽失效數據為正確數據。
使用圖2～圖4，說明上述半導體試驗裝置的動作。
圖2是說明在爆發存取長度為4時去除非對象數據而進行排序的情況的說明圖，圖3是說明在爆發存取長度為4時去除非對象數據而進行排序、並且以三個數據結束排序的情況的說明圖。圖4是說明在爆發存取長度為4時去除非對象數據而進行排序、並且以二個數據結束排序的情況的說明圖。
此外，圖中的“Don’t care”是表示無需向收集記憶體9寫入的失效數據、即非對象數據，圖中的數位是表示向收集記憶體9進行爆發存取的順序。另外，圖中的FMBU信號表示爆發存取對象信號，在對應的失效數據為爆發存取的對象時為真(True)。圖中的FMBUSTP表示爆發存取結束信號，在對應的失效數據是爆發存取對象的末尾時為真(True)。
由於向DTU 100的數據寫入及從DTU 100的數據讀取與圖8所示的現有例相同，所以省略說明。在這裏，對從DUT 100讀取數據後至向收集記憶體9寫入失效數據為止進行說明。另外，在圖2～圖4所示的例子中，收集記憶體9的爆發存取時的爆發存取長度設為4。
在圖2中，位址及失效數據以1、3、“Don’t care”、0、2的順序向排序電路12輸入。FMBU信號在高電位時為真(True)，在低電位時為偽(False)。由於“Don’t care”的位址及失效數據不是爆發存取的對象，所以位址產生部11與“Don’t care”的位址及失效數據同步地使FMBU信號成為低電位。另一方面，由於除了“Don’t care”之外的位址及失效數據為爆發存取的對象，所以位址產生部11與除了“Don’t care”之外的位址及失效數據同步地使FMBU信號成為高電位。
另外，在圖2的例子中，由於位址和失效數據的數量與爆發存取長度一致，所以位址產生部11使FMBUSTP信號成為低電位。排序電路12對於從爆發位址變換部5輸入的位址及失效數據，基於與該位址及失效數據同步地從位址產生部11輸入的FMBU信號以及FMBUSTP信號，進行排序。
具體地說，排序電路12將FMBU信號為高電位的位址和失效數據排序，以形成連續的位址順序。其結果，排序電路12將位址及失效數據以0、1、2、3的順序輸出。
下面，圖3的例子表示下述情況，即，在爆發存取長度為4時，在向排序電路12輸入的位址和失效數據中含有非對象數據，且位址和失效數據的數量為三個數據。在圖3中，位址及失效數據以0、“Don’t care”、2、1的順序向排序電路12輸入。
在圖3的例子中，由於位址和失效數據的數量與爆發存取長度不一致，所以位址產生部11在成為爆發存取對象的末尾的位址和失效數據處，使FMBUSTP信號成為高電位。在圖3中，由於為1的位址及失效數據成為爆發存取對象的末尾，所以位址產生部11與1的位址及失效數據同步地，使FMBUSTP信號成為高電位。排序電路12對於從爆發位址變換部5輸入的位址及失效數據，基於與該位址及失效數據同步地從位址產生部11輸入的FMBU信號以及FMBUSTP信號，進行排序。
具體地說，排序電路12對FMBU信號處於高電位的位址和失效數據進行排序，以形成連續的位址順序，根據FMBUSTP信號處於高電位的為1的位址及失效數據，識別爆發存取的對象數據數量。在圖3的例子中，由於直至FMBUSTP信號成為高電位為止，FMBU信號處於高電位的位址及失效數據的數量為三個數據，所以，排序電路12為了與爆發存取長度即4一致，向排序後的位址及失效數據中添加一組偽位址及偽失效數據。
其結果，排序電路12以0、1、2的順序輸出位址及失效數據，在此基礎上，輸出一組偽位址及偽失效數據。該偽位址及偽失效數據為爆發存取中的3的位址和失效數據的替代。
下面，圖4的例子表示下述情況，即，在爆發存取長度為4時，在向排序電路12輸入的位址和失效數據中含有非對象數據，且位址和失效數據的數量為二個數據。在圖4中，位址及失效數據以1、0、“Don’t care”、“Don’t care”的順序向排序電路12輸入。
在圖4的例子中，由於位址和失效數據的數量與爆發存取長度不一致，所以位址產生部11在成為爆發存取對象的末尾的位址和失效數據處，使FMBUSTP信號成為高電位。在圖4中，由於0的位址及失效數據成為爆發存取對象的末尾，所以位址產生部11與0的位址及失效數據同步地，使FMBUSTP信號成為高電位。排序電路12對於從爆發位址變換部5輸入的位址及失效數據，基於與該位址及失效數據同步地從位址產生部11輸入的FMBU信號以及FMBUSTP信號，進行排序。
具體地說，排序電路12對FMBU信號處於高電位的位址和失效數據進行排序，以形成連續的位址順序，並且，根據FMBUSTP信號處於高電位的0的位址及失效數據，識別爆發存取的對象數據數量。在圖4的例子中，由於直至FMBUSTP信號成為高電位為止，FMBU信號處於高電位的位址及失效數據的數量為二個數據，所以，排序電路12為了與爆發存取長度即4一致，向排序後的位址及失效數據中添加兩組偽位址及偽失效數據。
其結果，排序電路12以0、1的順序輸出位址及失效數據，在此基礎上，輸出二組偽位址及偽失效數據。最初的偽位址及偽失效數據成為爆發存取中的2的位址和失效數據的替代，下一個該偽位址及偽失效數據成為爆發存取中的3的位址和失效數據的替代。
這樣，位址產生部11產生FMBU信號和FMBUSTP信號，其中，該FMBU信號表示位址及失效數據為爆發存取的對象數據，該FMBUSTP信號表示爆發存取的對象數據的末尾，排序電路12基於FMBU信號及FMBUSTP信號，對位址及失效數據進行排序，並添加偽位址及偽失效數據，由此，即使在位址和失效數據的數量與爆發存取長度不一致的情況下、或者在失效數據中混雜非對象數據的情況下，也可以利用爆發存取將失效數據向收集記憶體寫入。此外，在採用交插存取方式的情況下，可以減少構成收集記憶體的記憶體設備的數量。
此外，本發明並不限定於此，也可以是如下所示的內容。
(1)在圖1所示的實施例中，示出排序電路12配置在爆發位址變換部5之後的結構，但也可以配置在位址變換部4和爆發位址變換部5之間。在此情況下，排序電路12對來自位址變換部4的一維位址和來自數據輸入輸出部的失效數據進行排序，爆發位址變換部5對排序後的位址進行位元移動。另外，記憶體控制部8使用來自爆發位址變換部5的位址和來自排序電路12的失效數據，進行向收集記憶體9的寫入。
(2)在圖1～圖4所示的實施例中，示出從位址產生部11產生的FMBU信號或FMBUSTP信號各為一個的結構，但在利用交插存取方式將位址或失效數據分割為多個並向排序電路12輸入的情況下，也可以由位址產生部11與各個位址或失效數據對應地，將FMBU信號或FMBUSTP信號也分割為多個而產生。
使用圖5及圖6說明上述半導體試驗裝置的動作。
圖5及圖6是說明在爆發存取長度為4時對被分割為二部分的位址及失效數據進行排序的情況的說明圖。圖5是FMBU信號與各個位址及失效數據對應，FMBUSTP共用的情況，圖6是FMBU信號及FMBUSTP信號與各個位址及失效數據對應的情況。
在圖5中，位址及失效數據分別分割為ADD_WAY 1和ADD_WAY 2這兩部分，ADD_WAY 1以1、0、1、“Don’t care”的順序向排序電路12輸入，ADD_WAY 2以“Don’t care”、2、3、2的順序向排序電路12輸入。另外，FMBU信號也分割為FMBU_WAY 1信號和FMBU_WAY 2信號。FMBU_WAY 1信號與ADD_WAY 1側的位址及失效數據對應，FMBU_WAY 2信號與ADD_WAY 2側的位址及失效數據對應。FMBUSTP信號對於ADD_WAY 1和ADD_WAY 2是共用的。
在圖5的例子中，由於含有“Don’t care”，所以位址和失效數據的數量與爆發存取長度不一致。因此，位址產生部11在成為爆發存取對象末尾的位址和失效數據處，使FMBUSTP信號成為高電位。在最初的四個爆發量的位址和失效數據中，由於在ADD_WAY 1中表示第0個的位址及失效數據(在ADD_WAY 2中表示第二個的位址及失效數據)為爆發存取對象的末尾，所以，位址產生部11使FMBUSTP信號成為高電位。
排序電路12對於FMBU_WAY 1信號及FMBU_WAY 2信號為高電位時的位址和失效數據進行排序，以形成連續的位址順序，並且，根據FMBUSTP信號成為高電位的位址及失效數據，識別爆發存取的對象數據數量。
在圖5的最初四個爆發量的位址及失效數據中，由於直至FMBUSTP信號成為高電位為止，FMBU_WAY 1信號為高電位的位址和失效數據、以及FMBU_WAY 2信號為高電位的位址和失效數據共計為三個數據，所以，排序電路12為了與爆發存取長度即4一致，向排序後的位址及失效數據中添加一組偽位址及偽失效數據。
相同地，排序電路12也對其後的四個爆發量的位址和失效數據進行排序。其結果，排序電路12將最初的四個爆發量的位址及失效數據以0、1、2的順序輸出，在此基礎上，輸出一組偽位址及偽失效數據。該偽位址及偽失效數據為爆發存取中的第三個位址和失效數據的替代。
另外，排序電路12將其後的四個爆發量的位址及失效數據，以一組偽位址及偽失效數據之後為1、2、3的順序輸出。該偽位址及偽失效數據為爆發存取中的第0個位址和失效數據的替代。
在圖6中，位址及失效數據與圖5相同地，分別分割為ADD_WAY 1和ADD_WAY 2兩部分。ADD_WAY 1以1、“Don’t care”、1、“Don’t care”的順序向排序電路12輸入，ADD_WAY 2以0、2、3、“Don’t care”的順序向排序電路12輸入。
另外，FMBU信號分割為FMBU_WAY 1信號和FMBU_WAY 2信號。FMBUSTP信號分割為FMBUSTP_W 1信號和FMBUSTP_W 2信號。FMBU_WAY 1信號及FMBUSTP_W 1信號與ADD_WAY 1側的位址及失效數據對應，FMBU_WAY 2信號及FMBUSTP_W 2信號與ADD_WAY 2側的位址及失效數據對應。
在圖6的例子中，由於含有“Don’t care”，所以位址和失效數據的數量與爆發存取長度不一致。因此，位址產生部11在作為爆發存取對象末尾的位址和失效數據處，使FMBUSTP_W 1信號或FMBUSTP_W 2信號成為高電位。在最初的4個爆發量的位址和失效數據中，由於在ADD_WAY 2中表示第二個的位址及失效數據為爆發存取對象的末尾，所以，位址產生部11使FMBUSTP_W 2信號成為高電位。
排序電路12對於FMBU_WAY 1信號及FMBU_WAY 2信號為高電位時的位址和失效數據進行排序，以形成連續的位址順序，並且，根據FMBUSTP信號成為高電位的位址及失效數據，識別爆發存取的對象數據數量。
在圖6的最初四個爆發量的位址和失效數據中，由於直至FMBUSTP信號成為高電位為止，FMBU_WAY 1信號為高電位的位址和失效數據、以及FMBU_WAY 2信號為高電位的位址和失效數據共計為三個數據，所以，排序電路12為了與爆發存取長度即4一致，向排序後的位址及失效數據中添加一組偽位址及偽失效數據。
相同地，排序電路12也對其後的四個爆發量的位址和失效數據進行排序。此時，位址產生部11在作為非對象數據的“Don’t care”的數據處，使FMBUSTP_W 1信號成為高電位，但由於FMBU_WAY 1信號及FMBU_WAY 2信號均為低電位，所以其動作與在ADD_WAY 2中表示第三個的位址及失效數據處將FMBUSTP_W 2信號設為高電位時相比，沒有變化。
其結果，排序電路12將最初的四個爆發量的位址及失效數據以0、1、2的順序輸出，在此基礎上，輸出一組偽位址及偽失效數據。該偽位址及偽失效數據為爆發存取中的第三個位址和失效數據的替代。
另外，排序電路12將其後的四個爆發量的位址及失效數據，以一組偽位址及偽失效數據、1的位址及失效數據、一組偽位址及偽失效數據、3的位址和失效數據的順序輸出。最初的偽位址及偽失效數據為爆發存取中的0的位址和失效數據的替代，其後的該偽位址及偽失效數據為爆發存取中的2的位址和失效數據的替代。
(3)在圖1～圖4所示的實施例中，示出了由位址產生部11產生的FMBUSTP信號為一個的結構，但在利用交插存取方式將位址或失效數據分割為大於或等於爆發存取長度的數據數量並向排序電路12輸入的情況下，也可以使位址產生部11產生由多位元構成的FMBUSTP信號，排序電路12基於該由多位元構成的FMBUSTP信號，識別爆發存取的對象數據數量。
使用圖7說明上述半導體試驗裝置的動作。
圖7是說明在爆發存取長度為4時對分割為四部分的位址及失效數據進行排序的情況的說明圖。在圖7中，FMBUSTP信號成為由二位元構成的指令形式。
在FMBUSTP信號為0時，表示ADD_WAY 1的位址及失效數據為爆發存取的對象數據，ADD_WAY 2～ADD_WAY 4的位址及失效數據為爆發存取的非對象數據。
在FMBUSTP信號為1時，表示ADD_WAY 1和ADD_WAY 2的位址及失效數據為爆發存取的對象數據，ADD_WAY 3和ADD_WAY 4的位址及失效數據為爆發存取的非對象數據。
在FMBUSTP信號為2時，表示ADD_WAY 1～ADD_WAY 3的位址及失效數據為爆發存取的對象數據，ADD_WAY 4的位址及失效數據為爆發存取的非對象數據。
另外，在FMBUSTP信號為3時，表示ADD_WAY 1～ADD_WAY 4的位址及失效數據均為爆發存取的對象數據。
排序電路12基於FMBUSTP信號，識別爆發存取的對象數據。並且，與圖2～圖6所示實施例相同地，對對象數據進行排序，在數據數量不滿足爆發存取長度的情況下，添加偽位址及偽失效數據後輸出。
(4)在圖1～圖6所示的實施例中，示出了位址產生部11產生FMBUSTP信號，排序電路12基於FMBUSTP信號對位址及失效數據進行排序的結構，但在作為對象數據的位址及失效數據的位址數量必然與爆發存取長度一致的情況(例如，圖2所示的情況)下，也可以刪除FMBUSTP信號，僅以FMBU信號進行位址及失效數據的排序。
(5)在圖1、圖3～圖7所示的實施例中，示出了排序電路12在數據數量不滿足爆發存取長度的情況下，添加偽位址及偽失效數據後輸出的結構，但也可以利用排序電路12之外的部分添加偽位址及偽失效數據。
100．．．DUT
1．．．位址產生部
11．．．位址產生部
12．．．排序電路
2．．．數據輸入輸出部
3．．．定時產生部
4．．．位址變換部
5．．．爆發位址變換部
6．．．暫存器
7．．．排序電路
8．．．記憶體控制部
9．．．收集記憶體
圖1是表示本發明的半導體試驗裝置的一個實施例的結構圖。
圖2是說明在爆發存取長度為4時去除非對象數據而進行排序的情況的說明圖。
圖3是說明在爆發存取長度為4時去除非對象數據而進行排序、並且以三個數據結束排序的情況的說明圖。
圖4是說明在爆發存取長度為4時去除非對象數據而進行排序、並且以二個數據結束排序的情況的說明圖。
圖5是說明在爆發存取長度為4時對分割為二部分的位址及失效數據進行排序的情況的說明圖。
圖6是說明在爆發存取長度為4時對分割為二部分的位址及失效數據進行排序的情況的說明圖。
圖7是說明在爆發存取長度為4時對分割為四部分的位址及失效數據進行排序的情況的說明圖。
圖8是表示現有的半導體試驗裝置的一個例子的結構圖。
圖9是說明作為被試驗對象的記憶體設備的儲存單元的一個例子的說明圖。
圖10是說明位址變換的一個例子的說明圖。
100．．．DUT
11．．．位址產生部
12．．．排序電路
2．．．數據輸入輸出部
3．．．定時產生部
4．．．位址變換部
5．．．爆發位址變換部
6．．．暫存器
8．．．記憶體控制部
9．．．收集記憶體

Claims (9)

  1. 一種半導體試驗裝置，其將與被試驗對象設備所具有的記憶體的儲存單元對應的位址、和作為所述儲存單元的試驗結果而得到的失效數據進行排序，並利用爆發存取向收集記憶體儲存；其特徵在於該半導體試驗裝置包括：位址產生部，其產生爆發存取對象信號和爆發存取結束信號，該爆發存取對象信號表示所述位址及所述失效數據為所述爆發存取的對象數據，該爆發存取結束信號表示所述爆發存取的對象數據的末尾；以及排序電路，其基於所述爆發存取對象信號和所述爆發存取結束信號，將所述位址及所述失效數據進行排序，以成為適於所述爆發存取的連續的位址順序。
  2. 根據請求項1所述的半導體試驗裝置，在基於所述爆發存取對象信號進行排序的所述位址及所述失效數據不滿足向所述收集記憶體進行爆發存取所需的數據數量的情況下，所述排序電路在所述位址及所述失效數據中添加偽位址及偽失效數據。
  3. 根據請求項1所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取對象信號。
  4. 根據請求項2所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述 失效數據對應，產生所述爆發存取對象信號。
  5. 根據請求項1所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取結束信號。
  6. 根據請求項2所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取結束信號。
  7. 根據請求項3所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取結束信號。
  8. 根據請求項4所述的半導體試驗裝置，在所述位址及所述失效數據被分割為多個的情況下，所述位址產生部分別與分割後的所述位址及所述失效數據對應，產生所述爆發存取結束信號。
  9. 一種半導體試驗裝置，其將與被試驗對象設備所具有的記憶體的儲存單元對應的位址、和作為所述儲存單元的試驗結果而得到的失效數據進行排序，並利用爆發存取向收集記憶體儲存；其特徵在於該半導體試驗裝置包括：位址產生部，其產生爆發存取結束信號，該爆發存取結束信號由多位元構成，並且表示所述爆發存取的對象數據的末尾；以及排序電路，其將所述位址及所述失效數據分割為大於或等於向所述收集記憶 體進行爆發存取所需的數據數量而進行輸入，基於所述爆發存取結束信號，將所述位址及所述失效數據進行排序，以成為適於所述爆發存取的連續的位址順序。
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