TWI408392B - 增加晶片測試效率的裝置及其方法 - Google Patents

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Description

增加晶片測試效率的裝置及其方法
本發明係有關於一種增加晶片測試效率的裝置及其方法，尤指一種利用位置壓縮(address compression)方法以增加晶片測試效率的裝置及其方法。
請參照第1A圖、第1B圖和第1C圖，第1A圖、第1B圖和第1C圖係為先前技術說明一種記憶體晶片測試的示意圖。如第1A圖所示，記憶區塊BK0、BK2係同時寫入邏輯電位“D0”和記憶區塊BK1、BK3係同時寫入邏輯電位“D1”。然後同時讀取記憶區塊BK0、BK2所儲存的邏輯電位和記憶區塊BK1、BK3所儲存的邏輯電位，並比較記憶區塊BK0、BK2所儲存的邏輯電位與邏輯電位“D0”，和比較記憶區塊BK1、BK3所儲存的邏輯電位與邏輯電位“D1”，以判斷記憶體晶片是否合格(pass)。同理，如第1B圖所示，記憶區塊BK0、BK3係同時寫入邏輯電位“D0”和記憶區塊BK1、BK2係同時寫入邏輯電位“D1”。然後同時讀取記憶區塊BK0、BK3所儲存的邏輯電位和記憶區塊BK1、BK2所儲存的邏輯電位，並比較記憶區塊BK0、BK3所儲存的邏輯電位與邏輯電位“D0”，和比較記憶區塊BK1、BK2所儲存的邏輯電位與邏輯電位“D1”，以判斷記憶體晶片是否合格。另外，如第1C圖所示，記憶區塊BK0、BK1、BK2及BK3係同時被寫入邏輯電位“D0”。然後同時讀取記憶區塊BK0、BK1、BK2及BK3所儲存的邏輯電位和邏輯電位“D0”，並比較記憶區塊BK0、BK1、BK2及BK3所儲存的邏輯電位和邏輯電位“D0”，以判斷記憶體晶片是否合格。
雖然第1A圖、第1B圖和第1C圖的先前技術都可減少記憶體晶片測試的時間，但是第1A圖和第1B圖的先前技術僅能輸入二種測試式樣以及第1C圖的先前技術僅能輸入一種測試式樣。因此，在第1A圖、第1B圖和第1C圖的先前技術中，測試式樣的多元性較低，會導致測試覆蓋率不足。
本發明的一實施例提供一種增加晶片測試效率的方法。該方法包含利用一式樣產生器(pattern generator)對一記憶體晶片內的複數個第一記憶區塊(bank)中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位；利用該式樣產生器對該記憶體晶片內的複數個第二記憶區塊同時寫入一第二邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
本發明的另一實施例提供一種增加晶片測試效率的方法。該方法包含利用一式樣產生器對一記憶體晶片內的複數個第一記憶區塊中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位；利用該式樣產生器對該記憶體晶片內的複數個第二記憶區塊中的至少一第二記憶區塊寫入一第二邏輯電位，及同時對所有其餘第二記憶區塊寫入與該第二邏輯電位相反的邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
本發明的另一實施例提供一種增加晶片測試效率的方法。該方法包含利用一式樣產生器，對一記憶體晶片內的複數個記憶區塊中的至少一記憶區塊寫入一邏輯電位，及同時對該複數個記憶區塊中的所有其餘記憶區塊寫入與該邏輯電位相反的邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
本發明的另一實施例提供一種增加晶片測試效率的裝置。該裝置包含一式樣產生器、一讀取單元、一邏輯運算器及一判斷單元。該式樣產生器係用以對一記憶體晶片內的每一記憶區塊寫入一邏輯電位；該讀取單元係用以讀取該記憶體晶片中的每一記憶區塊內所有記憶單元儲存的邏輯電位；該邏輯運算器係用以對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果，以及對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果；及該判斷單元，根據該第二邏輯運算結果，判斷該記憶體晶片是否合格。
本發明提供一種增加晶片測試效率的裝置及其方法。該裝置及其方法不僅可減少一記憶體晶片測試的時間，亦可提供該記憶體晶片較先前技術多的測試式樣。因此，本發明所提供的測試式樣的多元性以及測試覆蓋率都較先前技術高。
請參照第2圖，第2圖係為本發明的一實施例說明一種增加晶片測試效率的裝置200的示意圖。裝置200包含一式樣產生器202、一讀取單元204、一邏輯運算器206及一判斷單元208。式樣產生器202係用以對一記憶體晶片210內的4個記憶區塊中的每一記憶區塊寫入一邏輯電位，其中式樣產生器202係利用一團塊圖案(solid pattern)、一棋盤式式樣(check board pattern)、一列條碼式樣(row bar pattern)或一行條碼式樣(column bar pattern)，對記憶體晶片210內的每一記憶區塊寫入邏輯電位。但本發明並不受限於記憶體晶片210僅具有4個記憶區塊。讀取單元204係用以讀取記憶體晶片210中的每一記憶區塊內所有記憶單元所儲存的邏輯電位；邏輯運算器206包含一第一邏輯運算單元2062及一第二邏輯運算單元2064。第一邏輯運算單元2062係用以對讀取單元204讀取的每一記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一相對應的第一邏輯運算結果FLOR；第二邏輯運算單元2064係用以對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一第二邏輯運算結果SLOR，其中第一邏輯運算與第二邏輯運算係為互斥或邏輯運算；判斷單元208係根據第二邏輯運算結果SLOR，判斷記憶體晶片210是否合格(pass)。
請參照第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖、第3I圖、第3J圖、第3K圖和第3L圖，第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖、第3I圖、第3J圖、第3K圖和第3L圖係為說明式樣產生器202對記憶體晶片210內的4個記憶區塊BK0-BK3寫入邏輯電位的式樣的示意圖。如第3A圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK0寫入一邏輯電位“D0”及記憶區塊BK2寫入與邏輯電位“D0”相反的邏輯電位“D0B”，且同時對記憶區塊BK1、BK3寫入一邏輯電位“D1”。也就是說在記憶區塊BK0和記憶區塊BK2內的同一位置(例如X座標為0、Y座標為0)的記憶單元係儲存相反的邏輯電位，以及在記憶區塊BK1和記憶區塊BK3內的同一位置的記憶單元係儲存相同的邏輯電位。同理，如第3B圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK1寫入邏輯電位“D1”及記憶區塊BK3寫入與邏輯電位“D1”相反的邏輯電位“D1B”，且同時對記憶區塊BK0、BK2寫入邏輯電位“D0”。如第3C圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK0寫入邏輯電位“D0”及記憶區塊BK3寫入與邏輯電位“D0”相反的邏輯電位“D0B”，且同時對記憶區塊BK1、BK2寫入邏輯電位“D1”。如第3D圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK1寫入邏輯電位“D1”及記憶區塊BK2寫入與邏輯電位“D1”相反的邏輯電位“D1B”，且同時對記憶區塊BK0、BK3寫入邏輯電位“D0”。如第3E圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK0寫入邏輯電位“D0”及記憶區塊BK2寫入與邏輯電位“D0”相反的邏輯電位“D0B”，且同時對記憶區塊BK1寫入邏輯電位“D1”及記憶區塊BK3寫入與邏輯電位“D1”相反的邏輯電位“D1B”。如第3F圖所示，式樣產生器202係同時對記憶體晶片210內的記憶區塊BK0寫入邏輯電位“D0”及記憶區塊BK3寫入與邏輯電位“D0”相反的邏輯電位“D0B”，且同時對記憶區塊BK1寫入邏輯電位“D1”及記憶區塊BK2寫入與邏輯電位“D1”相反的邏輯電位“D1B”。如第3G圖、第3H圖、第3I圖、第3J圖、第3K圖和第3L圖所示，式樣產生器202係同時對記憶體晶片210內的4個記憶區塊BK0-BK3中的至少一記憶區塊寫入邏輯電位“D0”，及對4個記憶區塊中的所有其餘記憶區塊寫入與邏輯電位“D0”相反的邏輯電位“D0B”。另外，本發明並不受限於上述式樣產生器202對記憶體晶片210內的4個記憶區塊BK0-BK3寫入邏輯電位的式樣。
請參照第4圖，第4圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。第4圖之方法係利用第2圖的增加晶片測試效率的裝置200說明，詳細步驟如下：步驟400：開始；步驟402：利用式樣產生器202，同時對4個記憶區塊BK0-BK3中的一記憶區塊寫入邏輯電位LV1，及對另一記憶區塊寫入與邏輯電位LV1相反的邏輯電位LV1B；步驟404：利用式樣產生器202，同時對4個記憶區塊BK0-BK3中的另二記憶區塊寫入邏輯電位LV2；步驟406：讀取單元204讀取每一記憶區塊內所有記憶單元儲存的邏輯電位；步驟408：邏輯運算器206對每一記憶區塊內所有記憶單元儲存的邏輯電位執行第一邏輯運算，以產生對應於每一記憶區塊的第一邏輯運算結果FLOR；步驟410：邏輯運算器206對4個第一邏輯運算結果FLOR執行第二邏輯運算，以產生對應於記憶體晶片210的第二邏輯運算結果SLOR；步驟412：判斷單元208根據第二邏輯運算結果SLOR，判斷記憶體晶片210是否合格；步驟414：結束。
在步驟402和步驟404中，式樣產生器202係同時利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣對二記憶區塊分別寫入邏輯電位LV1及邏輯電位LV1B，另同時對二記憶區塊寫入邏輯電位LV2。因此，如第3A圖所示，式樣產生器202利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣同時對記憶區塊BK0和BK2分別寫入邏輯電位LV1(“D0”)及邏輯電位LV1B(“D0B”)，和同時對記憶區塊BK1和BK3寫入邏輯電位LV2(“D1”)。另外，第3B圖、第3C圖和第3D圖的原理和第3A圖相同，在此不再贅述。在步驟408中，邏輯運算器206中的第一邏輯運算單元2062先對每一記憶區塊內所有記憶單元儲存的邏輯電位執行第一邏輯運算，以產生對應於每一記憶區塊的第一邏輯運算結果FLOR，其中第一邏輯運算係為互斥或邏輯運算。在步驟410中，邏輯運算器206中的第二邏輯運算單元2064對4個第一邏輯運算結果FLOR執行第二邏輯運算，以產生對應於記憶體晶片210的第二邏輯運算結果SLOR，其中第二邏輯運算係為互斥或邏輯運算。在步驟412中，判斷單元208可根據第二邏輯運算結果SLOR，判斷記憶體晶片210是否合格。
請參照第5圖，第5圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。第5圖之方法係利用第2圖的增加晶片測試效率的裝置200說明，詳細步驟如下：步驟500：開始；步驟502：利用式樣產生器202，同時對4個記憶區塊BK0-BK3中的一記憶區塊寫入邏輯電位LV1，及對另一記憶區塊寫入與邏輯電位LV1相反的邏輯電位LV1B；步驟504：利用式樣產生器202，同時對4個記憶區塊BK0-BK3中的另一記憶區塊寫入邏輯電位LV2，及對剩餘的一記憶區塊寫入與邏輯電位LV2相反的邏輯電位LV2B；步驟506：讀取單元204讀取每一記憶區塊內所有記憶單元儲存的邏輯電位；步驟508：邏輯運算器206對每一記憶區塊內所有記憶單元儲存的邏輯電位執行第一邏輯運算，以產生對應於每一記憶區塊的第一邏輯運算結果FLOR；步驟510：邏輯運算器206對4個第一邏輯運算結果FLOR執行第二邏輯運算，以產生對應於記憶體晶片210的第二邏輯運算結果SLOR；步驟512：判斷單元208根據第二邏輯運算結果SLOR，判斷記憶體晶片210是否合格；步驟514：結束。
在步驟502和步驟504中，式樣產生器202係利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣同時對二記憶區塊分別寫入邏輯電位LV1及邏輯電位LV1B，另同時對二記憶區塊分別寫入邏輯電位LV2及邏輯電位LV2B。因此，如第3E圖所示，式樣產生器202利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣同時對記憶區塊BK0和BK2分別寫入邏輯電位LV1(“D0”)及邏輯電位LV1B(“D0B”)，並同時對記憶區塊BK1和BK3分別寫入邏輯電位LV2(“D1”)及邏輯電位LV2B(“D1B”)。另外，第3F圖的原理和第3E圖相同，在此不再贅述。
請參照第6圖，第6圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。第6圖之方法係利用第2圖的增加晶片測試效率的裝置200說明，詳細步驟如下：步驟600：開始；步驟602：利用式樣產生器202，對4個記憶區塊BK0-BK3中的至少一記憶區塊寫入邏輯電位LV，並同時對所有其餘記憶區塊寫入與邏輯電位LV相反的邏輯電位LVB；步驟604：讀取單元204讀取每一記憶區塊內所有記憶單元儲存的邏輯電位；步驟606：邏輯運算器206對每一記憶區塊內所有記憶單元儲存的邏輯電位執行第一邏輯運算，以產生對應於每一記憶區塊的第一邏輯運算結果FLOR；步驟608：邏輯運算器206對4個第一邏輯運算結果FLOR執行第二邏輯運算，以產生對應於記憶體晶片210的第二邏輯運算結果SLOR；步驟610：判斷單元208根據第二邏輯運算結果SLOR，判斷記憶體晶片210是否合格；步驟612：結束。
在步驟602中，式樣產生器202係利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣對4個記憶區塊BK0-BK3中的至少一記憶區塊寫入邏輯電位LV，及同時對所有其餘記憶區塊寫入與邏輯電位LV相反的邏輯電位LVB。因此，如第3G圖所示，式樣產生器202利用團塊式樣、棋盤式式樣、列條碼式樣或行條碼式樣同時對記憶區塊BK0、BK2和BK3寫入邏輯電位LV(“D0”)，另對記憶區塊BK1寫入邏輯電位LVB(“D0B”)。另外，第3H圖、第3I圖、第3J圖、第3K圖和第3L圖的原理和第3G圖相同，在此不再贅述。
綜上所述，本發明所提供的增加晶片測試效率的裝置及其方法，不僅可減少記憶體晶片測試的時間，亦可提供記憶體晶片多種測試式樣。因此，本發明所提供的測試式樣的多元性以及測試覆蓋率都較先前技術高。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
200．．．裝置
202．．．式樣產生器
204．．．讀取單元
206．．．邏輯運算器
208．．．判斷單元
210．．．記憶體晶片
2062．．．第一邏輯運算單元
2064．．．第二邏輯運算單元
BK0、BK2、BK1、BK3．．．記憶區塊
“D0”、“D1”、“D0B”、“D1B”．．．邏輯電位
SLOR．．．第二邏輯運算結果
400至414、500至514、600至612．．．步驟
第1A圖、第1B圖和第1C圖係為先前技術說明一種記憶體晶片測試的示意圖。
第2圖係為本發明的一實施例說明一種增加晶片測試效率的裝置的示意圖。
第3A圖、第3B圖、第3C圖、第3D圖、第3E圖、第3F圖、第3G圖、第3H圖、第3I圖、第3J圖、第3K圖和第3L圖係為說明式樣產生器對記憶體晶片內的記憶區塊寫入邏輯電位的式樣的示意圖。
第4圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。
第5圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。
第6圖係為本發明的另一實施例說明增加晶片預燒掃描效率的方法的流程圖。
200．．．裝置
202．．．式樣產生器
204．．．讀取單元
206．．．邏輯運算器
208．．．判斷單元
210．．．記憶體晶片
2062．．．第一邏輯運算單元
2064．．．第二邏輯運算單元
BK0、BK2、BK1、BK3．．．記憶區塊
SLOR．．．第二邏輯運算結果

Claims (15)

  1. 一種增加晶片測試效率的方法，包含：利用一式樣產生器(pattern generator)對一記憶體晶片內的複數個第一記憶區塊(bank)中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位；利用該式樣產生器對該記憶體晶片內的複數個第二記憶區塊同時寫入一第二邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；及對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
  2. 一種增加晶片測試效率的方法，包含：利用一式樣產生器對一記憶體晶片內的複數個第一記憶區塊中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位；利用該式樣產生器對該記憶體晶片內的複數個第二記憶區塊中的至少一第二記憶區塊寫入一第二邏輯電位，及同時對所有其餘第二記憶區塊寫入與該第二邏輯電位相反的邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；及對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
  3. 如請求項1或2所述之方法，其中該式樣產生器係利用一團塊式樣(solid pattern)、一棋盤式式樣(check board pattern)、一列條碼式樣(row bar pattern)或一行條碼式樣(column bar pattern)，對該記憶體晶片內的每一記憶區塊寫入該第一邏輯電位。
  4. 如請求項1或2所述之方法，其中該式樣產生器係利用一團塊式樣、一棋盤式式樣、一列條碼式樣或一行條碼式樣對該記憶體晶片內的每一記憶區塊寫入該第二邏輯電位。
  5. 一種增加晶片測試效率的方法，包含：利用一式樣產生器對一記憶體晶片內的複數個記憶區塊中的至少一記憶區塊寫入一邏輯電位，及同時對該複數個記憶區塊中的所有其餘記憶區塊寫入與該邏輯電位相反的邏輯電位；讀取該記憶體晶片的每一記憶區塊內所有記憶單元儲存的邏輯電位；對該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果；及對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果。
  6. 如請求項5所述之方法，其中該式樣產生器係利用一團塊式樣、一棋盤式式樣、一列條碼式樣或一行條碼式樣對該記憶體晶片內的每一記憶區塊寫入該邏輯電位。
  7. 2或5所述之方法，一判斷單元根據該第二邏輯運算結果，判斷該記憶體晶片是否合格(pass)。
  8. 2或5所述之方法，其中該第一邏輯運算與該第二邏輯運算係為互斥或(exclusive-OR)邏輯運算。
  9. 一種增加晶片測試效率的裝置，包含：一式樣產生器，用以對一記憶體晶片內的每一記憶區塊寫入一邏輯電位；一讀取單元，用以讀取該記憶體晶片中的每一記憶區塊內所有記憶單元儲存的邏輯電位；一邏輯運算器，用以對該讀取單元讀取的該記憶區塊內所有記憶單元儲存的邏輯電位執行一第一邏輯運算，以產生一對應於該記憶區塊的第一邏輯運算結果，以及對複數個第一邏輯運算結果執行一第二邏輯運算，以產生一對應於該記憶體晶片的第二邏輯運算結果；及一判斷單元，根據該第二邏輯運算結果，判斷該記憶體晶片是否合格。
  10. 如請求項9所述之裝置，其中該式樣產生器係利用一團塊圖案、一棋盤式式樣、一列條碼式樣或一行條碼式樣，對該記憶體晶片內的該記憶區塊的所有記憶單元寫入該邏輯電位。
  11. 如請求項9所述之裝置，其中該邏輯運算器包含：一第一邏輯運算單元，用以對該讀取單元讀取的該記憶區塊內所有記憶單元儲存的邏輯電位執行該第一邏輯運算，以產生該第一邏輯運算結果；及一第二邏輯運算單元，用以對該複數個第一邏輯運算結果執行該第二邏輯運算，以產生該第二邏輯運算結果。
  12. 如請求項9所述之裝置，其中該第一邏輯運算與該第二邏輯運算係為互斥或邏輯運算。
  13. 如請求項9所述之裝置，其中該式樣產生器係對該記憶體晶片內的複數個第一記憶區塊中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位，且對該記憶體晶片內的複數個第二記憶區塊同時寫入一第二邏輯電位。
  14. 如請求項9所述之裝置，其中該式樣產生器係對該記憶體晶片內的複數個第一記憶區塊中的至少一第一記憶區塊寫入一第一邏輯電位，及同時對所有其餘第一記憶區塊寫入與該第一邏輯電位相反的邏輯電位，且對該記憶體晶片內的複數個第二記憶區塊中的至少一第二記憶區塊寫入一第二邏輯電位，及同時對所有其餘第二記憶區塊寫入與該第二邏輯電位相反的邏輯電位。
  15. 如請求項9所述之裝置，其中該式樣產生器係對該記憶體晶片內的複數個記憶區塊中的至少一記憶區塊寫入一邏輯電位，及同時對該複數個記憶區塊中的所有其餘記憶區塊寫入與該邏輯電位相反的邏輯電位。
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