JP2006048916A - 電流モードシグナリング方式のシングルビットバス構造を有するメモリ装置 - Google Patents
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Abstract
【解決手段】 外部からデジタル的にフォーマットされたデータを受信して、アナログフォーマットされたデータに変換するデジタル−アナログ変換回路と、デジタル−アナログ変換回路に連結され、アナログフォーマットされたデータをデジタル的にフォーマットされたデータに変換して、メモリ装置に保存するアナログ−デジタル変換回路と、を備えるメモリ装置。
【選択図】 図2
Description
DQ0 DQブロック
DQ1 DQブロック
DQ2 DQブロック
DQ3 DQブロック
210 DAC
211 DAC
212 DAC
213 DAC
220 データライン
221 データライン
222 データライン
223 データライン
230 ADC
231 ADC
232 ADC
233 ADC
250 第1スイッチ
251 第2スイッチ
252 第3スイッチ
253 第4スイッチ
Claims (20)
- デジタル的にフォーマットされたデータを保存するメモリ装置において、
前記メモリ装置の外部からデジタル的にフォーマットされたデータを受信して、アナログフォーマットされたデータに変換するデジタル−アナログ変換回路と、
前記デジタル−アナログ変換部に連結され、前記アナログフォーマットされたデータを前記デジタル的にフォーマットされたデータに変換して、前記メモリ装置に保存するためのアナログ−デジタル変換回路と、
を備えることを特徴とするメモリ装置。 - 前記アナログフォーマットされたデータは、前記メモリ装置の外部から受信される前記デジタル的にフォーマットされたデータを表すために、一つのアナログフォーマットされたデータから構成されることを特徴とする請求項1に記載のメモリ装置。
- 前記メモリ装置は、前記デジタル−アナログ変換回路から前記アナログフォーマットされたデータを前記アナログ−デジタル変換回路に連結するシングルデータラインを更に備えることを特徴とする請求項1に記載のメモリ装置。
- 前記デジタル−アナログ変換回路は、前記デジタル的にフォーマットされたデータを、前記シングルデータラインを介して電流信号フォーマットで前記アナログ−デジタル変換回路に伝達することを特徴とする請求項3に記載のメモリ装置。
- 前記デジタル−アナログ変換回路は、
第1デジタル−アナログ変換回路を構成し、
前記メモリ装置は、
前記メモリ装置の外部から第2のデジタル的にフォーマットされたデータを受信して、第2のアナログフォーマットされたデータに変換する第2デジタル−アナログ変換回路と、
前記メモリ装置が第1データ入出力モードで動作する時、前記第2デジタル−アナログ変換回路の出力を前記シングルデータラインから分離させ、前記メモリ装置が第2データ入出力モードである時、前記シングルデータラインに前記第2デジタル−アナログ変換回路の出力を連結するスイッチとを更に備えることを特徴とする請求項3に記載のメモリ装置。 - 前記スイッチは、
第1スイッチを構成し、
前記メモリ装置は、
前記メモリ装置の外部から第3のデジタル的にフォーマットされたデータを受信して、第3のアナログフォーマットされたデータに変換する第3デジタル−アナログ変換回路と、
前記メモリ装置が前記第2データ入出力モードで動作する時、前記第3デジタル−アナログ変換回路の出力を前記シングルデータラインに連結させ、前記メモリ装置が前記第1データ入出力モードである時、前記シングルデータラインから前記第3デジタル−アナログ変換回路の出力を分離するスイッチとを更に備えることを特徴とする請求項5に記載のメモリ装置。 - 前記メモリ装置は、
前記メモリ装置の外部から第4のデジタル的にフォーマットされたデータを受信して、第4のアナログフォーマットされたデータに変換する第4デジタル−アナログ変換回路と、
前記メモリ装置が前記第2データ入出力モードで動作する時、前記第4デジタル−アナログ変換回路の出力を前記シングルデータラインに連結させ、前記メモリ装置が前記第1データ入出力モードである時、前記シングルデータラインから前記第4デジタル−アナログ変換回路の出力を分離するスイッチと、を更に備えることを特徴とする請求項6に記載のメモリ装置。 - 前記第1データ入出力モードは、X16モードを表し、前記第2データモードは、X4モードを表すことを特徴とする請求項7に記載のメモリ装置。
- 並列データ入力を順次に処理する複数のデータ入出力ブロックと、
前記データ入出力ブロックから提供される前記並列データを、それぞれのアナログ電流信号に変換させるデジタル−アナログ変換部回路と、
前記デジタル−アナログ変換回路のそれぞれと連結されて、前記アナログ信号が伝達される一つのデータラインと、
前記データラインのそれぞれと連結され、前記アナログ電流信号をデジタル電圧信号に変換させるアナログ−デジタル変換部回路と、
前記隣接したデータラインの間にそれぞれ連結され、前記メモリ装置のデータ入出力モードによって選択的にオンになるスイッチと、
を備えることを特徴とするメモリ装置。 - 前記デジタル−アナログ変換回路は、前記データラインのそれぞれに該当するバイナリウェイトによって電流駆動量を異ならせる電流ミラーを備え、前記データラインに伝達されるデータに応答して流れる前記電流ミラーの電流量を前記アナログ電流信号として出力することを特徴とする請求項9に記載のメモリ装置。
- 前記アナログ−デジタル変換部は、所定の電流駆動回路を備え、前記アナログ電流信号から前記電流減衰器の該当電流を差し引くことにより決定される電流量により制御信号を出力し、前記制御信号に応答して前記デジタル電圧信号を出力することを特徴とする請求項1に記載のメモリ装置。
- 第1データ入出力パッドないし第4データ入出力パッドのそれぞれに順次に受信される直列データを並列処理する第1データ入出力ブロックないし第4データ入出力ブロックと、
前記第1データ入出力ブロックないし第4データ入出力ブロックのそれぞれから提供される並列データをアナログ信号に変換させるデジタル−アナログ変換部と、
前記デジタル−アナログ変換部のそれぞれと連結され、前記アナログ信号が載せられる第1データラインないし第4データラインと、
前記データラインのそれぞれと連結され、前記アナログ信号をデジタル信号に変換させるアナログ−デジタル変換部と、
前記第1データラインと前記第2データラインとの間に連結される第1スイッチ、前記第1データラインと前記第3データラインとの間に連結される第2スイッチ、前記第1データラインと前記第4データラインとの間に連結される第3スイッチ、及び前記第3データラインと前記第4データラインとの間にそれぞれ連結される第4スイッチを含むスイッチと、
を備えることを特徴とするメモリ装置。 - 前記第1スイッチが第1データ入出力モードである時、前記第1データラインから前記第2データラインを分離させ、第2データ入出力モードである時、前記第2データラインを前記第1データラインに連結させ、
前記第2スイッチが前記第1データ入出力モードである時、前記第1データラインから前記第3データラインを分離させ、第2データ入出力モードである時、前記第3データラインを前記第1データラインに連結させ、
前記第3スイッチが第1データ入出力モードである時、前記第1データラインから前記第4データラインを分離させ、第2データ入出力モードである時、前記第4データラインを前記第1データラインに連結させ、
前記第4スイッチが前記第1データ入出力モードである時、前記第3データラインから前記第4データラインを分離させ、第2データ入出力モードである時、前記第4データラインを前記第3データラインに連結させることを特徴とする請求項12に記載のメモリ装置。 - 前記デジタル−アナログ変換回路は、
所定の基準電流を供給する第1電流駆動部と、
前記データ入出力パッドに入力されるデータに応答して、前記基準電流の2倍に該当する電流を供給する第2電流駆動部と、
前記データ入出力パッドに入力されるデータに応答して、前記基準電流を供給する第3電流駆動部と、
前記基準電流の半分に該当する電流を供給する第4電流駆動部と、
前記2倍の基準電流駆動部、前記1倍基準の電流駆動部及び前記1/2倍基準の電流駆動部から供給される電流を合わせた前記アナログ電流信号を前記データラインに伝達する第5電流駆動部とを備えることを特徴とする請求項12に記載のメモリ装置。 - 前記アナログ−デジタル変換回路は、
前記データラインに伝達される前記アナログ電流信号から2倍の基準電流を差し引いた電流を供給する第1電流駆動部と、
前記2倍の基準電流から前記アナログ電流信号を差し引いた電流を供給する第2電流駆動部と、
前記第1電流駆動部の電流から1倍基準電流を差し引いた電流を供給する第3電流駆動部と、
前記第2電流駆動部の電流から前記1倍基準電流を差し引いた電流を供給する第4電流駆動部と、
前記第1電流駆動部及び第2電流駆動部の出力に応答して、制御信号及び前記デジタル電圧信号の上位ビット信号を発生させる電流電圧変換部と、
前記第3電流駆動部及び第4電流駆動部の出力と前記制御信号とに応答して、前記デジタル電圧信号の下位ビット信号を発生させるデコーダとを備えることを特徴とする請求項12に記載のメモリ装置。 - 前記電流電圧変換部は、
電源電圧がそのソースに連結され、前記第1電流駆動部の出力がそのゲートに連結される第1PMOSトランジスタと、
前記第1PMOSトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第1NMOSトランジスタと、
前記第1PMOSトランジスタ及び第1NMOSトランジスタのドレインに連結されて、前記デジタル電圧信号の上位ビット信号を発生させる第1インバータと、
前記電源電圧がそのソースに連結され、前記第2電流駆動部の出力がそのゲートに連結される第2PMOSトランジスタと、
前記第2PMOSトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第2NMOSトランジスタと、
前記第2PMOSトランジスタ及び第2NMOSトランジスタのドレインに連結されて、前記制御信号を発生させる第2インバータとを備えることを特徴とする請求項12に記載のメモリ装置。 - 前記デコーダは、
前記電源電圧がそのソースに連結され、前記第3電流駆動部の出力がそのゲートに連結される第3PMOSトランジスタと、
前記第3PMOSトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第3NMOSトランジスタと、
前記第3PMOSトランジスタ及び第3NMOSトランジスタのドレインにその入力が連結される第3インバータと、
前記電源電圧がそのソースに連結され、前記第4電流駆動部の出力がそのゲートに連結される第4PMOSトランジスタと、
前記第4PMOSトランジスタのドレインがそのドレインに連結され、前記電源電圧がそのゲートに連結され、接地電圧がそのソースに連結される第4NMOSトランジスタと、
前記第4PMOSトランジスタ及び第4NMOSトランジスタのドレインにその入力が連結され、直列連結される第4インバータ及び第5インバータと、
前記制御信号及び前記デジタル電圧信号の上位ビット信号に応答して、前記第3インバータの出力を前記デジタル電圧信号の下位ビット信号に出力する第1伝送ゲートと、
前記制御信号及び前記デジタル電圧信号の上位ビット信号に応答して、前記第5インバータの出力を前記デジタル電圧信号の下位ビット信号に出力する第2伝送ゲートとを備えることを特徴とする請求項12に記載のメモリ装置。 - メモリ装置に/からデータを提供する方法において、
前記メモリ装置の外部から受信されるデジタル的にフォーマットされたデータをアナログフォーマットされたデータに変換するステップと、
シングルデータラインを介して、前記アナログフォーマットされたデータをアナログ−デジタル変換回路に伝達するステップと、
前記アナログフォーマットされたデータを、前記デジタル的にフォーマットされたデータに変換するステップと、
前記デジタル的にフォーマットされたデータを、前記メモリ装置のメモリセルに保存するステップとを含むことを特徴とするデータ提供方法。 - 前記アナログフォーマットされたデータは、前記メモリ装置の外部から受信される前記デジタル的にフォーマットされたデータを表すために、一つのアナログフォーマットされたデータから構成されることを特徴とする請求項18に記載のデータ提供方法。
- 前記メモリ装置は、
X16モード、X8モード、及びX4モードを備える複数の動作モードで動作されることを特徴とする請求項18に記載のデータ提供方法。
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