KR20060012410A - 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 - Google Patents

전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 Download PDF

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Abstract

본 발명은 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치에 대하여 개시된다. 메모리 장치는 다수개의 데이터 입출력 패드들과 데이터 입출력 패드들 각각으로 수신되는 데이터들을 아날로그 신호로 변환시키는 디지털-아날로그 변환부들을 포함한다. 디지털-아날로그 변환부들에서 출력되는 아날로그 신호들 각각은 하나의 데이터 라인들을 통하여 아날로그 전류 신호를 디지털 전압 신호로 변환시키는 아날로그-디지털 변환부들과 연결된다. 인접한 데이터 라인들 사이 각각에는 메모리 장치의 데이터 입출력 사양에 따라 선택적으로 온되는 스위치들을 포함한다. 따라서, 본 발명에 의하면, 하나의 데이터 라인을 이용하여 다양한 데이터 입출력 사양을 만족하기 때문에, 내부 데이터 라인들의 라우팅을 위한 칩 면적을 최소화한다.
전류 모드 시그널링, 디지털-아날로그 변환부, 아날로그-디지털 변환부, 스위치

Description

전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치{Memory device having single bit bus structure with current mode signaling}
도 1은 전형적으로 데이터 입출력 모드가 ×16, ×8, ×4, ×2, ×1 모드로 동작하는 DRAM을 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치를 설명하는 도면이다.
도 3은 도 2의 디지털-아날로그 변환부(DAC)와 아날로그-디지털 변환부(ADC)의 동작을 연계하여 데이터 라인 상의 전류 모드 시그널링을 설명하는 도면이다.
도 4는 도 2의 DAC와 ADC 동작을 정리한 도표이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치에 관한 것이다.
높은 밴드위스(high bandwidth)를 구현하기 위하여, DRAM은 내부적으로 많은 비트 수의 버스 라인들을 사용하고 있다. 도 1은 전형적으로 데이터 입출력 모드가 ×16, ×8, ×4, ×2, ×1 모드로 동작하는 DRAM을 설명하는 도면이다. 1.2Gbps/s 의 밴드위스를 가지는 DRAM의 경우에 하나의 DQ 패드당 8 비트 버스 라인을 사용한다고 가정하면, 예를 들어, 16개의 DQ 패드들을 구비하는 DRAM은 내부적으로 16×8=128 비트 버스 라인들을 사용한다.
×16 모드를 살펴보면, 메모리 셀 어레이 블락과 16개의 IO 블락들 사이에 8개의 데이터 라인들이 연결되고 각 IO 블락들은 16개의 DQ 패드와 연결된다. 예를 들어, 8개의 데이터 라인을 통하여 IO 블락(14)으로 전달된 메모리 셀 데이터들은 DQ14 패드로 출력된다. 그리고, IO 블락(6)으로 전달된 메모리 셀 데이터들은 DQ6 블락으로, IO 블락(10)으로 전달된 메모리 셀 데이터들은 DQ10 패드로, IO 블락(2)로 전달된 메모리 셀 데이터들은 DQ2 패드로 출력된다.
×8 모드를 살펴보면, ×16 모드에서 IO 블락(14)과 연결되었던 8개의 데이터 라인들을 인접한 IO 블락(6)과 연결되도록 하기 위해 8개의 내부 버스 라인들이 배열되고, IO 블락(10)과 연결되었던 8개의 데이터 라인들을 인접한 IO 블락(2)과 연결되도록 하기 위해 8개의 내부 버스 라인들이 배열된다.
×4 모드를 살펴보면, ×16 모드에서 IO 블락들(14, 6, 10, 2)과 각각 연결되었던 8개의 데이터 라인들을 IO 블락(2)과 연결되도록 하기 위해 8, 16, 32개의 내부 버스 라인들이 배열된다. ×2 모드를 살펴보면, ×16 모드에서 IO 블락들(14, 6, 10, 2, 12, 4, 8, 0)과 각각 연결되었던 8개의 데이터 라인들을 IO 블락(0)과 연결되도록 하기 위해 8, 16, 32, 40, 48, 56, 64개의 내부 버스 라인들이 배열된다. 그리고 ×1 모드를 살펴보면, ×16 모드에서 IO 블락들(14, 6, 10, 2, 12, 4, 8, 0, 1, 9, 5, 13, 3, 11, 7, 15)과 각각 연결되었던 8개의 데이터 라인들을 IO 블락(0)과 연결되도록 하기 위해 최대 128개의 내부 버스 라인들이 배열된다.
이처럼 다양한 데이터 입출력 사양을 지원하기 위하여, 메모리 장치 내부적으로 많은 수의 데이터 라인들이 라우팅(routing)되어야 한다. 이것은 데이터 라인들의 신호 레벨이 전압 구동 모드로 동작되기 때문에 복수개의 데이터 라인들을 필요로 한다. 복수개의 데이터 라인들은 메모리 장치의 칩 면적에 상당 부분 차지하는 부담(overhead)으로 작용한다.
그러므로, 내부 데이터 라인들의 라우팅을 위한 칩 면적을 최소화 할 수 있는 멀티 비트 버스 구조의 메모리 장치가 요구된다.
본 발명의 목적은 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치에 있어서, 다수개의 데이터 입출력 패드들; 데이터 입출력 패드들 각각으로 수신되는 데이터들을 아날로그 신호로 변환시키는 디지털-아날로그 변환부들; 디지털-아날로그 변환부들 각각과 연결되어 아날로그 신호가 실리는 하나의 데이터 라인들; 데이터 라인들 각각과 연결되고 아날로그 전류 신호를 디지털 전압 신호로 변환시키는 아날로그-디지털 변환부들; 및 인접한 데이터 라인들 사이에 각각 연결되고 메모리 장치의 데이터 입출력 사양에 따라 선택적으로 온되는 스위치들을 포함한다.
따라서, 본 발명에 따른 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치는 하나의 데이터 라인을 이용하여 다양한 데이터 입출력 사양을 만족하기 때문에, 내부 데이터 라인들의 라우팅을 위한 칩 면적을 최소화한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일실시예에 따른 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치를 설명하는 도면이다. 도 2를 참조하면, 메모리 장치(200)는 다수개의 DQ 블락들을 포함할 수 있는 데, 예시적으로 4개의 DQ 블락들(DQ0, DQ1, DQ2, DQ3)을 포함한다. 도 1에서 설명된 데이터 입출력 사양과 매칭시키기 위하여, 4개의 DQ 블락들(DQ0, DQ1, DQ2, DQ3)이 4번 반복 배열되어 16개의 DQ 블락들로 확장될 수 있다.
DQ 블락들(DQ0, DQ1, DQ2, DQ3)은 디지털-아날로그 변환부(210, 211, 212, 213: 이하 "DAC"라고 칭한다)와 각각 연결된다. DQ 블락들(210, 211, 212, 213)은 DQ 패드로 순차적으로 입력되는 버스트 길이(Burst Length: "BL")에 해당하는 직렬 데이터들을 병렬 처리한다. 본 명세서에서는 BL=8인 경우에 대하여 기술된다.
DAC들(210, 211, 212, 213)은 DQ 블락들(DQ0, DQ1, DQ2, DQ3)로 입력되는 BL=8 데이터들을 아날로그 신호로 변환한다. DAC들(210, 211, 212, 213)에서 출력되는 아날로그 신호들 각각은 데이터 라인들(220, 221, 222, 223)을 통하여 아날로그-디지털 변환부(230, 231, 232, 233: 이하 " ADC"라고 칭한다)로 각각 전달된다. ADC들(230, 231, 232, 233)은 아날로그 신호들을 8 비트 디지털 신호들로 변환시킨 후 메모리 셀 어레이 블락(240)으로 전달한다.
제1 데이터 라인(220)과 제2 데이터 라인(221) 사이에 제1 스위치(250)가 연결되고, 제1 데이터 라인(220)과 제3 데이터 라인(222) 사이에 제2 스위치(251)가 연결되고, 제1 데이터 라인(220)와 제4 데이터 라인(223) 사이에 제3 스위치(252)가 연결되고, 제3 데이터 라인(222)과 제4 데이터 라인(223) 사이에 제4 스위치(253)가 연결된다. 제1 내지 제4 스위치들(251, 252, 253)은 데이터 입출력 사양에 따라 선택적으로 온되어 데이터 입출력 사양을 맞춘다.
즉, 4개의 DQ 블락들(DQ0, DQ1, DQ2, DQ3)이 4번 반복 배열되어 16개의 DQ 블락들로 확장된 경우에 있어서, 제1 내지 제4 스위치들(250, 251, 252, 253)이 모두 오프이면, 메모리 장치(200)는 데이터 입출력 사양이 ×16으로 설정된다. 제1 및 제4 스위치(250, 253)가 온이면 ×8로 설정되고, 제1, 제2 또는 제3 스위치(250, 251, 252)들 중 어느 하나가 온이면 ×4로 설정된다.
이처럼, 본 발명은 하나의 데이터 라인(220, 221, 222, 223)을 이용하여 다양한 데이터 입출력 사양을 지원한다. 단적으로, 도 1의 ×4와 비교해 봤을 때, 내부 데이터 라인 수가 8, 16, 32개인 것에 비하여 본 발명은 라인 라우팅을 위한 칩 면적이 상당히 줄어듬을 알 수 있다. 하나의 데이터 라인(220) 상에서 작동되는 전 류 모드 시그널링은 DAC(210, 211, 212, 213)에 의해 변환된 아날로그 신호가 ADC(230, 231, 232, 233)로 전달되는 동작으로 설명된다.
대표적으로, 제1 데이터 라인(210)과 연결되는 제1 DAC(210)와 제1 ADC(230) 동작을 연계시켜 제1 데이터 라인(210)의 전류 모드 시그널링을 설명한다. 이는 구체적으로 도 3에 도시되어 있다. 도 3은 설명의 편의를 위하여 BL=2인 경우에 대하여 설명된다. BL=2인 경우 이외에 BL=4, 8 등의 다양한 BL에 확장하여 적용될 수 있음은 물론이다.
도 3을 참조하면, 제1 DAC(210)는 DQ 블락(DQ0)를 통해 입력되는 BL=2에 해당하는 2개의 직렬 데이터들(d0, d1)을 수신하여 제1 아날로그 신호로 변환한다. 제1 아날로그 신호는 d1, d0 데이터에 따라 제1 데이터 라인(250)을 통해 흐르는 전류(IBUS)로 나타난다. 제1 DAC(210)는 기준 전류(Iref) 구동부, 2배 기준 전류(Iref×2) 구동부, 1배 기준 전류(Iref×1) 구동부, 1/2배 기준 전류(Iref×0.5) 구동부, 그리고, 합산 전류(Ibus) 구동부를 포함한다. 기준 전류(Iref)를 20uA로 설정하자. 그러면, d1d0 데이터가 00이면 Ibus는 10uA, 01이면 30uA, 10이면 50uA, 그리고 11이면 70uA가 흐른다.
제1 데이터 라인(250) 상의 합산 전류(IBUS)는 제1 ADC(230)로 전달되어 2비트 디지털 신호(Dd1, Dd0)로 발생된다. 제1 ADC(230)는 전류 구동부(310)와 전류-전압 변환 및 디코더부(320)로 크게 나뉜다. 전류 구동부(310)는 합산 전류에서 2배 기준 전류를 뺀 제1 전류(IBUS-Iref×2) 구동부, 2배 기준 전류에서 합산 전류를 뺀 제2 전류(Iref×2-IBUS) 구동부, 제1 전류에서 1배 기준 전류를 뺀 제3 전류 (IBUS-Iref×2-Iref) 구동부, 그리고 제2 전류에서 1배 기준 전류를 뺀 제4 전류(Iref×2-IBUS-Iref) 구동부를 포함한다. 전류 구동부들은 전류 미러들로 구현된다.
제1 전류(IBUS-Iref×2) 구동부의 출력과 제2 전류(Iref×2-IBUS) 구동부의 출력에 의해 제1 및 제2 제어 신호들(va40, vb40)이 발생된다. 그리고 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력과 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력에 의해 제3 및 제4 제어 신호들(va20, vb20)이 발생된다. 제1 내지 제4 제어 신호들(va40, vb40, va20, vb20)은 전류-전압 변환 및 디코더부(320)로 제공되어 디지털 신호들(Dd1, Dd0)로 발생된다.
전류-전압 변환 및 디코더부(320)는 제1 및 제2 제어 신호들(va40, vb40)을 입력하여 제5 제어 신호(Dvb40)와 MSB인 제2 디지털 신호(Dd1)를 발생하는 전류-전압 변환부(330, 340)와 제3 내지 제5 제어 신호들(va20, vb20, Dvb40)에 응답하여 LSB인 제1 디지털 신호(Dd0)를 발생하는 디코더부(350)를 포함한다.
제1 전류-전압 변환부(330)는 전원 전압(Vdd)이 그 소스에 연결되고 제1 전류 구동부(IBUS-Iref×2)의 출력이 그 게이트에 연결되는 제1 피모스 트랜지스터(331)와, 제1 피모스 트랜지스터(331)의 드레인이 그 드레인에 연결되고 전원 전압(Vdd)이 그 게이트에 연결되고 접지 전압(Vss)이 그 소스에 연결되는 제1 엔모스 트랜지스터(332)와, 그리고 제1 피모스 트랜지스터(331)와 엔모스 트랜지스터(332)의 드레인에 연결되어 디지털 전압 신호의 상위 비트 신호(MSB: Dd1)를 발생하는 제1 인버터(333)를 포함한다.
제2 전류-전압 변환부(340)는 전원 전압(Vdd)이 그 소스에 연결되고 제2 전류 구동부(Iref×2-Ibus)의 출력이 그 게이트에 연결되는 제2 피모스 트랜지스터(341)와, 제2 피모스 트랜지스터(341)의 드레인이 그 드레인에 연결되고 전원 전압(Vdd)이 그 게이트에 연결되고 접지 전압(Vss)이 그 소스에 연결되는 제2 엔모스 트랜지스터(342)와, 그리고 제2 피모스 트랜지스터(341)와 제2 엔모스 트랜지스터(342)의 드레인에 연결되어 제어 신호(Dvb40)를 발생하는 제2 인버터(343)를 포함한다.
디코더부(350)는 전원 전압(Vdd)이 그 소스에 연결되고 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터(351)와, 제3 피모스 트랜지스터(351)의 드레인이 그 드레인에 연결되고 전원 전압(Vdd)이 그 게이트에 연결되고 접지 전압(Vss)이 그 소스에 연결되는 제3 엔모스 트랜지스터(352)와, 제3 피모스 트랜지스터(351)와 제3 엔모스 트랜지스터(352)의 드레인에 그 입력이 연결되는 제3 인버터(353)와, 전원 전압(Vdd)이 그 소스에 연결되고 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터(354)와, 제4 피모스 트랜지스터(354)의 드레인이 그 드레인에 연결되고 전원 전압(Vdd)이 그 게이트에 연결되고 접지 전압(Vss)이 그 소스에 연결되는 제4 엔모스 트랜지스터(355)와, 제4 피모스 트랜지스터(354)와 제4 엔모스 트랜지스터(355)의 드레인에 그 입력이 연결되고 직렬 연결되는 제4 및 제5 인버터들(356, 357)과, 제어 신호(Dvb40) 및 디지털 전압 신호의 상위 비트 신호(Dd1)에 응답하여 제3 인버터(353)의 출력을 디지털 전압 신호의 하위 비트 신호(LSB: Dd0)로 출력하 는 제1 전송 게이트(358)와, 그리고 제어 신호(Dvb40) 및 디지털 전압 신호의 상위 비트 신호(Dd1)에 응답하여 제5 인버터(357)의 출력을 디지털 전압 신호의 하위 비트 신호(Dd0)로 출력하는 제2 전송 게이트(359)를 포함한다.
제1 DAC(210)와 제1 ADC(230)의 동작은 도 4와 같이 정리된다. 도 4에서, DQ0 블락로 입력되는 BL=2 데이터들(d1, d0)이 제1 DAC(210)와 제1 ADC(230)에 의해 디지털 신호들(Dd1, Dd0)로 재현됨을 볼 수 있다. 기준 전류(Iref)는 20uA라고 가정한다.
d1 d0 데이터가 0 0인 경우, 제1 DAC(210)에서 출력되는 Ibus 전류는 10uA가되고, 제1 ADC(230)의 제1 전류(IBUS-Iref×2)는 -30uA가 되고, 제3 전류(IBUS-Iref×2-Iref)는 거의 흐르지 않고, 제2 전류(Iref×2-IBUS)는 30uA가 되고, 제4 전류(Iref×2-IBUS-Iref)는 10uA가 된다. 그리고, 제1 전류(IBUS-Iref×2) 구동부의 출력인 제1 제어 신호(va40)는 로직 "0"로, 제2 전류(Iref×2-IBUS) 구동부의 출력인 제2 제어 신호(vb40)는 로직 "1"으로, 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력인 제3 제어 신호(va20)는 로직 "0"으로, 그리고 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력인 제4 제어 신호(vb20)는 로직 "1"로 발생된다. 이에 따라, Dd1 Dd0 데이터가 0 0으로 발생된다.
d1 d0 데이터가 0 1인 경우, 제1 DAC(210)에서 출력되는 Ibus 전류는 30uA가되고, 제1 ADC(230)의 제1 전류(IBUS-Iref×2)는 -10uA가 되고, 제3 전류(IBUS-Iref×2-Iref)는 거의 흐르지 않고, 제2 전류(Iref×2-IBUS)는 10uA가 되고, 제4 전류(Iref×2-IBUS-Iref)는 -10uA가 된다. 그리고, 제1 전류(IBUS-Iref×2) 구동부 의 출력인 제1 제어 신호(va40)는 로직 "0"로, 제2 전류(Iref×2-IBUS) 구동부의 출력인 제2 제어 신호(vb40)는 로직 "1"으로, 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력인 제3 제어 신호(va20)는 로직 "0"으로, 그리고 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력인 제4 제어 신호(vb20)는 로직 "0"로 발생된다. 이에 따라, Dd1 Dd0 데이터가 0 1으로 발생된다.
d1 d0 데이터가 1 0인 경우, 제1 DAC(210)에서 출력되는 Ibus 전류는 50uA가되고, 제1 ADC(230)의 제1 전류(IBUS-Iref×2)는 10uA가 되고, 제3 전류(IBUS-Iref×2-Iref)는 -10uA가 되고, 제2 전류(Iref×2-IBUS)는 -10uA가 되고, 제4 전류(Iref×2-IBUS-Iref)는 거의 흐르지 않는다. 그리고, 제1 전류(IBUS-Iref×2) 구동부의 출력인 제1 제어 신호(va40)는 로직 "1"로, 제2 전류(Iref×2-IBUS) 구동부의 출력인 제2 제어 신호(vb40)는 로직 "0"으로, 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력인 제3 제어 신호(va20)는 로직 "0"으로, 그리고 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력인 제4 제어 신호(vb20)는 로직 "0"로 발생된다. 이에 따라, Dd1 Dd0 데이터가 1 0으로 발생된다.
d1 d0 데이터가 1 1인 경우, 제1 DAC(210)에서 출력되는 Ibus 전류는 70uA가되고, 제1 ADC(230)의 제1 전류(IBUS-Iref×2)는 30uA가 되고, 제3 전류(IBUS-Iref×2-Iref)는 10uA가 되고, 제2 전류(Iref×2-IBUS)는 -30uA가 되고, 제4 전류(Iref×2-IBUS-Iref)는 거의 흐르지 않는다. 그리고, 제1 전류(IBUS-Iref×2) 구동부의 출력인 제1 제어 신호(va40)는 로직 "1"로, 제2 전류(Iref×2-IBUS) 구동부의 출력인 제2 제어 신호(vb40)는 로직 "0"으로, 제3 전류(IBUS-Iref×2-Iref) 구동부의 출력인 제3 제어 신호(va20)는 로직 "1"으로, 그리고 제4 전류(Iref×2-IBUS-Iref) 구동부의 출력인 제4 제어 신호(vb20)는 로직 "0"로 발생된다. 이에 따라, Dd1 Dd0 데이터가 1 1으로 발생된다.
따라서, 본 발명에 따른 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치는 하나의 데이터 라인을 이용하여 다양한 데이터 입출력 사양을 만족하기 때문에, 내부 데이터 라인들의 라우팅을 위한 칩 면적을 최소화한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 따른 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치는 하나의 데이터 라인을 이용하여 다양한 데이터 입출력 사양을 만족하기 때문에, 내부 데이터 라인들의 라우팅을 위한 칩 면적을 최소화한다.

Claims (8)

  1. 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는 메모리 장치에 있어서,
    데이터 입출력 패드로 순차적으로 수신되는 직렬 데이터를 병렬 처리하는 다 수개의 데이터 입출력 블락들;
    상기 데이터 입출력 블락들에서 제공되는 병렬 데이터들을 아날로그 신호로 변환시키는 디지털-아날로그 변환부들;
    상기 디지털-아날로그 변환부들 각각과 연결되어 상기 아날로그 신호가 실리는 하나의 데이터 라인들;
    상기 데이터 라인들 각각과 연결되고 상기 아날로그 전류 신호를 디지털 전압 신호로 변환시키는 아날로그-디지털 변환부들; 및
    상기 인접한 데이터 라인들 사이에 각각 연결되고 상기 메모리 장치의 데이터 입출력 사양에 따라 선택적으로 온되는 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 디지털-아날로그 변환부는
    상기 데이터 라인들 각각에 해당하는 바이너리 웨이트(binary weight)에 따라 전류 구동량을 달리하는 전류 미러들을 포함하고, 상기 데이터 라인들에 실리는 데이터에 응답하여 흐르는 상기 전류 미러들의 전류량을 상기 아날로그 전류 신호로 출력하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 아날로그-디지털 변환부는
    소정의 전류 감쇄기들을 포함하고, 상기 아날로그 전류 신호에서 상기 전류 감쇄기들의 해당 전류를 뺌에 따라 결정되는 전류량에 의해 제어 신호들을 출력하 고 상기 제어 신호에 응답하여 상기 디지털 전압 신호를 출력하는 것을 특징으로 하는 메모리 장치.
  4. 제1 내지 제4 데이터 입출력 패드 각각으로 순차적으로 수신되는 직렬 데이터를 병렬 처리하는 제1 내지 제4 데이터 입출력 블락들;
    상기 제1 내지 제4 데이터 입출력 블락들 각각에서 제공되는 병렬 데이터들을 아날로그 신호로 변환시키는 디지털-아날로그 변환부들;
    상기 디지털-아날로그 변환부들 각각과 연결되어 상기 아날로그 신호가 실리는 하나의 제1 내지 제4 데이터 라인들;
    상기 데이터 라인들 각각과 연결되고 상기 아날로그 신호를 디지털 신호로 변환시키는 아날로그-디지털 변환부들; 및
    상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에, 상기 제1 데이터 라인과 상기 제3 데이터 라인 사이에, 상기 제1 데이터 라인과 상기 제4 데이터 라인 사이에, 그리고 상기 제3 데이터 라인과 상기 제4 데이터 라인 사이에 각각 연결되는 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서, 상기 디지털-아날로그 변환부는
    소정의 기준 전류를 공급하는 기준 전류 구동부;
    상기 데이터 입출력 패드로 입력되는 데이터에 응답하여 상기 기준 전류의 2배에 해당하는 전류를 공급하는 2배 기준 전류 구동부;
    상기 데이터 입출력 패드로 입력되는 데이터에 응답하여 상기 기준 전류를 공급하는 1배 기준 전류 구동부;
    상기 기준 전류의 반에 해당하는 전류를 공급하는 1/2배 기준 전류 구동부; 및
    상기 2배 기준 전류 구동부, 상기 1배 기준 전류 구동부 및 상기 1/2배 기준 전류 구동부에서 공급되는 전류를 합한 상기 아날로그 전류 신호를 상기 데이터 라인으로 전달하는 합산 전류 구동부를 구비하는 것을 특징으로 하는 메모리 장치.
  6. 제4항에 있어서, 상기 아날로그-디지털 변환부는
    상기 데이터 라인으로 전달되는 상기 아날로그 전류 신호에서 2배 기준 전류를 뺀 전류를 공급하는 제1 전류 구동부;
    상기 2배 기준 전류에서 상기 아날로그 전류 신호를 뺀 전류를 공급하는 제2 전류 구동부;
    상기 제1 전류 구동부의 전류에서 1배 기준 전류를 뺀 전류를 공급하는 제3 전류 구동부;
    상기 제2 전류 구동부의 전류에서 상기 1배 기준 전류를 뺀 전류를 공급하는 제4 전류 구동부;
    상기 제1 및 제2 전류 구동부들의 출력들에 응답하여 제어 신호 및 상기 디지털 전압 신호의 상위 비트 신호를 발생하는 전류-전압 변환부; 및
    상기 제3 및 제4 전류 구동부의 출력들과 상기 제어 신호에 응답하여 상기 디지털 전압 신호의 하위 비트 신호를 발생하는 디코더를 구비하는 것을 특징으로 하는 메모리 장치.
  7. 제4항에 있어서, 상기 전류-전압 변환부는
    전원 전압이 그 소스에 연결되고 상기 제1 전류 구동부의 출력이 그 게이트에 연결되는 제1 피모스 트랜지스터;
    상기 제1 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 전원 전압이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제1 엔모스 트랜지스터;
    상기 제1 피모스 및 엔모스 트랜지스터들의 드레인에 연결되어 상기 디지털 전압 신호의 상위 비트 신호(MSB)를 발생하는 제1 인버터;
    상기 전원 전압이 그 소스에 연결되고 상기 제2 전류 구동부의 출력이 그 게이트에 연결되는 제2 피모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 전원 전압이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터; 및
    상기 제2 피모스 및 엔모스 트랜지스터들의 드레인에 연결되어 상기 제어 신호를 발생하는 제2 인버터를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 제4항에 있어서, 상기 디코더는
    상기 전원 전압이 그 소스에 연결되고 상기 제3 전류 구동부의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터;
    상기 제3 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 전원 전압이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제3 엔모스 트랜지스터;
    상기 제3 피모스 및 엔모스 트랜지스터들의 드레인에 그 입력이 연결되는 제3 인버터;
    상기 전원 전압이 그 소스에 연결되고 상기 제4 전류 구동부의 출력이 그 게이트에 연결되는 제4 피모스 트랜지스터;
    상기 제4 피모스 트랜지스터의 드레인이 그 드레인에 연결되고 상기 전원 전압이 그 게이트에 연결되고 접지 전압이 그 소스에 연결되는 제4 엔모스 트랜지스터;
    상기 제4 피모스 및 엔모스 트랜지스터들의 드레인에 그 입력이 연결되고 직렬 연결되는 제4 및 제5 인버터들;
    상기 제어 신호 및 상기 디지털 전압 신호의 상위 비트 신호(MSB)에 응답하여 상기 제3 인버터의 출력을 상기 디지털 전압 신호의 하위 비트 신호(LSB)로 출력하는 제1 전송 게이트; 및
    상기 제어 신호 및 상기 디지털 전압 신호의 상위 비트 신호(MSB)에 응답하여 상기 제5 인버터의 출력을 상기 디지털 전압 신호의 하위 비트 신호(LSB)로 출력하는 제2 전송 게이트를 구비하는 것을 특징으로 하는 메모리 장치.
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