TWI280747B - Memory devices having single bit bus structure with current mode signaling and methods of operating same - Google Patents

Description

128074¾ if.doc 九、發明說明： 本申請案主張於2004年8月3號向韓國智慧財 產局提出之韓國專利申請案第2004-0061092號的優先 權，該專利申請案所揭露之内容係完整結合於本說明書中。 【發明所屬之技術領域】 本發明是關於積體電路，特別是關於記憶體元件。 【先前技術】 為了 付到而帶寬”DRAM (Dynamic Random Access • Memory:動態隨機存取記憶體），使用具有大量位元的内 部匯流排。圖1繪示一&χ16、χ8、χ4、x2、xl資料輸入/ 輸出模式操作的DRAM。如果一具有1·2十億位元/秒帶寬 的DRAM使用每個DQ引腳8位元的匯流排線，則具有 16DQ引腳的DRAM使用16x8=128個内部匯流排線。 在xl6模式裏，8個資料線耦接在記憶胞陣列區塊和 16個10區塊之間，每個10區塊耦接到16個0(^引腳。 舉例而言，將通過8個資料線傳輸到1〇區塊η的記憶胞 ⑩ 資料項輸出到DQ14引腳。另外，將傳輸到ίο區塊1〇的 記憶胞資料項輸出到DQ10引腳，將傳輸到1〇區塊2的記 憶胞資料項輸出到DQ2引腳。 在x8模式裏，安排8個内部匯流排線，這樣，在χ16 模式晨輕接到1〇區塊14的8個資料線連到1〇區塊6。另 外’女排8個内部匯流排線，這樣，耗接到iQ區塊1〇的 8個資料線連到10區塊2。 128074如心 128074如心 在x4模式裏，安排8、16禾 樣，在xi6；r i

11、7和 15 的 8 個資料線連到10區塊2。 40、48、56、64 舶向加 16和32個内部匯流排線 區塊14、6、1〇和2 接到各個10區塊14、6、1〇、2 料線連到10區塊〇Q^xl模式 匯流排線’這樣，在X16、模式真类 10、2、1了、4、8、〇、i、9、 • 個資料線連到10區塊〇。 為了支援這些各種資料輸入/輸出模 式，則可使用多個資料線。多個資料線可能意味著佔5 憶體元件的晶片區域相當大部分的開銷。 σ 【發明内容】 押根據本發明的實施例，提出了具有以電流模式傳訊號 的單位元匯流排結構的記憶體元件以及其操作方法。按^ 這些實施例，一用於儲存數位格式化的資料的記憶體^ 件，包括一數位/類比轉換器（DAC)電路，將其配置成將 接收自記憶體元件外部的數位格式化的資料轉換為類比格 式化的資料。一類比/數位轉換器（ADC)電路耦接到DAC 電路’將其配置成將類比格式化的資料轉換為數位格式化 的資料並儲存在記憶體元件内。 根據本發明的一些實施例，類比格式化的資料是單個 類比格式化的訊號，其代表接收自記憶體元件外部的數位 6 1280¾¾ if.doc 格式化的資料。根據本發明的一些實施例，元件更包括單 個資料線，其將類比格式化的資料從DAC電路耦接到 ADC電路。 根據本發明的一些實施例，DAC電路更配置成將類比 格式裏的數位格式化的資料，通過單個資料線，以電流訊 號的格式傳輸到ADC電路。根據本發明的一些實施例， DAC電路是第一 DAC電路，將第二DAC電路配置成將接 收自記憶體元件外部的第二數位格式化的資料轉換為第二 類比格式化的資料。配置一開關，以便當元件操作在第二 資料輸入/輸出模式時，將第二DAC電路的輸出耦接到單 個位元的資料線；當元件操作在第一資料輸入/輸出模式 時，從單個位元的資料線解耦出第二DAC電路的輸出。 一根據本發明的一些實施例，開關是第-開關，配置第 三DAC電路，將接收自記憶體元件外部的第王數位 化的資料轉換成第三類比格式化的資料。配置第二 以便當4操作衫三㈣輸人/輸崎式時， 電路的輸出_到單個位元的資料 ^ =:輪，’從單個一料線= 路，====:件更包括第 轉換成第四類比格式化的資料°。數位格式化的資料 件操作在第二資料輸人當元 輸出搞接到單個位元的資料線；當元在Γ-;: 7 I28〇74jif.doc 式時，從單個位元的f料線解_第三DAC電 巧出:根據本發明的一些實施例，第—資料輸入/輸出 杈式疋X16模式，第二資料輸入/輸出模式是χ4模式。 ，發明的一些實施例，提出了資料入/出記憶體元 H方法，包括將触自記舰元件外部的數位格式化的 3轉巧成類比格式化的資料。通過單個資料線將類比格 式化的貧料傳輸到類比/數位轉換器（ADC)電路。將類比

t式化的資料轉換成數位元格式化的㈣，數位格式化的 Μ料儲存在3己憶體元件的記憶胞陣列裏。 ，根據本發明的一些實施例，類比格式化的資料是單個 類比格式化的訊號，其代表接收自記憶體元件外部的數位 格式化的資料。根據本發明的一些實施例，記憶體元件配 置成工作在多個工作模式下，模式包括χ16模式，χ8模式 和x4模式。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 參照下面本發明實施例之附圖可以更完整地描述本發 明。然而，本發明不僅限於這裏提出的實施例。相反地， 這些實施例係提供用以更徹底、完整的揭露本發明，並完 整地將本發明的範圍傳達給熟悉此技藝者。圖中，為了清 楚，將層和區域的厚度放大。相似的數字係用以代表相似 8 I280743?p if.doc 裏使用的術語“及/或”則包括—個或多個所列 相關項^任意或全雜合。 ㈣用的術語只是為了描述特殊實施例，而非用以 ‘單複i开二其中’單數形式的“―個，，和，’多個，，是為了區 ^ ^數^，除非文中另外指明。此外，必須瞭解的是， η 所使用的術語“包括，，係用以界定所述的特

、步驟、操作、要素，及/或構件的存在與否，但 子在或附加—個或多個其他特徵、整體、步驟 作、要素、構件，及/或其群體。 /N 必須瞭解的是，當-個元件“連接到，，或“雛到，，另一 個几件時，可以直接“連接到，，或“麵接到，，$ 一個元件，也 可插入其他元件。相反的，當一個元件“直接連接到 接搞接到”另-個元件時，财會插人其他元件。 k必須瞭解的是，儘管這裏使用的術語如第一、第二箄 等可用以描述各種要素、構件、區域、層及/或部位， 不限制於上述範圍。這些術語只用來將一個要素、構 區域、層或位與另一個區域、層或部位作出區別。因、 下面討論的第-要素、構件、區域、層或部位可稱丄 要素、構件、區域、層或部位’而不脫離本發明的宇匕一 除非另外定義，這裏使用的全部術語（包括技ς:° 科學的術語）與熟悉本技藝者通常理解的意義一樣。、 理解的是，通常由字典定義的那些術語，可以釋，可 關技藝及本㈣㈣上下文-朗含意，而不能用==目 或過度正式的意義來解釋，除非此處特別地如此定義了的 9 128074¾ if.doc 圖2是根據本發明一實施例，繪示具有以電流模式傳 訊號的單位元匯流排結構的一記憶體元件200。參照圖 2，記憶體元件200包括多個DQ區塊，例如，4個DQ區 塊DQ0、DQ1、DQ2和DQ3。為了與圖1的資料輸入/輸 出模式匹配，可將4個DQ區塊DQ0、DQ1、DQ2和DQ3 重複4次以擴展成16個DQ區塊。 DQ區塊DQ0、DQ1、DQ2和DQ3分別耦接到數位/ 類比轉換器（DAC)電路210、211、212和213。DQ區塊 • DQ0、DQ1、DQ2和DQ3並行地處理對應於突發長度（BL) 的串列資料項，順序地輸入到DQ引腳。這裏，突發長度 等於8。 DAC210、211、212和213將BL=8的資料項轉換成 類比訊號。分別通過第一、第二、第三和第四資料線220、 221、222 和 223，將從 DAC210、211、212 和 213 輸出的 類比訊號傳輸到類比/數位轉換器（ADC) 230、231、232 和233。ADC230、231、232和233將類比訊號轉換成8 位元的數位訊號，並將8位元的數位訊號傳輸到記憶胞陣 列區塊240。 第一開關250耦接在第一、第二資料線22〇和221之 間，第二開關251耦接在第一、第三資料線22〇和222之 間。第三開關252耦接在第一、第四資料線22〇和223之 間，第四開關253耦接在第三、第四資料線222和223之 間。有選擇地打開第一、第二、第三和第四開關25〇、251、 252和253 ’以付合'一貧料輸入/輪出模式。 I28074^if.doc 根據本發明的一些實施例，將4個DQ區塊DQO、 DQ1、DQ2和DQ3重複4次以擴展成16個DQ區塊，當 第一、第二、第三和第四開關250、251、252和253全ΤΓ 病曰掌二蔣免憶體元件200設置成xl6模式。當第一和第四 開關250和253打開時，將記憶體元件200設置成x8模式， 當第一、第二和第三開關250、251和252打開時，將記憶 體元件200設置成x4模式。 根據本發明的一例，使用一單個資料線可支援 φ 各種資料輸入/輸出模式。與圖1習~知的DRAM相比較， 晉石岛Dram在χ4模式裏有8、16和32個内部資料線， 本發明的記憶體元件具有相當減少的晶片區域用於資料線 的佈置。由DAC210、211、212和213轉換的類比訊號被 傳輸到ADC230、231、232和233，經由此操作來解釋在 單個資料線220上的電流模式傳訊號。 結合耦接到第一資料線220的第一 DAC210和第一 ADC230的操作，現在解釋第一資料線220的電流模式傳 訊號。在圖3裏詳細繪示之。儘管圖3表示的情形是BL=2, 電流模式傳訊號也可應用於各種BL，包括BL=4和8。 參照圖3，第一 DAC接收對應於BL=2的兩個串列資 料項d0和dl，通過DQ區塊DQ0輸入，並將其轉換成第 一類比訊號。回應資料項d0和dl，第一類比訊號表示為 流經第一資料線220的電流lbus。第一 DAC210包括一參 考電流（Iref)驅動器、一 irefX2驅動器、一 jrefxi驅動 态、一 Irefx〇.5驅動器和一總和電流（ibus)驅動器。如 1280745· 果參考電流Iref是20μΑ，則當資料dido是00時，電流 Ibus 是 ΙΟμΑ。當 dldO 是 01 時，電流 Ibus 是 30μΑ ;當 dldO是10時，電流Ibus是50μΑ ;當dldO是11時，電 流 Ibus 是 70μΑ。 將第一資料線220上的總和電流Ibus送給第一 ADC230以產生2位元數位訊號Ddl和DdO。將第一 -----------------* ' ADC230分成一電流驅動單元310和一電流/電壓轉換和解 320。電流驅動單元310包括第一電流（Ibus· Irefx2) φ 驅動器，第二電流（Irefx2 -Ibus )驅動器，第三電流（Ibus-Irefx2- Iref)驅動器和第四電流（Irefx2- Ibus_ Iref)驅動 器。電流驅動器電路由電流鏡構成。 第一電流（Ibus- Irefx2)驅動器和第二電流（irefx2 -Ibus)驅動器的輸出產生第一和第二控制訊號va4〇和 vb40。第三電流（Ibus- Irefx2_ Iref)驅動器和第四電流 (Irefx2- Ibus- Iref)驅動器的輸出產生第三和第四控制訊 號va20和vb20。將第一、第二、第三和第四控制訊號va4〇、 vb40、va20和vb20提供給電流/電壓轉換和解碼單元32〇 攀以產生數位訊號Ddl和DdO。 電流/電壓轉換電路和解碼單元（電路）32〇包括第一 和第二電流/電壓轉換器330和340和一解碼器350。第一 和第二電流/電壓轉換器330和340接收第一和第二控制訊 號va40和vb40，分別產生第五控制訊號Ολφ40和第二數 位訊號Ddl，Ddl是最有意義的位元（MSB)。解碼器350 12 I28074〇7 if.doc 回應第三、第四和第五控制訊號va20、vb20和Dvb40，產 生第一數位訊號DdO，DdO是最小意義的位元（LSB)。 第一電％/電壓轉換器330包括第一 PMOS電晶體 331、第一 NMOS電晶體332和第一反相器333。第一 PMOS 電晶體331的源極連到電源電壓VDD，閘極連到第一電流 (Ibus-Irefx2)驅動器的輸出。第一 NMOS電晶體332的 汲極連到第一 PMOS電晶體331的汲極，閘極連到電源電 壓VDD，源極連到地電’壓VSS。第一反相器333連到第一 ⑩ PMOS電晶體331和第一 NMOS電晶體332的汲極以產生 數位訊號Ddl。 二電流/電壓轉換器340包括第二PMOS電晶體

341、第二NMOS電晶體342和第二反相器343。第二PMOS 電晶體341的源極連到電源電壓VDD，閘極連到第二電流 (Irefx2-Ibus )驅動器的輸出。第二NMOS電晶體342的 >及極連到弟,一 PMOS電晶體341的沒極，閘極連到電源電 壓VDD，源極連到地電壓VSS。第二反相器343連到第二 φ PM0S電晶體341和第二NMOS電晶體342的汲極以產生 第五控制訊號Dvb40。 迎缝皇三PMOS電晶體35卜第三NMOS 電晶體352和第三反相器353。第三PMOS電晶體351的 源極連到電源電壓VDD，閘極連到第三電流（ibus_ Irefx2-Iref)驅動器的輸出。第sNM〇s電晶體352的汲極連到 第二PMOS電晶體351的汲極，閘極連到電源電壓VDD， 源極連到地電壓VSS。第三反相器353的輸入連到第三 13 I280745fif.doc PMOS電晶體351和第三NMOS電晶體352的汲極。解碼 器350更包括第四PMOS電晶體354、第四NMOS電晶體 355。第四PMOS電晶體354的源極連到電源電壓vdd， 閘極連到第四電流（Irefx2-Ibus- Iref)驅動器的輸出。第 四NMOS電晶體355的汲極連到第四PMOS電晶體354 的>及極，閘極連到電源電壓VDD，源極連到地電壓vss， 串聯的第四、第五反相器356和357 |馬接到第四pmos電 晶體354和第四NMOSτ電晶體355的汲極。解碼器350更 # 包括第一傳輸閘極358和第二傳輸閘極359，第一傳輸閘 極358回應控制訊號Dvb40和數位訊號Ddl，將第三反相 器353的輸出作為數位訊號DdO輸出；第二傳輸閘極359 回應控制§fl號Dvb40和數位訊號Ddl，將第五反相器357 的輸出作為數位訊號DdO輸出。 圖4表示一表單，代表第一 DAC210和第一 ADC230 的示範操作。可以理解圖4表單裏的值只是示範性的，可 使用其他值以提供根據本發明的其他實施例。參照圖4， • 可以看出，根據第一 DAC210和第一 ADC23〇，BL=2的 資料項dl和d0輸入到DQ0區塊，將dl和d0再生為數位 訊號Ddl和DdO。假設參考電流lref是20μΑ。 當dldO是00時，從第一 DAC210輸出的電流ibus變 為 10(A，第一 ADC230 的第一電流 ibus-Iref(2 達到_3〇(A， 第三電流Ibus_Iref(2_Iref幾乎不流，第二電流Iref(2-Ibus ”楚為30μΑ ’第四電流Irefx2-Ibus-Iref達到ΙΟμΑ。另外， 對應於第一電流（Ibus-Irefx2)驅動器輸出的第一控制訊 12807柳fd〇c 號va40變為邏輯“〇”，對應於第二電流（Irefx2-Ibus)驅動 器輸出的第二控制訊號vb40變為邏輯“1”，作為第三電流 (Ibus-Irefx2_Iref)驅動器輸出的第三控制訊號va20變為 邏輯，作為第四電流（Irefx2-Ibus-Iref)驅動器輸出的 第四控制訊號vb20變為邏輯“1，，。因此，分別產生數位訊 號Ddl和DdO是0和0。 當dldO是01時，從第一 DAC210輸出的電流Ibus變 為30μΑ，第一 ADC230的第一電流Ibus-Irefx2達到 ⑩ -1〇μΑ，第三電流Ibus-Irefx2_Iref幾乎不流，第二電流 Irefx2_Ibus 變為 ΙΟμΑ，第四電流 Irefx2_Ibus-Iref 達到 -ΙΟμΑ。另外，對應於第一電流（Ibus-Irefx2)驅動器輸出 的第一控制訊號va40變為邏輯“0”，對應於第二電流 (Irefx2-Ibus)驅動器輸出的第二控制訊號vb40變為邏輯 “1”，作為第三電流（Ibus-Irefx2_Iref)驅動器輸出的第三 控制訊號va20變為邏輯“0”，作為第四電流 (Irefx2-Ibus-Iref)驅動器輸出的第四控制訊號vb20變為 邏輯“〇”。因此，分別產生數位訊號Ddl和DdO是0和1。 * 當dldO是10時，從第一 DAC210輸出的電流]；bus變 為 50μΑ，第一 ADC230 的第一電流 Ibus-Irefx2 達到 1〇μΑ， 第三電流 Ibus_Irefx2-Iref 變為·10μΑ，第二電流 irefx2-lbus 達到-10μΑ，第四電流Irefx2-Ibus_Iref幾乎不流。另外， 對應於第一電流（Ibus-Irefx2)驅動器輸出的第一控制訊 號va40變為邏輯“1”，對應於第二電流（Irefx2_Ibus)驅動 器輸出的第二控制訊號vb40變為邏輯“0”，作為第三電流 15 l28〇743if.d〇〇 (Ibus_Irefx2-Iref)驅動器輸出的第三控制訊號va2〇變為 邏輯，作為第四電流（Irefx2_Ibus-Iref)驅動器輸出的 第四控制訊號vb20變為邏輯‘‘〇，，。因此，分別產生數位訊 號Ddl和DdO是1和0。 當dldO是11時，從第一 DAC210輸出的電流Ibus變 為 70μΑ’ 第一 ADC230 的第一電流 Ibus-Irefx2 達到 30μΑ， 第三電流 Ibus_Irefx2-Iref 變為 ΐ〇μΑ，第二電流 lrefx2-lbus 達到-30μΑ ’第四電流irefx2-Ibus_Iref幾乎不流。另外， ® 對應於第一電流（Ibus-Irefx2)驅動器輸出的第一控制訊 號va40變為邏輯“1”，對應於第二電流（Irefx2-ibus)驅動 為輸出的第 >一控制訊號vb40變為邏輯“〇”，作為第三電流 (Ibus-Irefx2-Iref)驅動器輸出的第三控制訊號va2〇變為 邏輯“1”，作為第四電流（Irefx2_Ibus-Iref)驅動器輸出的 第四控制訊號vb20變為邏輯“〇，，。因此，分別產生數位訊 號Ddl和DdO是1和1 〇 如上述，用於儲存數位格式化資料的記憶體元件可包 φ 括一數位/類比轉換器（DAC)電路，將其配置成將接收自 記憶體元件外部的數位格式化的資料轉換為類比格式化的 資料。一類比/數位轉換器（ADC)電路耦接到DAC電路， 將其配置成將類比格式化的資料轉換為數位格式化的資料 並儲存在記憶體元件内。 ' 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 I280W f.doc 和犯圍内’ s可作i許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1繪示一習知的DRAM，能夠操作在χ16、χ8、χ4、 x2和xl資料輸入/輸出模式。 圖2是根據本發明一些實施例，繪示具有以電流模式 傳机5虎的早位元匯流排結構的一記憶體元件。 圖3結合圖2的數位/類比轉換器DAC和類比/數位 # 轉換器ADC的操作’解釋資料線上的電流模式傳訊號。 圖4是一表單，代表圖2的數位/類比轉換器DAc和 類比/數位轉換器ADC的操作。 【主要元件符號說明】 200 ·記憶體元件 210、211、212、213 :數位/類比轉換器（DAC)電路 220、22卜 222、223 :資料線 230、231、232、233 ··類比/數位轉換器（ADC) φ 240 ·•記憶胞陣列區塊 250、25卜 252、253 : 4 個開關 DQ0、DQ1、DQ2、DQ3 : 4 個 DQ 區塊 DQ0〜DQ15 : 16個Dq區塊 310 :電流驅動單元 320 :電流/電壓轉換和解碼單元 330、 340 :電流/電壓轉換器 331、 341、351、354 : PM0S 電晶體 17 Ι280^4〇7ιμ〇〇 332、 342、352、355 : NMOS 電晶體 333、 343、353、356、357 :反相器 350 :解碼器 358、359 :傳輸閘極 va40、vb40、va20、vb20、Dvb40 :控制訊號 VDD :電源電壓 VSS :地電壓

Ddl、DdO :數位訊號 (Π、d0 :資料項

Iref :參考電流

Ibus ··流經第一資料線220的電流 Ibus-Irefx2 :第一電流 Irefx2-Ibus:第二電流 Ibus-Irefx2_Iref :第三電流 Irefx2-Ibus-Iref :第四電流 18

Claims (1)

1. if.doc I28074〇7 十、申請專利範圍： L一種記憶體元件，用於儲存數位格式化的資料，該 記憶體元件包括： 一數位/類比轉換器（DAC)電路，用以將接收自記憶 體兀件外部的數位格式化的資料轉換為類比格式化的資 料；以及 一類比/數位轉換器（ADC)電路耦接到DAC電路，

   電路用以將類比格式化的資料轉換為數位格式化的 資料並儲存在記憶體元件内。 2·如申請專利範圍第丨項所述之記憶體元件，其中類 比格式化的資料包括—單個類比格式化的訊號，其代表接 收自圮憶體元件外部的數位格式化的資料。 3·如申請專利範圍第i項所述之記憶體元件，更包括： 單個資料線，其將類比格式化的資料從DA 接到ADC電路。 $ 4·如申凊專利Ιέ®第3項所述之記憶體元件， DAC電路更配置成將類比格式裏的數位格式化的資料:通 過單個資料線，以電流訊號的格式傳輸到adc電路。 5·如申料·圍第3項所叙記憶體元件，其中 ACt路包括第—DAC^，記憶體元件更包括·· 第二DAC電路，用簡触自記賴元件外部 -數位格式化的資料轉換為第二類比格式化的資料」及 模J開L用^當記憶體元件操作在第二資料輸入/輸出 、式r將4二DAC電路的輸㈣接到單個位元的資料 I280I^H.d〇c 線；且當記紐元件操作在第—資料輸人/輸出模 單個位元的資料線解耦出第二DAC電路的輸出。 6·如申請專利範圍第5項所述之記憶體元件， 關包括第一開關，記憶體元件更包括·· 八汗 一第三DAC電路’用以將接收自記憶體林 二數位格式化的資料轉換成第三類比格式化的資料.以及 矜出以當記憶體元件操作在第二資料輸入/ 三1"AC電路的輸出耦接到單個位元的 ，虽德體το件操作在第—f料輸人/ 從早個位元的資料線_出第二DAC電路的輸出。' 元件itl請專㈣㈣6項所狀記賴元件，記憶體 數rDAC電路，料触自記龍元件外部的第四 數位；=資料轉換成第四類比格式化的資料 輸出模式時，將第四;^路料輸入/ 資料線；當記憶航賴作在第位元的 從單個位元的資料線解n，輪入/輸出模式時， β , . 、+、、襄解耦出弟二DAC電路的輸出。 —資專觀㈣7項所述之記憶體元件，其中第 貝枓輸入/輸出模式包括xl6模 二史弟 式包括X4模式。 飞弟一貝科輸入/輸出模 9·一種記憶體元件，包括： 夕個資料輸入/輸出區塊， 入/輸出區塊的並行資料； &理串列輸入到資料輸 I28〇7?4〇?if.doc 數位/類比轉換器（DAC)電路，用以將資料輸入/輸 出區塊提供的並行資料轉換成各類比電流訊號； 多個貧料線，分別連到數位/類比轉換器，以傳導類比 訊號； 類比/數位轉換裔（ADC)電路，分別連到資料線，配 置ADC電路以便將類比電流訊號轉換成數位電壓訊號； 以及 多個開關，連在鄰接的資料線之間，有選擇地啟動之 • 以回應記憶體元件的資料輸入/輸出模式。 10·如申請專利範圍第9項所述之記憶體元件，其中 DAC電路包括多個電流鏡，其基於分別對應於多個資料線 =二進位權重而具有不同的電流驅動能力，並基於電流鏡 提供的電流來輸出類比電流訊號，此電流鏡回應資料線上 傳導的資料。 11·如申請專利範圍第9項所述之記憶體元件，其中 ADC電路包括預定的電流驅動器電路，其用以響應經由從 • 類比電流訊號中減去電流驅動器電路裏的預定電流，來輸 出控制訊號。 12· —種記憶體元件，包括： 第一、第二、第三和第四個資料輸入/輸出區塊，用以 處理串列輸入到第一、第二、第三和第四資料輸入/輸出引 腳的並行資料； 21 Ι2807Φ7ρίΜο° 數位/類比轉換器（DAC)電路，用以將第一、第二、 第三和第四資料輸入/輸出區塊提供的並行資料轉換成各 類比吼號，以提供第一、第二、第三和第四類比訊號； 第一、第二、第三和第四資料線，連到DAC電路， 以傳導第一、第二、第三和第四類比訊號； 類比/數位轉換器（ADC)電路，分別連到資料線，配 置ADC電路以便將類比電流訊號轉換成各數位訊號·，以 及 τ 弟至第四開關，包括搞接在第一和第二資料線之間 m’r在第一和第壤線之間的= _線之間的第三開關，減在第三和 弟四負料線之間的第四開關。 配置第：二:專利範圍·12項所述之記憶體元件，其中 資料線解:出第輸：：/輸出模式下，從第-將第二資料‘ 下，以便在第-資料輪入/輸出模式 輸出《下:解?;^_料線;在第三資料輸入/ 4:置Γ-Τ;料線麵接到第-資料線； 下，從 輸峨下’將第四資料線=%=料及輸入， 22 I2807437pif.doc 八中配置第_關’以便在第―資料輸人/輸出模式 下’從第三資料線解耦出第四資料線；在第二資料輸入/ 輸出模式下’將第四資料線輕接到第三資料線。 14.如申請專利範圍第12項所述之記憶體元件，其中 DAC電路包括： 第-參考電流驅動器電路，用於提供一預定的參考電 流； 咖第一參考電流轉㈣路，肖_應輸人到相應的資 =入/輸料_資料’來提供—對應於參考電流兩倍的 電流， 私山ί 一彡考電越動&電路’用_應輸人到資料輸入/ 輸出^丨腳的資料，來提供參考電流； 考電流驅動器電路，用於提供一對 流一半的電流；以及 四夫區動器電路，用於將對應於第二、第三和第 電路提供的電流總和賴比電流訊號， 傳輸到相應的資料線。 12項所述之記憶體元件’其中 气ί中Ϊί驅動器電路’用於從傳輸到資料線的類比電 對應於參考電流兩倍的電流，提供由此得到 電流路’用於從對應於參考電流兩倍的 甲咸去頬比電流訊號，提供由此得到的一電流； 23 I28074fci〇c 第三電流驅動器電路，用於從第一電流驅動器電路的 電流中減去參考電流，提供由此得到的一電流； 第四電流驅動器電路，用於從第二電流驅動器電路的 電流中減去參考電流，提供由此得到的一電流； 一電流/電壓轉換器電路，用於響應第一和第二電流驅 動裔電路的輸出，產生一控制訊號和相應的數位訊號的 MSB ;以及 一解碼器電路，用於響應第三和第四電流驅動器電路 • 的輸出，產生數位訊號的LSB和控制訊號。 16.如申請專利範圍第12項所述之記憶體元件，其中 電流/電壓轉換器包括： 、 第一 PMOS電晶體，包括一耦接到電源電壓的源極和 一耦接到第一電流驅動器電路的輸出的閘極； 第一 NMOS電晶體，包括一耦接到第一 pM〇s電晶 體的汲極的汲極，一耦接到電源電壓的閘極，和一耦接到 地電壓的源極； • 第一反相器，連到第一 PMOS電晶體和第一 NMOS 電晶體的汲極，以產生數位訊號的最有意義的位元 (MSB); 第二PMOS電晶體，包括一耗接到電源電壓的源極， 一耦接到第二電流驅動器電路的輸出的閘極； 第二丽os電晶體，包括，接到第二pM〇s電晶 體的没極的没極，-減到電源電壓的閑極，一輕接到地 電壓的源極；以及 24

   將接收自記憶體 類比格式化的資料； I2807437pif.doc 第二反相器，連到第二PMOS電晶體和第二NM〇s 電晶體的沒極’以產生控制訊號。 π·如申請專利範圍第12項所述之記憶體元件，1中 解碼器包括： 第二PMOS電晶體的源極耦接到電源電壓，其閘極耦 接到第三電流驅動器電路的輸出； 第二NMOS電晶體的汲極耦接到第三pM〇s電晶體 的汲極，其閘極_接到電源電壓，其源極減到地電I曰· 以及 ’ 第三反相器，連到第三PMOS電晶體和第三NM0S 電晶體的汲極； 第四PMOS f晶體的源軸㈣魏賴，其閘_ 接到第四電流驅動器電路的輸出； 第四NMOS電晶體的汲極耦接到第四pmqs電晶體 的没，’其，_細電源電壓，其雜減到地電壓； 第四和第五反相器，連到第四PMOS電晶體和第四 NM〇=晶體岐極’第四和第五反相器係串聯的； ★ 一 傳輸閘極’回應控制訊號和數位訊號的Msb，將 第三反相器的輸出作為數位訊號的LSB而輸出；以及 —第一傳輸閉極’回應控制訊號和數位訊號❸MSB，將 第五反相n的輸出作為數位訊號的LSB而輸出。 18· «提供資料人/出記憶體元件的方法，包括： 元件外部的數位格式化的資料轉換成 25 I2807437pif.doc 通過單個資料線將類比格式化的資料傳輪數 位轉換器（ADC)電路； 、 及 將類比格式化的資料轉換成數位元格式化的資料；以 裏 將數位格式化的資料儲存在記憶體元件的記憶胞陣列 其代表接收自記憶體元件外部的數位：: 20.如申請專利範圍第18項所述之 憶體元件的妓，其巾記㈣元件配入/出記 模式下，模式包括xl6模式，χ8模式和χ4模二。夕個工作 26