KR100615607B1 - 데이터 변환 회로, 데이터 변환 방법, 및 이 회로를이용한 디지털 아날로그 컨버터 - Google Patents

데이터 변환 회로, 데이터 변환 방법, 및 이 회로를이용한 디지털 아날로그 컨버터 Download PDF

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Abstract

본 발명은 데이터 변환 회로, 데이터 변환 방법, 및 디지털 아날로그 컨버터를 공개한다. 이 회로는 십진수를 이진수로 표현한 n 비트의 바이너리 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 회로, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트는 상기 제1 내지 제2n-1 비트의 데이터 중 대응하는 비트를 활성화시키는 상기 바이너리 데이터보다 큰 값을 가지는 상기 바이너리 데이터에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가로 "1"로 활성화되는 온도계 코드 발생회로, 및 클럭 신호에 응답하여 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 회로를 구비하는 것을 특징으로 한다. 따라서, 2진 데이터를 온도계 코드 데이터로 변환하는 회로를 쉽게 구현할 수 있으며, 확장이 용이하고, 동작 속도가 빨라진다.

Description

데이터 변환 회로, 데이터 변환 방법, 및 이 회로를 이용한 디지털 아날로그 컨버터{Data converting circuit, data converting method, and digital analog converter using this circuit}
도 1은 종래의 데이터 변환 회로의 블록도를 나타낸 것이다.
도 2는 도 1에 나타낸 종래의 데이터 변환 회로의 제2 변환부의 일실시예의 회로도를 나타낸 것이다.
도 3은 본 발명의 데이터 변환 회로의 제1 실시예의 회로도를 나타낸 것이다.
도 4는 본 발명의 데이터 변환 회로의 제2 실시예의 회로도를 나타낸 것이다.
도 5는 본 발명의 디지털 아날로그 컨버터의 블록도를 나타낸 것이다.
도 6은 도 5에 나타낸 디지털 아날로그 컨버터의 전류 셀의 블록도를 나타낸 것이다.
도 7은 도 6에 나타낸 전류 셀의 디코딩부의 실시예의 블록도를 나타낸 것이다.
도 8은 도 6에 나타낸 전류 셀의 래치부의 실시예의 블록도를 나타낸 것이다.
도 9는 도 6에 나타낸 전류 셀의 출력부의 실시예의 블록도를 나타낸 것이다.
본 발명은 데이터 변환 회로에 관한 것으로서, 특히 2진수 형태의 디지털 데이터를 온도계 코드 형식의 데이터로 변환하는 회로 및 방법과 이 회로를 이용한 디지털 아날로그 컨버터에 관한 것이다.
디지털 아날로그 컨버터는 2진 코드 형식의 디지털 데이터(이하, 2진 데이터라 함)를 입력받아 상기 2진 코드 데이터에 상응하는 아날로그 값을 출력하는 장치이다. 이를 위해 일반적으로 상기 2진 데이터를 온도계 코드 형식의 데이터(이하, 온도계 코드 데이터라 함)로 변환하고, 상기 온도계 코드 데이터에 상응하는 아날로그 값을 출력하는 방식을 사용한다. 온도계 코드란 "000…0011…11"과 같이 디지털 신호가 "0"인 비트 열과 디지털 신호가 "1"인 비트 열이 마주보면서 배열된 것을 말한다. 2진 데이터가 n비트일 때, 온도계 코드 데이터는 2n-1비트가 된다.
종래의 2진 데이터를 온도계 코드 데이터로 변환하는 데이터 변환 회로의 경우에는 온도계 코드 데이터의 각 비트별로 카르노 맵(Karnaugh map), 또는 작표 기법(tabular method, 또는 Quine-McClusky method) 등을 이용하여 각 비트에 대한 논리식을 최소화하는 방식을 사용하였다. 즉, 온도계 코드 데이터의 각 비트들을 발생시키는 회로는 로직 게이트(logic gate) 만을 이용하여 구현되었다.
그러나, 상술한 종래의 데이터 변환 회로는 온도계 코드 데이터를 생성하기 위해 많은 수의 로직 게이트를 필요로 하므로 실제로 구현할 때 면적이 증가하고, 동작 속도도 느렸다. 또한, 2진 데이터의 비트수가 증가하게 되면 온도계 코드 데이터의 비트를 발생하는 회로를 모두 다시 설계해야 하며, 논리식을 최소화하는 것도 매우 복잡해지는 단점이 있었다.
10진수 바이너리 코드 온도계 코드
MSB LSB LSB MSB
A3 A2 A1 A0 T1 T2 T3 T4 T5 T6 T7 T8 T9 T10 T11 T12 T13 T14 T15
1 0 0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0
2 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0
3 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0
4 0 1 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0
5 0 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0
6 0 1 1 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0
7 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0
9 1 0 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0
10 1 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0
11 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0
12 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0
13 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0
14 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
15 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
표 1은 4비트의 2진 데이터를 온도계 코드 데이터로 변환하기 위한 진리표를 나타낸 것으로서, A0∼A3은 2진 데이터의 각 비트를, T1∼T15는 온도계 코드 데이터의 각 비트를 나타낸 것이다. 표 1에서 10진수는 2진 데이터를 10진수로 표현한 것이다.
표 1을 참고하여 2진 데이터에 대한 온도계 코드 데이터의 각 비트의 값을 설명하면 다음과 같다.
온도계 코드 데이터의 최하위 비트(LSB), 즉, 온도계 코드 데이터의 첫 번째 비트(T1)는 2진 데이터에 상응하는 10진수의 값이 1이상이면 "1"을 출력하고, 온도계 코드 데이터의 두 번째 비트(T2)는 2진 데이터에 상응하는 10진수의 값이 2 이상이면 "1"을 출력한다. 즉, 온도계 코드 데이터의 n 번째 비트(Tn)는 2진 데이터에 상응하는 10진수의 값이 n 이상이면 "1"을 출력한다.
도 1은 종래의 데이터 변환 회로의 일실시예의 블록도를 나타낸 것으로서, 제1 변환부(10) 및 제2 변환부(20)로 구성되어 있다. 도 1에서 A0∼A3은 2진 데이터의 각 비트를, T1∼T15는 온도계 코드 데이터의 각 비트를 각각 나타낸다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 변환부(10)는 복수개의 인버터들로 구성될 수 있으며, 2진 데이터(A0∼A3)에 응답하여 반전 2진 데이터(A0b∼A3b) 및 재반전 2진 데이터(A0bb∼A3bb)를 출력한다. 반전 2진 데이터(A0b∼A3b)는 상기 2진 데이터(A0∼A3)가 반전된 신호이며, 재반전 2진 데이터(A0bb∼A3bb)는 상기 반전 2진 데이터(A0b∼A3b)를 다시 반전시킨 신호이다.
제2 변환부(20)는 복수개의 논리 게이트들로 구성될 수 있으며, 상기 반전 바이너리 코드(A0b∼A3b) 및 재반전 바이너리 코드(A0bb∼A3bb)에 응답하여 온도계 코드 데이터(T1∼T15)를 출력한다.
도 2는 도 1에 나타낸 종래의 코드 변환 회로에서 제2 변환부(20)의 일실시예를 나타낸 회로도로서, 온도계 코드 데이터의 비트들(T1∼T15) 각각을 출력하는 15개의 서브 회로들(20-1∼20-15)로 구성되어 있으며, 서브 회로들(20-1∼20-15) 각각은 인버터를 포함한 논리 게이트들의 조합으로 구성되어 있다.
도 2에 나타낸 회로도의 동작을 설명하면 다음과 같다.
서브 회로들(20-1∼20-15) 각각은 반전 2진 데이터(A0b∼A3b) 및 재반전 2진 데이터(A0bb∼A3bb) 중 일부의 신호를 이용하여 해당하는 온도계 코드 데이터의 비트(T1∼T15)를 출력한다. 예를 들면, 서브 회로(20-1)의 경우에는 반전 2진 데이터 중 A0b, A1b, 및 A2b와 재반전 2진 데이터 중 A3bb를 이용하여 2진 데이터를 구성하는 비트들(A0∼A3) 중 어느 하나라도 "1"이면 "1"의 값을 가지는 온도계 코드 데이터의 첫 번째 비트(T1)를 출력한다.
기타 서브 회로들(20-2∼20-15)의 동작도 이와 유사하다.
표 1 및 도 2를 참고하여, 종래의 코드 변환 회로의 설계 방법을 설명하면 다음과 같다.
상술한 바와 같이, 종래의 코드 변환 회로는 표 1의 결과를 바탕으로, 카르노 맵(Karnaugh map) 또는 작표 기법(tabular method)등을 이용하여, 온도계 코드 데이터의 각 비트(T1∼T15)들에 대해 각각 최적화된 논리회로로 구현하는 방법으로 코드 변환 회로를 설계하게 된다.
예를 들면, 온도계 코드 데이터의 첫 번째 비트(T1)의 경우, 2진 데이터의 각 비트(A0∼A3) 중 어느 하나가 "1"이 되면 "1"을 출력하면 된다. 이는 표 1을 살펴보면(또는, 표 1을 기초로 카르노 맵(Karnaugh map)을 작성하거나, 작표 기법(tabular method)을 이용하여 논리식을 간략화해보면) 알 수 있다. 따라서, 도 2에 서 나타낸 바와 같이, 온도계 코드 데이터의 첫 번째 비트(T1)를 출력하는 서브 회로(20-1)는 2진 데이터의 일부의 비트들(A0b, A1b, 및 A2b)을 NAND 게이트를 이용하여 NAND 연산하고, 상기 NAND 게이트의 출력신호와 재반전 2진 데이터의 4번째 비트(A3bb)를 NOR 게이트를 이용하여 NOR 연산하고, 상기 NOR 게이트의 출력 신호를 홀수개의 인버터를 이용하여 다시 반전시켜 온도계 코드 데이터의 첫 번째 비트(T1)를 출력한다.
그 외의 나머지 서브 회로들(20-2∼20-15)도 동일한 방법으로 구현한다.
그런데, 상술한 종래의 데이터 변환 회로는 2진 데이터를 구성하는 비트수가 늘어남에 따라 설계해야 하는 서브 회로의 수는 지수적으로 증가하게 되고, 따라서, 2진 데이터를 구성하는 비트 수가 증가하게 되면 코드 변환 회로를 설계하기가 복잡해진다. 또한, 여러 개의 논리 게이트를 이용하여 온도계 코드를 출력하기 때문에 동작 속도 면에서도 단점이 있으며, 레이 아웃 면적도 증가하게 된다.
본 발명의 목적은 확장이 용이하고, 속도가 빠르며, 레이 아웃 면적을 감소시킬 수 있는 데이터 변환 회로를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 데이터 변환 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적을 달성하기 위한 디지털 아날로그 컨버터를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제1 형태는 십진 수를 이진수로 표현한 n 비트의 바이너리 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 회로, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트는 상기 제1 내지 제2n-1 비트의 데이터 중 대응하는 비트를 활성화시키는 상기 바이너리 데이터보다 큰 값을 가지는 상기 바이너리 데이터에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가로 "1"로 활성화되는 온도계 코드 발생회로, 및 클럭 신호에 응답하여 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제2 형태는 십진수를 이진수로 표현한 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 회로, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트는 상기 제1 내지 제2n-1 비트의 데이 터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들 중 가장 작은 값을 가지는 상기 n 비트의 이진 데이터들에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가적으로 "1"로 활성화되는 온도계 코드 발생회로, 및 외부로부터 입력되는 클럭 신호에 응답하여 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 회로를 구비하고, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제1 형태 및 제2 형태의 상기 데이터 조합 회로는 상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트를 각각 출력하는 2n-1개의 서브 조합 회로들을 구비하고, 상기 2n-1개의 서브 조합 회로들 각각은 상기 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트 를 출력하는 NAND 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제1 형태 및 제2 형태의 상기 2n-1개의 서브 조합 회로들 각각은 출력되는 상기 제1 내지 제2n-1 비트의 데이터의 중 해당하는 비트를 버퍼하여 출력하는 버퍼를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제1 형태 및 제2 형태의 상기 온도계 코드 발생 회로는 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터 중 해당하는 비트를 각각 출력하는 2n-1개의 서브 발생 회로들을 구비하고, 상기 2n-1개의 서브 발생 회로들 각각은 상기 온도계 코드 데이터 중 해당하는 비트를 출력하는 단자와 전원전압 사이에 연결되고, 상기 온도계 코드 데이터 중 해당하는 비트를 "1"로 활성화시키는 상기 제1 내지 제2n-1 비트의 데이터의 비트들이 각각 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제1 형태 및 제2 형태의 상기 데이터 변환 회로는 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 출력부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 데이터 변환 회로의 제2 형태의 상기 2n-1개의 서브 발생 회로들 각각은 상기 서브 발생 회로들 각각이 구비하는 PMOS 트랜지스터가 n개보다 작은 경우에 상기 PMOS 트랜지스터의 수가 n개가 되도록 하나 이상의 더미 PMOS 트랜지스터를 구비하고, 상기 더미 PMOS 트랜지스터 각각은 전원전압과 상기 온도계 코드 데이터 중 해당하는 비트가 출력되는 단자 사이에 연결되고, 전원전압이 인가되는 게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 변환 방법은 십진수를 이진수로 표현한 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 단계, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트를 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들 중 가장 작은 값을 가지는 상기 n 비트의 이진 데이터들에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가적으로 "1"로 활성화하는 온도계 코드 발생 단계, 및 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 단계를 구비하고, 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 변환 방법의 상기 데이터 조합 단계는 상기 십진수를 이진수로 표현한 n 비트의 바이너리 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 제1 내지 제2n-1 비트의 데이터 를 출력하는 조합 단계, 및 출력되는 상기 제1 내지 제2n-1 비트의 데이터를 버퍼하여 출력하는 출력 단계를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 데이터 변환 방법의 상기 데이터 변환 방법은 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 온도계 코드 출력 단계를 더 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 디지털 아날로그 컨버터는 외부로부터 입력되는 n 비트의 이진 데이터 중 하위 i 비트의 이진 데이터를 제1 내지 제2i-1 비트의 열 온도계 코드 데이터로 변환하는 제1 데이터 변환 회로, 상기 n 비트의 이진 데이터 중 상기 i 비트보다 상위의 j 비트의 이진 데이터를 제1 내지 제2j-1 비트의 행 온도계 코드 데이터로 변환하는 제2 데이터 변환 회로, 및 상기 열 온도계 코드 데이터, 상기 행 온도계 코드 데이터, 상기 n 비트의 이진 데이터 중 상기 i 및 상기 j 비트를 제외한 k 비트의 이진 데이터, 및 외부로부터 입력되는 클럭 신호에 응답하여 상기 n 비트의 이진 데이터에 상응하는 아날로그 값을 가지는 출력신호를 출력하는 전류 셀 어레이를 구비하고, 상기 제1 및 제2 데이터 변환 회로 각각은 상기 i 또는 j 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2i-1 비트의 열 데이터 또는 제1 내지 제2j-1 비트의 행 데이터를 발생하는 열 또는 행 데이터 조합 회로, 상기 열 데이터 또는 상기 행 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터를 발생하고, 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터의 각 비트는 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 i 또는 j 비트의 이진 데이터들 중 가장 작은 값을 가지는 상기 i 또는 j 비트의 이진 데이터들에 의해 활성화되는 상기 열 데이터 또는 상기 행 데이터들에 의해 추가적으로 "1"로 활성화되는 열 또는 행 온도계 코드 발생회로, 및 외부로부터 입력되는 클럭 신호에 응답하여 주기적으로 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터를 "0"으로 리셋하는 열 또는 행 리셋 회로를 구비하고, 상기 열 데이터 또는 상기 행 데이 터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 i 또는 j 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 디지털 아날로그 컨버터의 상기 전류 셀 어레이는 복수개의 전류 셀을 구비하고, 상기 복수개의 전류 셀 각각은 상기 열 온도계 코드 데이터 중 해당되는 비트, 상기 행 온도계 코드 데이터 중 해당되는 비트 및 상기 행 온도계 코드 데이터 중 인접한 상기 전류 셀에 해당되는 비트에 응답하여 선택 신호 및 반전 선택 신호를 출력하는 디코딩부, 외부로부터 입력되는 클럭 신호에 응답하여 상기 선택 신호 및 반전 선택 신호를 래치하여 반전 제어 신호 및 제어 신호를 출력하는 래치부, 및 상기 반전 제어 신호 및 제어 신호에 응답하여 소정의 전류값을 가지는 출력 신호 및 반전 출력 신호를 출력하는 출력부를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 디지털 아날로그 컨버터의 상기 디코딩부는 상기 행 온도계 코드 데이터 중 인접한 상기 전류 셀에 해당되는 비트가 활성화되었을 때, 상기 열 온도계 코드 데이터 중 해당되는 비트 또는 상기 행 온도계 코드 데이터 중 해당되는 비트가 활성화되면 상기 선택 신호를 활성화시키는 로직 회로, 및 상기 선택 신호를 버퍼하여 출력하고, 상기 선택 신호를 반전시켜 상기 반전 선택 신호를 출력하는 출력 회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 디지털 아날로그 컨버터의 상기 래치부는 상기 클럭 신호에 응답하여 상기 선택 신호 및 상기 반전 선택 신호를 전송하는 스위치 회로, 및 상기 스위치부로부터 전송된 상기 선택 신호 및 상기 반전 선택 신호를 래치하여 상기 반전 제어 신호 및 상기 제어 신호를 출력하는 래치 회로를 구비하는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 디지털 아날로그 컨버터의 상기 출력부는 바이어스 전류를 출력하는 바이어스 전류 출력 회로, 및 상기 반전 제어 신호에 응답하여 상기 바이어스 전류를 상기 출력 신호가 출력되는 단자로 출력하고, 상기 제어 신호에 응답하여 상기 바이어스 전류를 상기 반전 출력 신호가 출력되는 단자로 출력하는 출력 회로를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 데이터 변환 회로, 데이터 변환 방법, 및 이 회로를 이용한 디지털 아날로그 컨버터를 설명하면 다음과 같다.
도 3은 본 발명의 데이터 변환 회로의 제1 실시예의 회로도를 나타낸 것으로서, 데이터 조합 회로(30), 온도계 코드 발생 회로(40), 리셋 회로(50), 및 출력 회로(60)로 구성되어 있으며, 데이터 조합 회로(30)는 NAND 게이트들 및 복수개의 인버터들로 구성된 15개의 서브 조합 회로들(30-1∼30-15)로, 온도계 코드 발생 회로(40)는 하나 이상의 PMOS 트랜지스터로 구성된 15개의 서브 발생 회로들(40-1∼40-15)로, 리셋 회로(50)는 15개의 NMOS 트랜지스터 및 인버터로, 출력 회로(60)는 30개의 인버터로 구성되어 있다.
도 3에서, A0∼A3은 외부로부터 입력되는 2진 데이터의 각 비트들을, T1∼T15는 온도계 코드 데이터를 구성하는 각 비트들을, CLK는 외부로부터 입력되는 클럭 신호를 각각 나타낸다.
즉, 도 3은 4비트의 2진 데이터를 15비트의 온도계 코드 데이터로 변환하는 데이터 변환 회로를 예시한 것이다.
도 3에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
데이터 조합 회로(30)는 10진수를 2진수로 표현한 4 비트의 2진 데이터(A0∼A3) 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제15 비트의 데이터(D1∼D15)를 발생한다. 즉, 제1 내지 제15 비트의 데이터(D1∼D15) 중 제m 비트(Dm)는 10진수 m을 2진수로 표현한 2진 데이터(A0∼A3) 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 발생된다. 서브 조합 회로들(30-1∼30-15)은 10진수를 2진수로 표현한 2진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 각각 해당하는 제1 내지 제15 비트의 데이터의 비트(D1∼D15)를 출력한다.
만일, 2진 데이터가 n 비트의 데이터라면, 발생되는 데이터는 제1 내지 제2n-1 비트의 데이터가 되고, 따라서, 서브 조합 회로의 수는 2n-1개가 된다.
예를 들면, 제1 내지 제15 비트의 데이터(D1∼D15) 중 제1 비트 데이터(D1)는, 10진수 "1"에 상응하는 2진 데이터(A0∼A3)가 "0001"이므로, A0만을 이용하여 출력된다. 즉, A0가 "1"이면 제1 비트 데이터는 활성화된다. 다른 예로, 제5 비트 데이터(D5)는, 10진수 "5"에 상응하는 2진 데이터가 "0101"이므로, A0 및 A2가 "1"인 경우에 활성화되며, 제7 비트 데이터(D7)는, 10진수 "7"에 상응하는 바이너리 코드가 "0111"이므로, A0, A1, 및 A3이 모두 "1"인 경우에 활성화된다.
따라서, 제1 서브 조합 회로(30-1)는 2진 데이터(A0∼A3)의 첫 번째 비트 데이터(A0)를 인버터를 이용하여 반전시키고, 두 개의 인버터를 이용하여 버퍼하여 제1 비트 데이터(D1)를 출력하고, 제5 서브 조합 회로(30-5)는 2진 데이터(A0∼A3)의 첫 번째 비트 데이터(A0) 및 세 번째 비트 데이터(A2)를 NAND연산하고, 2개의 인버터를 이용하여 버퍼하여 제5 비트 데이터(D5)를 출력하고, 제7 서브 조합 회로(30-7)는 2진 데이터(A0∼A3)의 첫 번째 내지 세 번째 비트 데이터(A0, A1, A2)를 NAND 연산하고, 2개의 인버터를 이용하여 버퍼하여 제7 비트 데이터(D5)를 출력한다. 나머지 서브 조합 회로들(30-1∼30-15)도 유사하게 동작한다.
온도계 코드 발생 회로(40)는 데이터 조합 회로(30)로부터 입력되는 제1 내지 제15 비트의 데이터(D1∼D15)에 응답하여 제1 내지 제15 비트의 온도계 코드 데이터(T1∼T15)를 발생한다. 상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)가 활성화되는 경우에 각각 "1"로 활성화되며, 또한, 제1 내지 제15 비트의 데이터(D1∼D15) 중 해당하는 비트를 활성화시키는 2진 데이터보다 큰 값을 가지는 2진 데이터에 의해 활성화되는 상기 제1 내지 제15 비트의 데이터(D1∼D15)에 의해 추가적으로 "1"로 활성화된다.
만일, 2진 데이터가 n 비트라면, 출력되는 온도계 코드 데이터는 2n-1개의 비트로 구성된다.
예를 들어 설명하면 다음과 같다.
상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)가 활성화되는 경우에 각각 "1"로 활성화된다. 예를 들면, 온도계 코드 데이터의 제1 비트(T1)는 상기 제1 내지 제15 비트의 데이터 중 제1 비트(D1)가 활성화되면 "1"로 활성화되고, 온도계 코드 데이터의 제5 비트(T5)는 상기 제1 내지 제15 비트의 데이터 중 제5 비트(D5)가 활성화되면 "1"로 활성화되고, 온도계 코드 데이터의 제7 비트(T7)는 상기 제1 내지 제 15 비트의 데이터 중 제7 비트(D7)가 활성화되면 "1"로 활성화된다.
다시 말하면, 2진 데이터가 n 비트인 경우에, 제1 내지 제2n-1 비트의 온도계 코드 데이터의 제m 비트(Tm)는 제1 내지 제2n-1 비트의 데이터의 제m 비트(Dm)가 활성화되면 "1"로 활성화된다.
또한, 온도계 코드 데이터의 각 비트(T1∼T15)는 제1 내지 제15 비트의 데이터(D1∼D15) 중 해당하는 비트(D1∼D15)를 활성화시키는 2진 데이터(A0∼A3)보다 큰 값을 가지는 2진 데이터(A0∼A3)에 의해 활성화되는 상기 제1 내지 제15 비트의 데이터(D1∼D15)에 의해 추가적으로 "1"로 활성화된다. 예를 들면, 온도계 코드 데이터의 제1 비트(T1)는 상술한 바와 같이 제1 비트(D1)에 의해 활성화된다. 제1 비트(D1)를 활성화시키는 2진 데이터(A0∼A3)는 "0001"이다. 따라서, 온도계 코드 데이터의 제1 비트(T1)는 "0001"보다 큰 값을 가지는 2진 데이터("0010"∼"1111")에 의해 활성화되는 데이터(D2∼D15)에 의해 추가적으로 활성화된다. 마찬가지로, 온도계 코드 데이터의 제5 비트(T5)는 데이터(D6∼D15)에 의해 추가적으로 활성화되며, 제7비트(T7)는 데이터(D8∼D15)에 의해 추가적으로 활성화된다.
온도계 코드 발생 회로(40)의 각 서브 발생 회로들(40-1∼40-15)은 하나 이상의 PMOS 트랜지스터로 구성되어 있으며, 온도계 코드 데이터의 비트들(T1∼T15) 중 해당되는 비트를 각각 출력한다. 상기 PMOS 트랜지스터 각각은 온도계 코드 데이터의 비트를 출력하는 단자와 전원전압 사이에 연결되고, 게이트에는 출력하는 온도계 코드 데이터의 비트(T1∼T15)를 활성화시키는 제1 내지 제15 비트의 데이터가 인가된다. 즉, 온도계 코드 데이터의 제1 비트(T1)는 데이터(D1∼D15)에 의해 활성화되므로, 제1 비트(T1)를 출력하는 서브 발생 회로(40-1)는 출력단자와 전원전압 사이에 연결되고, 데이터(D1∼D15)가 각각 인가되는 15개의 PMOS 트랜지스터들로 구성되어 있다. 마찬가지로, 서브 발생 회로(40-5)는 출력단자와 전원전압 사이에 연결되고, 데이터(D5∼D15)가 각각 인가되는 11개의 PMOS 트랜지스터들로 구성되어 있으며, 서브 발생회로(40-7)는 출력단자와 전원전압 사이에 연결되고, 데이터(D7∼D15)가 각각 인가되는 9개의 PMOS 트랜지스터들로 구성되어 있다.
리셋 회로(50)는 클럭 신호(CLK)에 응답하여 주기적으로 온도계 코드 발생 회로(40)로부터 출력되는 제1 내지 제15 비트의 온도계 코드 데이터(T1∼T15)를 "0"으로 리셋 시킨다. 즉, 클럭 신호(CLK)가 로우 레벨일 때, NMOS 트랜지스터들은 온 되므로, 온도계 코드 데이터(T1∼T15)는 "0"으로 리셋 된다.
출력 회로(60)는 온도계 코드 발생 회로(40) 및 리셋 회로(50)를 거쳐 출력 되는 제1 내지 제15 비트의 온도계 코드 데이터(T1∼T15)를 버퍼하여 출력한다.
즉, 도 3에 나타낸 본 발명의 데이터 변환 회로는 PMOS 트랜지스터 어레이로 구성된 온도계 코드 발생 회로(40)와 간단하게 구현할 수 있는 데이터 조합 회로(30)를 이용하여 2진 데이터(A0∼A3)를 온도계 코드 데이터(T1∼T15)로 변환하는 데이터 변환 회로를 쉽게 구현할 수 있으며, 따라서, 2진 데이터의 비트수가 증가하더라도 확장하기가 용이하다. 또한, 로직 게이트의 수가 도 1 및 도 2에 나타낸 종래의 데이터 변환 회로에 비해 감소하게 되므로 구현시 레이아웃 면적이 감소하며, 속도도 빨라진다.
그런데, 도 3과 같이 데이터 변환 회로를 구현할 경우에는 온도계 코드 데이터의 각 비트들(T1∼T15)을 출력하는 단자들 사이에 임피던스 미스매치(impedance mismatch)가 문제되며, 특히, 제1 비트(T1)을 출력하는 단자에는 많은 수의 PMOS 트랜지스터가 연결되어 있으므로 로딩(loading)이 문제된다.
이하에서는 이를 개선하기 위한 본 발명의 제2 실시예를 설명한다.
도 4는 본 발명의 데이터 변환 회로의 제2 실시예를 나타낸 회로도로서, 데이터 조합 회로(30), 온도계 코드 발생 회로(42), 리셋 회로(50), 및 출력 회로(60)로 구성되어 있으며, 데이터 조합 회로(30)는 15개의 서브 조합 회로들(30-1∼30-15)로, 온도계 코드 발생 회로(42)는 15개의 서브 발생 회로들(42-1∼42-15)로 각각 구성되어 있다.
도 4에서 Dummy는 더미 트랜지스터를 나타내는 것으로서, 온도계 코드 데이터의 각 비트들(T1∼T15)을 출력하는 단자에서의 임피던스 매칭(impedance matching)을 위해 서브 발생 회로들(42-1∼42-15) 각각의 PMOS 트랜지스터의 수를 4개로 동일하게 하기 위해 삽입된 것이다. 더미 트랜지스터는 전원전압과 온도계 코드 데이터의 비트(T1∼T15)를 출력하는 단자 사이에 연결되고, 전원전압이 인가되는 게이트를 구비하는 PMOS 트랜지스터로 구성될 수 있다. 도 4에서는 2진 데이터가 4 비트인 것을 예시하는 것이므로 더미 트랜지스터를 이용하여 PMOS 트랜지스터의 수를 4개로 만들어주고 있으나, 2진 데이터가 n 비트인 경우에는 PMOS 트랜지스터의 수를 n개로 만들어주도록 더미 트랜지스터를 삽입하게 된다.
도 4에 나타낸 블록들 각각의 기능 및 동작을 설명하면 다음과 같다.
데이터 조합 회로(30) 및 15개의 서브 조합 회로들(30-1∼30-15), 리셋 회로(50), 및 출력 회로(60)의 기능 및 동작은 도 3에서 설명한 것과 동일하다.
온도계 코드 발생 회로(42)는 데이터 조합 회로(30)로부터 입력되는 제1 내지 제15 비트의 데이터(D1∼D15)에 응답하여 제1 내지 제15 비트의 온도계 코드 데이터(T1∼T15)를 발생한다. 상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)가 활성화되는 경우에 각각 "1"로 활성화된다.
또한, 상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상기 2진 데이터의 비트들(A0∼A3) 중에서 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 2진 데이터들 중 가장 작은 값을 가지는 상기 이진 데이터들에 의해 활성화되는 상기 제1 내지 제15 비트의 데이터들에 의해 추가적으로 활성화된다. 이 때, 상기 y 번째 비트들 각각이 "1"로 활성화되는 각각의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 제1 내지 제15 비트의 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미한다.
상술한 바와 같이, 2진 데이터가 n 비트라면, 출력되는 온도계 코드 데이터는 2n-1개의 비트로 구성된다.
예를 들어 설명하면 다음과 같다.
상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상기 제1 내지 제15 비트의 데이터의 각 비트(D1∼D15)가 활성화되는 경우에 각각 "1"로 활성화된다. 예를 들면, 온도계 코드 데이터의 제1 비트(T1)는 상기 제1 내지 제15 비트의 데이터 중 제1 비트(D1)가 활성화되면 "1"로 활성화되고, 온도계 코드 데이터의 제5 비트(T5)는 상기 제1 내지 제15 비트의 데이터 중 제5 비트(D5)가 활성화되면 "1"로 활성화되고, 온도계 코드 데이터의 제7 비트(T7)는 상기 제1 내지 제 15 비트의 데이터 중 제7 비트(D7)가 활성화되면 "1"로 활성화된다.
다시 말하면, 2진 데이터가 n 비트인 경우에, 제1 내지 제2n-1 비트의 온도계 코드 데이터의 제m 비트(Tm)는 제1 내지 제2n-1 비트의 데이터의 제m 비트(Dm)가 활성화되면 "1"로 활성화된다.
또한, 상기 온도계 코드 데이터의 각 비트(T1∼T15)는 상술한 소정의 데이터 (D1∼D15)에 의해 추가적으로 활성화된다.
예를 들면, 상술한 바와 같이, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터 중 제1 비트(D1)에 의해 활성화된다. 또한, 제1 내지 제15 비트의 데이터 중 제1 비트(D1)는 2진 데이터(A0∼A3) 중 첫 번째 비트(A0)에 의해 활성화된다. 즉, 2진 데이터의 비트들(A0∼A3) 중 제1 비트(D1)를 활성화하는데 관여한 비트는 첫 번째 비트(A0)이고, 제1 비트(D1)를 활성화하는데 관여하지 않은 비트는 두 번째 내지 네 번째 비트들(A1, A2, A3)이다. 이 경우에는 제1 비트(D1)를 활성화하는데 관여하지 않은 각각의 비트들(A1, A2, A3)보다 상위 비트가 상기 제1 내지 제15 비트의 데이터의 제1 비트(D1)를 활성화하는데 관여하지 않았다.
제1 내지 제15 비트의 데이터의 제1 비트(D1)를 활성화하는데 관여하지 않은 비트들 중 두 번째 비트(A1)가 "1"로 활성화되는 2진 데이터들은 "0010", "0011", "0110", 0111", "1010", "1011", "1110", 1111" 등이다. 이 중 가장 작은 값을 가지는 2진 데이터는 "0010"이므로, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터의 제2 비트(D2)에 의해 추가적으로 활성화된다.
또한, 세 번째 비트(A2)가 "1"로 활성화되는 2진 데이터들은 "0100", "0101", "0110", 0111", "1100", "1101", "1110", 1111" 등이고, 이 중 가장 작은 값을 가지는 2진 데이터는 "0100"이므로, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터의 제4 비트(D4)에 의해 추가적으로 활성화된다.
또한, 네 번째 비트(A3)가 "1"로 활성화되는 2진 데이터들은 "1000", "1001", "1010", 1011", "1100", "1101", "1110", 1111" 등이고, 이 중 가장 작은 값을 가지는 2진 데이터는 "1000"이므로, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터의 제8 비트(D8)에 의해 추가적으로 활성화된다.
즉, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터 중에서 제1 비트(D1) 또는 제2 비트(D2) 또는 제4 비트(D4) 또는 제8 비트(D8)가 활성화되면 의해 "1"로 활성화된다. 제1 비트(D1)는 2진 데이터의 첫 번째 비트(A0)가 "1"인 경우에, 제2 비트(D2)는 두 번째 비트(A1)가 "1"인 경우에, 4번째 비트(D4)는 세 번째 비트(A2)가 "1"인 경우에, 8번째 비트(D8)는 네 번째 비트(A3)가 "1"인 경우에 각각 활성화되므로, 상술한 바와 같이 온도계 코드 데이터의 제1 비트(T1)를 활성화시키면, A0∼A3 중 어느 하나의 비트가 "1"이 되면 온도계 코드 데이터의 제1 비트(T1)는 "1"로 활성화된다.
다른 예로, 온도계 코드 데이터의 제3 비트(T3)의 경우를 살펴보면 다음과 같다.
상술한 바와 같이, 온도계 코드 데이터의 제3 비트(T3)는 제1 내지 제15 비트의 데이터의 제3 비트(D3)가 활성화되면 활성화된다. 2진 데이터의 비트들(A0∼A3) 중에서, 제3 비트(D3)를 활성화하는데 관여한 비트는 두 번째 비트(A1)이다. 따라서, 제3 비트(D3)를 활성화하는데 관여한 두 번째 비트(A1)보다 상위 비트 중에서 상기 제3 비트(D3)를 활성화하는데 관여하지 않은 비트들은 세 번째 내지 네 번째 비트들(A2, A3)이다. 이 경우에도, 상기 제3 비트(D3)를 활성화하는데 관여하지 않은 세 번째 및 네 번째 비트들(A2, A3)보다 상위 비트가 상기 제3 비트(D3)를 활성화하는데 관여하지 않았다.
세 번째 비트(A2)가 "1"로 활성화되는 2진 데이터들은 "0100", "0101", "0110", 0111", "1100", "1101", "1110", 1111" 등이고, 이 중 가장 작은 값을 가지는 2진 데이터는 "0100"이므로, 온도계 코드 데이터의 제3 비트(T3)는 제1 내지 제15 비트의 데이터의 제4 비트(D4)에 의해 추가적으로 활성화된다.
또한, 네 번째 비트(A3)가 "1"로 활성화되는 2진 데이터들은 "1000", "1001", "1010", 1011", "1100", "1101", "1110", 1111" 등이고, 이 중 가장 작은 값을 가지는 2진 데이터는 "1000"이므로, 온도계 코드 데이터의 제3 비트(T3)는 제1 내지 제15 비트의 데이터의 제8 비트(D8)에 의해 추가적으로 활성화된다.
즉, 온도계 코드 데이터의 제3 비트(T3)는 제1 내지 제15 비트의 데이터 중에서 제2 비트(D2) 또는 제4 비트(D4) 또는 제8 비트(D8)가 활성화되면 의해 "1"로 활성화된다.
또 다른 예로, 온도계 코드 데이터의 제5 비트(T5)의 경우를 살펴보면 다음과 같다.
상술한 바와 같이, 온도계 코드 데이터의 제5 비트(T5)는 제1 내지 제15 비트의 데이터의 제5 비트(D5)가 활성화되면 활성화된다. 2진 데이터의 비트들(A0∼A3) 중에서, 제1 내지 제15 비트의 데이터의 제5 비트(D5)를 활성화하는데 관여한 비트는 첫 번째 비트(A0)와 세 번째 비트(A2)이고, 관여하지 않은 비트는 두 번째 비트(A1)와 네 번째 비트(A3)이다.
두 번째 비트(A1)가 "1"로 활성화되는 2진 데이터는 "0010", "0011", "0110", 0111", "1010", "1011", "1110", 1111" 등이다. 그런데, 이 경우에는 제1 내지 제15 비트의 데이터의 제5 비트(D5)를 활성화하는데 관여한 두 번째 비트(A1)보다 상위 비트인 세 번째 비트(A2)가 제1 내지 제15 비트의 데이터의 제5 비트(D5)를 활성화하는데 관여한 경우이다. 따라서, 상기 2진 데이터들 중에서 세 번째 비트(A2)가 "1"인 2진 데이터들만 가려내면 "0110", 0111", "1110", 1111" 등이다. 이 중 가장 작은 값을 가지는 2진 데이터는 "0110"이므로, 온도계 코드 데이터의 제5 비트(T5)는 제1 내지 제15 비트의 데이터의 제6 비트(D6)에 의해 추가적으로 "1"로 활성화된다.
다음으로, 네 번째 비트(A3)가 "1"로 활성화되는 2진 데이터는 "1000", "1001", "1010", 1011", "1100", "1101", "1110", 1111" 등이고, 네 번째 비트(A3)보다 상위 비트 중 제1 내지 제15 비트의 데이터의 제5 비트(D5)를 활성화하는데 관여한 비트는 없다. 따라서, 상기 2진 데이터들 중 가장 작은 값을 가지는 2진 데이터는 "1000"이므로, 온도계 코드 데이터의 제5 비트(T5)는 제1 내지 제15 비트의 데이터의 제8 비트(D8)에 의해 추가적으로 활성화된다.
결과적으로, 온도계 코드 데이터의 제5 비트(T5)는 제1 내지 제15 비트의 데이터의 제5 비트(D5), 또는 제6 비트(D6), 또는 제8 비트(D8)에 의해 "1"로 활성화된다.
다른 예로, 온도계 코드 데이터의 제7 비트(T7)의 경우에는 제1 내지 제15 비트의 데이터의 제7 비트(D7)에 의해 활성화된다.
2진 데이터의 비트들(A0∼A3) 중에서 제1 내지 제15 비트의 데이터의 제7 비트(D7)를 활성화하는데 관여하지 않은 비트는 네 번째 비트(A3)이다. 네 번째 비트 (A3)가 "1"로 활성화되는 2진 데이터 중 가장 작은 값을 가지는 2진 데이터는 "1000"이므로, 온도계 코드 데이터의 제7 비트(T7)는 제1 내지 제15 비트의 데이터의 제8 비트(D8)가 활성화되면 추가적으로 "1"로 활성화된다.
결과적으로, 온도계 코드 데이터의 제7 비트(T7)의 경우에는 제1 내지 제15 비트의 데이터의 제7 비트(D7) 또는 제8 비트(D8)가 활성화되면 "1"로 활성화된다.
다음으로, 도 4에 나타낸 본 발명의 데이터 변환 회로의 온도계 코드 발생 회로(42)의 서브 발생 회로(42-1∼42-15)들의 기능 및 구성을 설명한다.
서브 발생 회로(42-1∼42-15)들 상기 제1 내지 제15 비트의 데이터(D1∼D15)에 응답하여 각각 해당되는 온도계 코드 데이터의 비트(T1∼T15)를 발생한다.
서브 발생 회로들(42-1∼42-15) 각각은 온도계 코드 데이터의 비트(T1∼T15)를 출력하는 단자와 전원전압 사이에 연결되고, 제1 내지 제15 비트의 데이터(D1∼D15) 중 출력하는 온도계 코드 데이터의 비트(T1∼T15)를 "1"로 활성화시키는 비트가 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비한다.
예를 들면, 온도계 코드 데이터의 제1 비트(T1)를 출력하는 제1 서브 발생 회로(42-1)를 살펴본다.
상술한 바와 같이, 온도계 코드 데이터의 제1 비트(T1)는 제1 내지 제15 비트의 데이터의 제1 비트(D1), 또는 제2 비트(D2), 또는 제4 비트(D4), 또는 제8 비트(D8)가 활성화되면 "1"로 활성화된다. 따라서, 제1 서브 발생 회로(42-1)는 전원전압과 온도계 코드 데이터의 제1 비트(T1)가 출력되는 단자 사이에 연결되고, 제1 내지 제15 비트의 데이터의 제1 비트(D1), 제2 비트(D2), 제4 비트(D4), 및 제8 비 트(D8)가 각각 인가되는 게이트를 구비하는 4개의 PMOS 트랜지스터로 구성되어 있다.
다음으로, 제5 서브 발생 회로(42-5)를 살펴본다.
상술한 바와 같이, 온도계 코드 데이터의 제5 비트(T5)는 제1 내지 제15 비트의 데이터의 제5 비트(D5), 또는 제6 비트(D6), 또는 제8 비트(D8)가 활성화되면 "1"로 활성화된다. 따라서, 제5 서브 발생회로(42-5)는 전원전압과 온도계 코드 데이터의 제5 비트(T5)가 출력되는 단자 사이에 연결되고, 제1 내지 제15 비트의 데이터의 제5 비트(D5), 제6 비트(D6) 및 제8 비트(D8)가 각각 인가되는 게이트를 구비하는 3개의 PMOS 트랜지스터를 구비한다. PMOS 트랜지스터의 수가 3개로서 4개보다 작으므로, 임피던스 매칭(impedance matching)을 위해 하나의 더미 트랜지스터(Dummy)가 삽입되어 있다.
다음으로, 제7 서브 발생 회로(42-7)를 살펴본다.
상술한 바와 같이, 온도계 코드 데이터의 제7 비트(T7)는 제1 내지 제15 비트의 데이터의 제7 비트(D7) 또는 제8 비트(D8)가 활성화되면 "1"로 활성화된다. 따라서, 제7 서브 발생 회로(42-7)는 전원전압과 온도계 코드 데이터의 제7 비트(T7)가 출력되는 단자 사이에 연결되고, 제1 내지 제15 비트의 데이터의 제7 비트(D7), 및 제8 비트(D8)가 각각 인가되는 게이트를 구비하는 2개의 PMOS 트랜지스터로 구성되어 있다. PMOS 트랜지스터의 수가 2개로서 4개보다 작으므로, 임피던스 매칭(impedance matching)을 위해 두 개의 더미 트랜지스터(Dummy)가 삽입되어 있다.
상기에서는 온도계 코드 데이터의 제1 비트(T1), 제5 비트(T5), 및 제7 비트(T7)를 대상으로 하여 본 발명을 설명하였으나, 나머지 다른 비트들(T2∼T4, T6, T8∼T15)에 대하여도 동일한 방법으로 설명될 수 있다.
또한, 상기에서는 2진 데이터가 4 비트인 경우를 예시하여 본 발명을 설명하였으나, 본 발명의 개념을 이용하면 2진 데이터가 n 비트인 경우에도 쉽게 확장할 수 있다.
도 5는 본 발명의 디지털 아날로그 컨버터의 실시예의 블록도를 나타낸 것으로서, 제1 및 제2 데이터 변환 회로(110, 120), 및 전류 셀 어레이(100)로 구성되어 있으며, 전류 셀 어레이(100)는 제1 전류 셀 어레이(100-1) 및 제2 전류 셀 어레이(100-2)로 구성되어 있다. 도 5에서 CC1은 제1 전류 셀을, CC2는 제2 전류 셀을, RT는 제1 내지 제15 비트의 열 온도계 코드 데이터를, CT는 제1 내지 제15 비트의 행 온도계 코드 데이터를 각각 나타낸다.
즉, 도 5에 나타낸 본 발명의 디지털 아날로그 컨버터는 두 개의 4 비트의 2진 데이터를 15 비트의 온도계 코드 데이터로 변환하는 데이터 변환 회로(110, 120)를 이용하여 10 비트 디지털 아날로그 컨버터를 구현한 경우를 예시한 것이다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전류 셀 어레이(100)는 제1 및 제2 데이터 변환 회로(110, 120)로부터 입력되는 온도계 코드 데이터 및 외부로부터 입력되는 데이터(A8, A9)에 응답하여 아날로그 값을 가지는 출력 신호(out)를 출력한다. 상기 출력 신호(out)는 전류 혹은 전압의 형태로 출력될 수 있다.
제1 전류 셀 어레이(100-1)는 256개의 제1 전류 셀들(CC1)로 구성되어 있으며, 제1 및 제2 데이터 변환 회로(110, 120)로부터 입력되는 열 및 행 온도계 코드 데이터(RT, CT)에 응답하여 아날로그 값을 출력한다.
제2 전류 셀 어레이(100-2)는 4개의 제2 전류 셀들(CC2)로 구성되어 있으며, 외부로부터 입력되는 데이터(A8, A9)에 응답하여 아날로그 값을 출력한다. 제2 전류 셀들 각각은 제1 전류 셀보다 256배의 구동 능력을 갖는다.
제1 및 제2 데이터 변환 회로(110, 120)는 각각 입력되는 데이터(A0∼A3, A4∼A7)를 열 및 행 온도계 코드 데이터(RT, CT)로 변환하여 출력한다. 제1 데이터 변환 회로(110)로부터 출력되는 열 온도계 코드 데이터(RT)는 제1 전류 셀 어레이(100-1)의 컬럼(column) 신호로 사용되며, 제2 데이터 변환 회로(120)로부터 출력되는 행 온도계 코드 데이터(CT)는 제1 전류 셀 어레이(100-1)의 로우(row) 신호로 사용된다.
즉, 도 5에 나타낸 디지털 아날로그 컨버터는 제1 및 제2 데이터 변환 회로(110, 120)로부터 출력되는 열 및 행 온도계 코드 데이터(RT, CT) 및 외부로부터 입력되는 2진 데이터의 최상위 두 비트(A8, A9)에서 "1"로 활성화되는 비트의 수에 따라 구동되는 전류 셀(CC1, CC2)의 숫자를 가변시킴으로서 외부로부터 입력되는 2진 데이터(A0∼A9)에 따라 출력 신호(out)의 아날로그 값을 가변하도록 구성되어 있다.
제1 및 제2 데이터 변환 회로(110, 120)는 상술한 본 발명의 데이터 변환 회로의 제1 실시예 또는 제2 실시예와 동일하게 구성될 수 있다.
도 6은 도 5에 나타낸 본 발명의 디지털 아날로그 컨버터의 전류 셀 어레이(100)의 전류 셀의 블록도를 나타낸 것으로서, 디코딩부(102), 래치부(104), 및 출력부(106)로 구성되어 있다. 도 6에서 RTk는 해당 전류 셀에 대응하는 열 온도계 코드 데이터(RT)의 비트를, CTm은 해당 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트를, CTm-1은 해당 전류 셀과 인접한 전단의 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트를 각각 나타낸다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
디코딩부(102)는 해당 전류 셀에 대응하는 열 온도계 코드 데이터(RT)의 비트(RTk), 해당 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CTm), 및 해당 전류 셀과 인접한 전단의 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CTm-1)에 응답하여 선택 신호(SEL) 및 반전 선택 신호(SELb)를 출력한다.
래치부(104)는 외부로부터 입력되는 클럭 신호(CLK)에 응답하여 상기 선택 신호(SEL) 및 반전 선택 신호(SELb)를 래치하여 반전 제어 신호(VQb) 및 제어 신호(VQ)를 출력한다.
출력부(106)는 상기 반전 제어 신호(VQb) 및 제어 신호(VQ)에 응답하여 출력 신호(IOUT) 및 반전 출력 신호(IOUT)를 출력한다.
도 7은 도 6에 나타낸 디코딩부(106)의 실시예의 블록도를 나타낸 것으로서, 로직 회로(102-1), 및 출력 회로(102-2)로 구성되어 있으며, 로직 회로(102-1)는 OR 게이트(OR) 및 NAND 게이트(NAND)로, 출력 회로(102-2)는 세 개의 인버터(IV21, IV22, IV23)로 각각 구성되어 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
로직 회로(102-1)는 해당 전류 셀에 인접한 전단의 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CTm-1)가 "1"로 활성화되었을 때, 해당 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CTm) 또는 해당 전류 셀에 대응하는 열 온도계 코드 데이터(RT)의 비트(RTk)가 "1"로 활성화되면 선택 신호(SEL)를 "0"으로 활성화시킨다.
출력 회로(102-2)는 두 개의 인버터(IV21, IV22)를 이용하여 상기 로직 회로(102-1)로부터 출력된 선택 신호(SEL)를 버퍼하여 출력하고, 인버터(IV3)을 이용하여 상기 선택 신호(SEL)를 반전시켜 반전 선택 신호(SELb)를 출력한다.
예를 들면, 행 온도계 코드 데이터(CT)가 "0000000011111111"이고, 열 온도계 코드 데이터(RT)가 "0000000011111111"이라면, 제1행 내지 제8행에 해당하는 전류 셀은, 해당 전류 셀의 전단의 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CT1∼CT7)가 "1"이고, 해당 전류 셀에 대응하는 행 온도계 코드 데이터(CT)의 비트(CT1∼CT8))가 "1"이기 때문에, 선택 신호(SEL)는 "0"으로 활성화되고, 제9행에 해당하는 전류 셀 중 제1열 내지 제8열에 해당하는 전류 셀은, 해당 전류 셀의 전단의 전류 셀에 대응하는 온도계 코드 데이터(CT)의 비트(CT8)가 "1"이고, 해당 전류 셀에 대응하는 열 온도계 코드 데이터(RT)의 비트(RT1∼RT8)가 "1"이기 때문에 선택 신호(SEL)는 "0"으로 활성화된다. 그 외의 나머지 전류 셀의 선택 신호(SEL)는 활성화되지 않는다.
도 8은 도 6에 나타낸 전류 셀의 래치부(104)의 실시예의 블록도로서, 지연 회로(104-1), 스위치 회로(104-2), 및 래치 회로(104-3)로 구성되어 있다.
도 8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
지연 회로(104-1)는 외부로부터 입력되는 클럭 신호(CLK)를 소정 시간 지연시켜 출력한다. 지연 회로(104-1)는 디지털 아날로그 컨버터의 타이밍을 위해 삽입되는 회로로서, 생략될 수도 있다.
스위치 회로(104-2)는 상기 지연 회로(104-1)로부터 입력된 지연된 클럭 신호에 응답하여 로직 회로(102)로부터 입력되는 선택 신호(SEL) 및 반전 선택 신호(SELb)를 전송한다.
래치 회로(104-3)는 상기 스위치 회로(104-2)로부터 입력되는 선택 신호(SEL) 및 반전 선택 신호(SELb)를 래치하여 반전 제어 신호(VQb) 및 제어 신호(VQ)를 출력한다.
즉, 도 8에 나타낸 래치부(104)는 클럭 신호(CLK)가 하이 레벨일 때, 선택 신호(SEL) 및 반전 선택 신호(SELb)를 래치 회로(104-3)로 전송하고, 클럭 신호(CLK)가 로우 레벨일 때에는 래치 회로(104-3)는 래치된 선택 신호(SEL) 및 반전 선택 신호(SELb)를 반전 제어 신호(VQb) 및 제어 신호(VQ)로 출력한다.
도 9는 도 6에 나타낸 전류 셀의 출력부(106)의 실시예의 블록도를 나타낸 것으로서, 제1 제어 회로(106-1), 제2 제어 회로(106-2), 바이어스 전류 출력 회로(106-3), 및 출력 회로(106-4)로 구성되어 있다.
도 9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 및 제2 제어 회로(106-1, 106-2)는 각각 입력되는 반전 제어 신호(VQb) 및 제어 신호(VQ)에 응답하여 출력 회로(106-4)의 PMOS 트랜지스터(P63, P64)를 온, 오프 하기 위한 신호를 출력한다. 제1 및 제2 제어 회로(106-1, 106-2)는 두 개의 인버터가 직렬로 연결된 것과 동일한 동작을 하지만, 일반적으로 전류 셀의 전원 전압(Vcc)의 레벨은 로직 게이트들에 인가되는 전원 전압의 레벨보다 낮은 레벨을 사용하므로, 결과적으로 제1 및 제2 제어 회로(106-1, 106-2)로부터 출력되는 신호의 스윙폭은 반전 제어 신호(VQb) 및 제어 신호(VQ)의 스윙폭보다 감소하게 된다. 즉, 제1 및 제2 제어 회로(106-1, 106-2)는 PMOS 트랜지스터(P63, P64)에 인가되는 신호의 스윙폭을 줄임으로써 노이즈 등에 의한 영향을 줄이고, 동작 속도를 빠르게 하기 위해 삽입되는 회로로서 생략될 수 있다.
바이어스 전류 출력 회로(106-3)는 일정한 바이어스 전류를 출력한다.
출력 회로(106-4)는 제1 및 제2 제어 회로(106-1, 106-2)로부터 입력되는 신호에 응답하여 출력 신호(IOUT) 및 반전 출력 신호(IOUTb)를 출력한다. 즉, 반전 제어 신호(VQb)가 로우 레벨이고, 제어 신호(VQ)가 하이 레벨이면, 제1 제어 회로(106-1)는 로우 레벨의 신호를, 제2 제어 회로(106-2)는 하이 레벨의 신호를 출력하므로, PMOS 트랜지스터(P63)는 온 되고, PMOS 트랜지스터(P64)는 오프 되어, 출력 신호(IOUT)가 출력되는 단자로 상기 바이어스 전류가 출력된다. 반대로, 반전 제어 신호(VQb)가 하이 레벨이고, 제어 신호(VQ)가 로우 레벨이면, 제1 제어 회로(106-1)는 하이 레벨의 신호를, 제2 제어 회로(106-2)는 로우 레벨의 신호를 출력하므로, PMOS 트랜지스터(P63)는 오프 되고, PMOS 트랜지스터(P64)는 온 되어, 반전 출력 신호(IOUTb)가 출력되는 단자로 상기 바이어스 전류가 출력된다.
상기에서는 제1 전류 셀 어레이(100-1)의 제1 전류 셀(CC1)을 기준으로 전류 셀의 동작을 설명하였으나, 제2 전류 셀 어레이(100-2)의 제2 전류 셀(CC2)도 도 6 내지 도 9에 나타낸 것과 유사한 구성을 가진다. 다만, 열 온도계 코드 데이터(RT)의 각 비트 대신 이진 데이터(A0∼A9)의 제9 비트를, 행 온도계 코드 데이터(CT)의 각 비트 대신 이진 데이터(A0∼A9)의 제10 비트를 사용한다. 또한, 도 9에 나타낸 전류 셀의 출력부(106)의 구동 능력이 더 크다. 이 두 가지를 제외하면 도 6 내지 도 9에 나타낸 것과 동일하다.
도 5에서는 10비트의 디지털 아날로그 컨버터를 예시하였으나, 본 발명의 데이터 변환 회로를 이용하여 확장이 가능함은 당연하다. 또한, 도 5에서는 두 개의 데이터 변환 회로(110, 120)를 이용하는 디지털 아날로그 컨버터를 예시하였으나, 하나의 데이터 변환 회로를 이용하여 구성하는 것도 당연히 가능하다.
즉, 본 발명의 데이터 변환 회로는 간단하게 구성할 수 있는 데이터 조합 회로 및 PMOS 트랜지스터 어레이로 구성되는 온도계 코드 발생 회로를 이용함으로서 2진 데이터를 온도계 코드 데이터로 변환하는 회로를 쉽게 구현할 수 있으며, 확장이 용이하다. 또한, 적은 수의 로직 게이트를 사용함으로써 동작 속도가 빨라진다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 데이터 변환 회로, 데이터 변환 방법, 및 디지털 아날로그 컨버터는 회로를 쉽게 구현할 수 있으며, 확장이 용이하고, 동작 속도가 빨라진다.

Claims (28)

  1. 십진수를 이진수로 표현한 n 비트의 바이너리 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 회로;
    상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트는 상기 제1 내지 제2n-1 비트의 데이터 중 대응하는 비트를 활성화시키는 상기 바이너리 데이터보다 큰 값을 가지는 상기 바이너리 데이터에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가로 "1"로 활성화되는 온도계 코드 발생회로; 및
    클럭 신호에 응답하여 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 회로를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  2. 제1항에 있어서, 상기 데이터 조합 회로는
    상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트를 각각 출력하는 2n- 1개의 서브 조합 회로들을 구비하고,
    상기 2n-1개의 서브 조합 회로들 각각은 상기 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트를 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  3. 제2항에 있어서, 상기 2n-1개의 서브 조합 회로들 각각은
    출력되는 상기 제1 내지 제2n-1 비트의 데이터의 중 해당하는 비트를 버퍼하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 데이터 변환 회로.
  4. 제2항에 있어서, 상기 온도계 코드 발생 회로는
    상기 제1 내지 제2n-1 비트의 온도계 코드 데이터 중 해당하는 비트를 각각 출력하는 2n-1개의 서브 발생 회로들을 구비하고,
    상기 2n-1개의 서브 발생 회로들 각각은 상기 온도계 코드 데이터 중 해당하는 비트를 출력하는 단자와 전원전압 사이에 연결되고, 상기 온도계 코드 데이터 중 해당하는 비트를 "1"로 활성화시키는 상기 제1 내지 제2n-1 비트의 데이터의 비트들이 각각 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  5. 제1항에 있어서, 상기 데이터 변환 회로는
    상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 출력부를 더 구비하는 것을 특징으로 하는 데이터 변환 회로.
  6. 십진수를 이진수로 표현한 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 회로;
    상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트는 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들 중 가장 작은 값을 가지는 상기 n 비트의 이진 데이터들에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가적으로 "1"로 활성화되는 온도계 코드 발생회로; 및
    외부로부터 입력되는 클럭 신호에 응답하여 주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 회로를 구비하고,
    상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 하는 데이터 변환 회로.
  7. 제6항에 있어서, 상기 데이터 조합 회로는
    상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트를 각각 출력하는 2n-1개의 서브 조합 회로들을 구비하고,
    상기 2n-1개의 서브 조합 회로들 각각은 상기 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 제1 내지 제2n-1 비트의 데이터 중 해당하는 비트를 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  8. 제7항에 있어서, 상기 2n-1개의 서브 조합 회로들 각각은
    출력되는 상기 제1 내지 제2n-1 비트의 데이터의 중 해당하는 비트를 버퍼하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 데이터 변환 회로.
  9. 제7항에 있어서, 상기 온도계 코드 발생 회로는
    상기 제1 내지 제2n-1 비트의 온도계 코드 데이터 중 해당하는 비트를 각각 출력하는 2n-1개의 서브 발생 회로들을 구비하고,
    상기 2n-1개의 서브 발생 회로들 각각은 상기 온도계 코드 데이터 중 해당하는 비트를 출력하는 단자와 전원전압 사이에 연결되고, 상기 온도계 코드 데이터 중 해당하는 비트를 "1"로 활성화시키는 상기 제1 내지 제2n-1 비트의 데이터의 비트들이 각각 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  10. 제9항에 있어서, 상기 2n-1개의 서브 발생 회로들 각각은
    상기 서브 발생 회로들 각각이 구비하는 PMOS 트랜지스터가 n개보다 작은 경우에 상기 PMOS 트랜지스터의 수가 n개가 되도록 하나 이상의 더미 PMOS 트랜지스터를 구비하고,
    상기 더미 PMOS 트랜지스터 각각은 전원전압과 상기 온도계 코드 데이터 중 해당하는 비트가 출력되는 단자 사이에 연결되고, 전원전압이 인가되는 게이트를 구비하는 것을 특징으로 하는 데이터 변환 회로.
  11. 제6항에 있어서, 상기 데이터 변환 회로는
    상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 출력부를 더 구비하는 것을 특징으로 하는 데이터 변환 회로.
  12. 십진수를 이진수로 표현한 n 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2n-1 비트의 데이터를 발생하는 데이터 조합 단계;
    상기 제1 내지 제2n-1 비트의 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 제1 내지 제2n-1 비트의 온도계 코드 데이터를 발생하고, 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 각 비트를 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들 중 가장 작 은 값을 가지는 상기 n 비트의 이진 데이터들에 의해 활성화되는 상기 제1 내지 제2n-1 비트의 데이터들에 의해 추가적으로 "1"로 활성화하는 온도계 코드 발생 단계; 및
    주기적으로 상기 제1 내지 제2n-1 비트의 온도계 코드 데이터를 "0"으로 리셋하는 리셋 단계를 구비하고,
    상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 n 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 제1 내지 제2n-1 비트의 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 하는 데이터 변환 방법.
  13. 제12항에 있어서, 상기 데이터 조합 단계는
    상기 십진수를 이진수로 표현한 n 비트의 바이너리 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 제1 내지 제2n-1 비트의 데이터 를 출력하는 조합 단계; 및
    출력되는 상기 제1 내지 제2n-1 비트의 데이터를 버퍼하여 출력하는 출력 단계를 구비하는 것을 특징으로 하는 데이터 변환 방법.
  14. 제12항에 있어서, 상기 데이터 변환 방법은
    상기 제1 내지 제2n-1 비트의 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 온도계 코드 출력 단계를 더 구비하는 것을 특징으로 하는 데이터 변환 방법.
  15. 외부로부터 입력되는 n 비트의 이진 데이터 중 하위 i 비트의 이진 데이터를 제1 내지 제2i-1 비트의 열 온도계 코드 데이터로 변환하는 제1 데이터 변환 회로;
    상기 n 비트의 이진 데이터 중 상기 i 비트보다 상위의 j 비트의 이진 데이터를 제1 내지 제2j-1 비트의 행 온도계 코드 데이터로 변환하는 제2 데이터 변환 회로; 및
    상기 열 온도계 코드 데이터, 상기 행 온도계 코드 데이터, 상기 n 비트의 이진 데이터 중 상기 i 및 상기 j 비트를 제외한 k 비트의 이진 데이터, 및 외부로부터 입력되는 클럭 신호에 응답하여 상기 n 비트의 이진 데이터에 상응하는 아날로그 값을 가지는 출력신호를 출력하는 전류 셀 어레이를 구비하고,
    상기 제1 및 제2 데이터 변환 회로 각각은
    상기 i 또는 j 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 조합하여 제1 내지 제2i-1 비트의 열 데이터 또는 제1 내지 제2j-1 비트의 행 데이터를 발생하는 열 또는 행 데이터 조합 회로, 상기 열 데이터 또는 상기 행 데이터의 각 비트가 활성화되는 경우에 각각 "1"로 활성화되는 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터를 발생하고, 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터의 각 비트는 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여한 x 번째 비트보다 상위 비트 중에서 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 i 또는 j 비트의 이진 데이터들 중 가장 작은 값을 가지는 상기 i 또는 j 비트의 이진 데이터들에 의해 활성화되는 상기 열 데이터 또는 상기 행 데이터들에 의해 추가적으로 "1"로 활성화되는 열 또는 행 온도계 코드 발생회로, 및 외부로부터 입력되는 클럭 신호에 응답하여 주기적으로 상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터를 "0"으로 리셋하는 열 또는 행 리셋 회로를 구비하고, 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여하지 않은 y 번째 비트들 각각이 "1"로 활성화되는 각각의 상기 i 또는 j 비트의 이진 데이터들은 상기 y 번째 비트보다 상위 비트가 상기 열 데이터 또는 상기 행 데이터의 각 비트를 활성화하는데 관여한 경우에는 관여한 모든 상위 비트들은 "1"인 이진 데이터들만을 의미하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  16. 제15항에 있어서, 상기 열 데이터 조합 회로는
    상기 제1 내지 제2i-1 비트의 열 데이터 중 해당하는 비트를 각각 출력하는 2i-1개의 열 서브 조합 회로들을 구비하고,
    상기 2i-1개의 열 서브 조합 회로들 각각은 상기 i 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 열 데이터 중 해당하는 비트를 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  17. 제16항에 있어서, 상기 2i-1개의 열 서브 조합 회로들 각각은
    출력되는 상기 열 데이터의 비트 데이터 중 해당하는 비트를 버퍼하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  18. 제16항에 있어서, 상기 열 온도계 코드 발생 회로는
    상기 제1 내지 제2i-1 비트의 열 온도계 코드 데이터 중 해당하는 비트를 각각 출력하는 2i-1개의 열 서브 발생 회로들을 구비하고,
    상기 2i-1개의 열 서브 발생 회로들 각각은 상기 열 온도계 코드 데이터 중 해당하는 비트를 출력하는 단자와 전원전압 사이에 연결되고, 상기 열 온도계 코드 데이터 중 해당하는 비트를 "1"로 활성화시키는 상기 열 데이터의 비트들이 각각 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  19. 제18항에 있어서, 상기 열 서브 발생 회로들 각각은
    상기 열 서브 발생 회로들 각각이 구비하는 PMOS 트랜지스터가 i개보다 작은 경우에 상기 PMOS 트랜지스터의 수가 i개가 되도록 하나 이상의 더미 PMOS 트랜지스터를 구비하고,
    상기 더미 PMOS 트랜지스터 각각은 전원전압과 상기 온도계 코드 데이터 중 해당하는 비트가 출력되는 단자 사이에 연결되고, 전원전압이 인가되는 게이트를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  20. 제15항에 있어서, 상기 행 데이터 조합 회로는
    상기 제1 내지 제2j-1 비트의 행 데이터 중 해당하는 비트를 각각 출력하는 2j-1개의 행 서브 조합 회로들을 구비하고,
    상기 2j-1개의 행 서브 조합 회로들 각각은 상기 j 비트의 이진 데이터 중 해당 비트가 "1"로 표현되는 비트 데이터를 NAND 연산하여 상기 열 데이터 중 해당하는 비트를 출력하는 NAND 게이트를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  21. 제20항에 있어서, 상기 2j-1개의 행 서브 조합 회로들 각각은
    출력되는 상기 행 데이터 중 해당하는 비트를 버퍼하여 출력하는 버퍼를 더 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  22. 제20항에 있어서, 상기 행 온도계 코드 발생 회로는
    상기 제1 내지 제2j-1 비트의 행 온도계 코드 데이터 중 해당하는 비트를 각각 출력하는 2j-1개의 행 서브 발생 회로들을 구비하고,
    상기 2j-1개의 행 서브 발생 회로들 각각은 상기 행 온도계 코드 데이터 중 해당하는 비트를 출력하는 단자와 전원전압 사이에 연결되고, 상기 행 온도계 코드 데이터 중 해당하는 비트를 "1"로 활성화시키는 상기 행 데이터의 비트들이 각각 인가되는 게이트를 구비하는 하나 이상의 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  23. 제22항에 있어서, 상기 행 서브 발생 회로들 각각은
    상기 행 서브 발생 회로들 각각이 구비하는 PMOS 트랜지스터가 j개보다 작은 경우에 상기 PMOS 트랜지스터의 수가 j개가 되도록 하나 이상의 더미 PMOS 트랜지스터를 구비하고,
    상기 더미 PMOS 트랜지스터 각각은 전원전압과 상기 온도계 코드 데이터 중 해당하는 비트가 출력되는 단자 사이에 연결되고, 전원전압이 인가되는 게이트를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  24. 제15항에 있어서, 상기 제1 및 제2 데이터 변환 회로 각각은
    상기 열 온도계 코드 데이터 또는 상기 행 온도계 코드 데이터의 비트들 각각을 버퍼하여 출력하는 열 또는 행 출력부를 더 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  25. 제15항에 있어서, 상기 전류 셀 어레이는
    복수개의 전류 셀을 구비하고,
    상기 복수개의 전류 셀 각각은
    상기 열 온도계 코드 데이터 중 해당되는 비트, 상기 행 온도계 코드 데이터 중 해당되는 비트 및 상기 행 온도계 코드 데이터 중 인접한 상기 전류 셀에 해당되는 비트에 응답하여 선택 신호 및 반전 선택 신호를 출력하는 디코딩부;
    외부로부터 입력되는 클럭 신호에 응답하여 상기 선택 신호 및 반전 선택 신호를 래치하여 반전 제어 신호 및 제어 신호를 출력하는 래치부; 및
    상기 반전 제어 신호 및 제어 신호에 응답하여 소정의 전류값을 가지는 출력 신호 및 반전 출력 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  26. 제25항에 있어서, 상기 디코딩부는
    상기 행 온도계 코드 데이터 중 인접한 상기 전류 셀에 해당되는 비트가 활성화되었을 때, 상기 열 온도계 코드 데이터 중 해당되는 비트 또는 상기 행 온도계 코드 데이터 중 해당되는 비트가 활성화되면 상기 선택 신호를 활성화시키는 로직 회로; 및
    상기 선택 신호를 버퍼하여 출력하고, 상기 선택 신호를 반전시켜 상기 반전 선택 신호를 출력하는 출력 회로를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  27. 제25항에 있어서, 상기 래치부는
    상기 클럭 신호에 응답하여 상기 선택 신호 및 상기 반전 선택 신호를 전송하는 스위치 회로; 및
    상기 스위치부로부터 전송된 상기 선택 신호 및 상기 반전 선택 신호를 래치하여 상기 반전 제어 신호 및 상기 제어 신호를 출력하는 래치 회로를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
  28. 제25항에 있어서, 상기 출력부는
    바이어스 전류를 출력하는 바이어스 전류 출력 회로; 및
    상기 반전 제어 신호에 응답하여 상기 바이어스 전류를 상기 출력 신호가 출력되는 단자로 출력하고, 상기 제어 신호에 응답하여 상기 바이어스 전류를 상기 반전 출력 신호가 출력되는 단자로 출력하는 출력 회로를 구비하는 것을 특징으로 하는 디지털 아날로그 컨버터.
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