JPH1050060A - 非差動電流モード技術を用いたデータパスのための装置および方法 - Google Patents
非差動電流モード技術を用いたデータパスのための装置および方法Info
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- JPH1050060A JPH1050060A JP8196225A JP19622596A JPH1050060A JP H1050060 A JPH1050060 A JP H1050060A JP 8196225 A JP8196225 A JP 8196225A JP 19622596 A JP19622596 A JP 19622596A JP H1050060 A JPH1050060 A JP H1050060A
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Abstract
(57)【要約】
【課題】ＤＲＡＭのセンスアンプからの差出力信号を非
差動電流モード信号に変換すること。 【解決手段】ＤＲＡＭのセンスアンプからの差出力信号
は、これらの出力信号を非差動電流モードの信号に変換
するユニット（５）に加えられる。データラインからの
出力信号は小さなスイングの電圧信号に変換される（１
１）。この小さなスイングの電圧信号は基準電圧レベル
と比較され、それによりフルスイングの電圧出力信号を
発生する（１２）。基準電圧レベルは、センサからの差
信号が等しい時に、小さなスイングの電圧レベルをサン
プルする、サンプル・ホールド回路によって発生され
る。サンプルされたレベルは、記憶された電圧レベルの
センシングから生じる小さなスイングの電圧レベルと比
較するために記憶される。フルスイングの電圧出力信号
はＤＲＡＭと関連するＣＭＯＳ回路とともに使用するの
に適している。
差動電流モード信号に変換すること。 【解決手段】ＤＲＡＭのセンスアンプからの差出力信号
は、これらの出力信号を非差動電流モードの信号に変換
するユニット（５）に加えられる。データラインからの
出力信号は小さなスイングの電圧信号に変換される（１
１）。この小さなスイングの電圧信号は基準電圧レベル
と比較され、それによりフルスイングの電圧出力信号を
発生する（１２）。基準電圧レベルは、センサからの差
信号が等しい時に、小さなスイングの電圧レベルをサン
プルする、サンプル・ホールド回路によって発生され
る。サンプルされたレベルは、記憶された電圧レベルの
センシングから生じる小さなスイングの電圧レベルと比
較するために記憶される。フルスイングの電圧出力信号
はＤＲＡＭと関連するＣＭＯＳ回路とともに使用するの
に適している。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にはダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）ユニッ
トに関し、特にローカルな入力／出力（Ｉ／Ｏ）装置と
ダイナミック半導体メモリにおける記憶セルを結合する
信号パスに関する。
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）ユニッ
トに関し、特にローカルな入力／出力（Ｉ／Ｏ）装置と
ダイナミック半導体メモリにおける記憶セルを結合する
信号パスに関する。
【０００２】
【従来の技術】ＤＲＡＭユニットの速度を増大するため
に、電圧モード技術に対立する電流モード技術の使用が
長いデータラインにわたる寄生容量の影響を最小にする
ために提案されている。しかし、代表的な電流モード回
路は差動回路技術を用いて実現れている。差動技術は、
２つの相互接続ラインが信号の検出を簡単にするという
利点を有しているけれども、２つの相互接続ラインは半
導体チップ上の信号路を具現するのに必要な領域で不所
望な増加を与える。従って、増大された実現領域の不利
を負うことなく電流モード技術の増大された速度の利点
のある装置および関連技術に対する必要性がある。
に、電圧モード技術に対立する電流モード技術の使用が
長いデータラインにわたる寄生容量の影響を最小にする
ために提案されている。しかし、代表的な電流モード回
路は差動回路技術を用いて実現れている。差動技術は、
２つの相互接続ラインが信号の検出を簡単にするという
利点を有しているけれども、２つの相互接続ラインは半
導体チップ上の信号路を具現するのに必要な領域で不所
望な増加を与える。従って、増大された実現領域の不利
を負うことなく電流モード技術の増大された速度の利点
のある装置および関連技術に対する必要性がある。
【０００３】
【本発明の概要】本発明によると、差出力信号をダイナ
ミック・ランダム・アクセス・メモリ・ユニットのセン
スアンプから非差動電流モード信号へ変換するユニット
によって、上述のおよび他の特徴が達成される。電流モ
ード信号はデータラインに印加される。データラインに
よって伝送された非差動電流モード信号が、電流モード
信号を先ず小さなスイング電圧信号に変換し、それから
ダイナミック・ランダム・アクセス・メモリ・ユニット
に結合された回路で、使用するのに適した大きなスイン
グの電圧信号に変換するユニットに与えられる。この小
さなスイングの電圧信号を大きなスイングの電圧信号に
変換するために、サンプル・ホールド装置は、小さなス
イングの電圧信号が比較される基準信号を記憶（スト
ア）する。基準信号と、センスアンプ（センス増幅器）
によって検出された論理状態によって決定される小さな
電圧信号の比較はフルスイングの電圧出力信号を発生す
る。本発明のこれらのおよび他の特徴は、図面を参照し
て、以下の記載から理解されるであろう。
ミック・ランダム・アクセス・メモリ・ユニットのセン
スアンプから非差動電流モード信号へ変換するユニット
によって、上述のおよび他の特徴が達成される。電流モ
ード信号はデータラインに印加される。データラインに
よって伝送された非差動電流モード信号が、電流モード
信号を先ず小さなスイング電圧信号に変換し、それから
ダイナミック・ランダム・アクセス・メモリ・ユニット
に結合された回路で、使用するのに適した大きなスイン
グの電圧信号に変換するユニットに与えられる。この小
さなスイングの電圧信号を大きなスイングの電圧信号に
変換するために、サンプル・ホールド装置は、小さなス
イングの電圧信号が比較される基準信号を記憶（スト
ア）する。基準信号と、センスアンプ（センス増幅器）
によって検出された論理状態によって決定される小さな
電圧信号の比較はフルスイングの電圧出力信号を発生す
る。本発明のこれらのおよび他の特徴は、図面を参照し
て、以下の記載から理解されるであろう。
【０００４】
１．図面の説明 図１を参照すると、メモリ・ユニットの関連メモリ要素
と共に、格納セルアレイからのデータを検索するため
の、本発明による非差動電流モードのデータパス（デー
タ路）のブロック図が示されている。ローカル入力／出
力信号（ローカルＩ／Ｏ信号）およびローカル・コンプ
リメント（ローカルＩ／Ｏ信号 ）の双方が記憶セルア
レイ６から差動電圧−電流変換ユニット５に与えられ
る。この差動電圧−電流変換ユニットからの出力信号
（ＩO ±ΔＩ）がデータライン２を介して、電流−フル
スイング電圧変換ユニット１０の電流−小さなスイング
電圧変換サブユニット１１に与えられる。この電流−小
さなスイング電圧変換サブユニットからの出力信号（Ｖ
O ±ΔＶ）は、小さなスイング電圧−フルスイング電圧
変換サブユニット１２に与えられる。このサブユニット
１２は非差動電流モードのデータパスに対して出力信号
ＶOUT （０−＞ＶDD) を与える。この信号ＶOUT はバッ
ファユニット９に印加される。データを格納セルアレイ
６にストアするために、バッファユニット９は、データ
ライン送信ユニット８により信号をデータライン２に与
える。このデータライン２によって伝送された信号はデ
ータライン受信ユニット７を介して記憶セルアレイ６の
ローカルＩ／Ｏ信号端子とローカルＩ／Ｏ信号 端子に
与えられる。
と共に、格納セルアレイからのデータを検索するため
の、本発明による非差動電流モードのデータパス（デー
タ路）のブロック図が示されている。ローカル入力／出
力信号（ローカルＩ／Ｏ信号）およびローカル・コンプ
リメント（ローカルＩ／Ｏ信号 ）の双方が記憶セルア
レイ６から差動電圧−電流変換ユニット５に与えられ
る。この差動電圧−電流変換ユニットからの出力信号
（ＩO ±ΔＩ）がデータライン２を介して、電流−フル
スイング電圧変換ユニット１０の電流−小さなスイング
電圧変換サブユニット１１に与えられる。この電流−小
さなスイング電圧変換サブユニットからの出力信号（Ｖ
O ±ΔＶ）は、小さなスイング電圧−フルスイング電圧
変換サブユニット１２に与えられる。このサブユニット
１２は非差動電流モードのデータパスに対して出力信号
ＶOUT （０−＞ＶDD) を与える。この信号ＶOUT はバッ
ファユニット９に印加される。データを格納セルアレイ
６にストアするために、バッファユニット９は、データ
ライン送信ユニット８により信号をデータライン２に与
える。このデータライン２によって伝送された信号はデ
ータライン受信ユニット７を介して記憶セルアレイ６の
ローカルＩ／Ｏ信号端子とローカルＩ／Ｏ信号 端子に
与えられる。
【０００５】図２を参照すると、本発明による非差動電
流モードのデータパスの概略図が示されている。「ロー
カルＩ／Ｏ信号」がｎチャネル電界効果トランジスタＭ
Ｎ１のゲート端子に印加され、一方、「ローカルＩ／Ｏ
信号 」がＮチャネル電界効果トランジスタＭＮ２のゲ
ートに印加される。「ベース信号」はｎチャネル電界効
果トランジスタＭＮ３のゲート端子とｎチャネル電界効
果トランジスタＭＮ９のゲート端子とに印加され、一
方、トランジスタＭＮ３のソース端子は電源端子ＶSSに
結合されている。トランジスタＭＮ３のドレイン端子は
トランジスタＭＮ１のソース端子とトランジスタＭＮ２
のソース端子に結合される。トランジスタＭＮ１のドレ
イン端子はｐチャネル電界効果トランジスタＭＰ１のド
レインとゲート端子に、およびｐチャネル電界効果トラ
ンジスタＭＰ２のゲート端子に結合される。トランジス
タＭＰ１のソース端子とトランジスタＭＰ２のソース端
子は電源端子ＶDDに結合されている。トランジスタＭＰ
２のドレイン端子はトランジスタＭＮ２のドレイン端子
に、ｐチャネル電界効果トランジスタＭＰ４のゲートと
ドレイン端子に、ｎチャネル電界効果トランジスタＭＮ
４のゲートとドレイン端子に、およびＰチャネル電界効
果トランジスタＭＰ３のゲート端子に接続れる。トラン
ジスタＭＮ４のソース端子は電源端子ＶSSに結合されて
いる。トランジスタ４のソース端子およびトランジスタ
ＭＰ３のソース端子は電源端子ＶDDに結合されている。
流モードのデータパスの概略図が示されている。「ロー
カルＩ／Ｏ信号」がｎチャネル電界効果トランジスタＭ
Ｎ１のゲート端子に印加され、一方、「ローカルＩ／Ｏ
信号 」がＮチャネル電界効果トランジスタＭＮ２のゲ
ートに印加される。「ベース信号」はｎチャネル電界効
果トランジスタＭＮ３のゲート端子とｎチャネル電界効
果トランジスタＭＮ９のゲート端子とに印加され、一
方、トランジスタＭＮ３のソース端子は電源端子ＶSSに
結合されている。トランジスタＭＮ３のドレイン端子は
トランジスタＭＮ１のソース端子とトランジスタＭＮ２
のソース端子に結合される。トランジスタＭＮ１のドレ
イン端子はｐチャネル電界効果トランジスタＭＰ１のド
レインとゲート端子に、およびｐチャネル電界効果トラ
ンジスタＭＰ２のゲート端子に結合される。トランジス
タＭＰ１のソース端子とトランジスタＭＰ２のソース端
子は電源端子ＶDDに結合されている。トランジスタＭＰ
２のドレイン端子はトランジスタＭＮ２のドレイン端子
に、ｐチャネル電界効果トランジスタＭＰ４のゲートと
ドレイン端子に、ｎチャネル電界効果トランジスタＭＮ
４のゲートとドレイン端子に、およびＰチャネル電界効
果トランジスタＭＰ３のゲート端子に接続れる。トラン
ジスタＭＮ４のソース端子は電源端子ＶSSに結合されて
いる。トランジスタ４のソース端子およびトランジスタ
ＭＰ３のソース端子は電源端子ＶDDに結合されている。
【０００６】トランジスタＭＰ３のドレイン端子はデー
タラインＲＥＳ１０を介してｎチャネル電界効果トラン
ジスタＭＮ５のドレインとゲート端子、およびｎチャネ
ル電界効果トランジスタＭＮ６のゲート端子に接続され
ている。データラインＲＥＳ１０は分布抵抗およびそれ
に関連する分布容量を有している。トランジスタＭＮ５
のソース端子とトランジスタＭＮ６のドレイン端子は電
源端子ＶSSに結合されている。トランジスタＭＮ６のト
レイン端子はｐチャネル電界効果トランジスタＭＰ５の
ドレインとゲート端子に、ｎチャネル電界効果トランジ
スタＭＮ７のゲート端子に、およびｎチャネル電界効果
トランジスタＭＮ１０のドレイン端子に接続されてい
る。トランジスタＭＰ５のソース端子は電源端子ＶDDに
結合されている。トランジスタＭＮ７のドレイン端子は
ｐチャネル電界効果トランジスタＭＰ６のドレイン端子
とゲート端子に、およびｐチャネル電界効果トランジス
タＭＰ７のゲート端子に接続されている。トランジスタ
ＭＰ６のソース端子とトランジスタＭＰ７のソース端子
は電源端子ＶDDに結合されている。トランジスタＭＮ７
のソース端子はトランジスタＭＮ９のドレイン端子およ
びｎチャネル電界効果トランジスタＭＮ８のソース端子
に結合されている。トランジスタＭＮ９のソース端子は
電源端子ＶSSに結合されている。トランジスタＭＮ１０
のゲート端子はＥＱ信号に結合される。トランジスタＭ
Ｎ１０のソース端子はトランジスタＭＮ８のゲート端子
に結合され、そしてキャパシタＣ１を介して電源端子Ｖ
SSに結合されている。トランジスタＭＮ８のドレイン端
子とトランジスタＭＰ７のドレイン端子は出力端子に結
合される。図３および図４を参照すると、リード‘０’
トランジションに対するシミュレートされた波形（即ち
「ローカルＩ／Ｏ信号」→ロー、「ローカルＩ／Ｏ信
号 」→ハイ）およびリード‘１’（「ローカルＩ／Ｏ信
号」→ハイ、「ローカルＩ／Ｏ信号 」→ロー）がそれ
ぞれ示されている。最初の２０ナノセコンドの間、電圧
Ｖ1 （即ち、トランジスタＭＮ７のゲート端子に印加さ
れた電圧）および電圧ＶREF （即ち、トランジスタＭＮ
８のゲートに印加された電圧）は等しい。この等しい期
間の後、図３のデータリード‘０’と図４のデータリー
ド‘１’が始められる。
タラインＲＥＳ１０を介してｎチャネル電界効果トラン
ジスタＭＮ５のドレインとゲート端子、およびｎチャネ
ル電界効果トランジスタＭＮ６のゲート端子に接続され
ている。データラインＲＥＳ１０は分布抵抗およびそれ
に関連する分布容量を有している。トランジスタＭＮ５
のソース端子とトランジスタＭＮ６のドレイン端子は電
源端子ＶSSに結合されている。トランジスタＭＮ６のト
レイン端子はｐチャネル電界効果トランジスタＭＰ５の
ドレインとゲート端子に、ｎチャネル電界効果トランジ
スタＭＮ７のゲート端子に、およびｎチャネル電界効果
トランジスタＭＮ１０のドレイン端子に接続されてい
る。トランジスタＭＰ５のソース端子は電源端子ＶDDに
結合されている。トランジスタＭＮ７のドレイン端子は
ｐチャネル電界効果トランジスタＭＰ６のドレイン端子
とゲート端子に、およびｐチャネル電界効果トランジス
タＭＰ７のゲート端子に接続されている。トランジスタ
ＭＰ６のソース端子とトランジスタＭＰ７のソース端子
は電源端子ＶDDに結合されている。トランジスタＭＮ７
のソース端子はトランジスタＭＮ９のドレイン端子およ
びｎチャネル電界効果トランジスタＭＮ８のソース端子
に結合されている。トランジスタＭＮ９のソース端子は
電源端子ＶSSに結合されている。トランジスタＭＮ１０
のゲート端子はＥＱ信号に結合される。トランジスタＭ
Ｎ１０のソース端子はトランジスタＭＮ８のゲート端子
に結合され、そしてキャパシタＣ１を介して電源端子Ｖ
SSに結合されている。トランジスタＭＮ８のドレイン端
子とトランジスタＭＰ７のドレイン端子は出力端子に結
合される。図３および図４を参照すると、リード‘０’
トランジションに対するシミュレートされた波形（即ち
「ローカルＩ／Ｏ信号」→ロー、「ローカルＩ／Ｏ信
号 」→ハイ）およびリード‘１’（「ローカルＩ／Ｏ信
号」→ハイ、「ローカルＩ／Ｏ信号 」→ロー）がそれ
ぞれ示されている。最初の２０ナノセコンドの間、電圧
Ｖ1 （即ち、トランジスタＭＮ７のゲート端子に印加さ
れた電圧）および電圧ＶREF （即ち、トランジスタＭＮ
８のゲートに印加された電圧）は等しい。この等しい期
間の後、図３のデータリード‘０’と図４のデータリー
ド‘１’が始められる。
【０００７】２．実施の形態の動作 本発明の非差動電流モードのデータパスの一般概念が示
されている。「ローカルＩ／Ｏ信号」（およびそれらの
コンプリメント(complements))はセンスアンプ（センス
増幅器）からの従来のフルスイング差信号である。これ
らの差入力信号はほぼ一定電圧とＩ0 ±ΔＩの電流スイ
ングの非差動電流モード信号に変換される。電圧スイン
グが制限（理想的には０）されているので、データライ
ンのキャパシタンスは伝送遅延には殆ど影響がない。デ
ータラインの受信ユニット側において、電流モード信号
は、結合された回路によって使用するのに適したフルス
イングＣＭＯＳ出力信号レベルに変換される。電流−フ
ルスイング変換は実際には２つのインクレメントにおい
て達成される。最初のインクレメントは電流スイングを
小さなスイングの電圧信号Ｖ0 ±ΔＶに変換する。この
小さなスイングの電圧信号は大２のステージにおいてフ
ルスイングＣＭＯＳレベルに変換される。
されている。「ローカルＩ／Ｏ信号」（およびそれらの
コンプリメント(complements))はセンスアンプ（センス
増幅器）からの従来のフルスイング差信号である。これ
らの差入力信号はほぼ一定電圧とＩ0 ±ΔＩの電流スイ
ングの非差動電流モード信号に変換される。電圧スイン
グが制限（理想的には０）されているので、データライ
ンのキャパシタンスは伝送遅延には殆ど影響がない。デ
ータラインの受信ユニット側において、電流モード信号
は、結合された回路によって使用するのに適したフルス
イングＣＭＯＳ出力信号レベルに変換される。電流−フ
ルスイング変換は実際には２つのインクレメントにおい
て達成される。最初のインクレメントは電流スイングを
小さなスイングの電圧信号Ｖ0 ±ΔＶに変換する。この
小さなスイングの電圧信号は大２のステージにおいてフ
ルスイングＣＭＯＳレベルに変換される。
【０００８】本発明による非差動電流モードのデータラ
インが図２に示されている。「ローカルＩ／Ｏ信号の差
電圧は差動増幅器（即ち、トランジスタＭＰ１−ＭＰ２
およびＭＮ１−ＭＮ３）を用いて信号電圧出力に変換さ
れる。差動増幅器の出力はトランジスタＭＰ３のゲート
を駆動し、トランジスタＭＰ３はデータラインを介して
電流を変調する。トランジスタＭＰ３のゲートに印加さ
れた電圧はトランジスタＭＰ４とＭＮ４によって制限さ
れ、トランジスタＭＰ３が飽和状態にあることを確実に
する。データラインの受信ユニット側において、電流ミ
ラーがトランジスタＭＮ５とＭＮ６によって形成され
る。トランジスタＭＮ６によってミラー化された電流は
ダイオード接続されたトランジスタＭＰ５を通して流
れ、それによりトランジスタＭＮ７のゲートに電圧スイ
ングを作る。代表的な差分データラインの実現におい
て、２つのライン間の差信号が正か負の何れかに増大す
るために、フルスイングの電圧信号への変換は容易に達
成される。非差動状態に対して、電圧信号が正電圧の周
りでスイングするので、この変換は非常に困難である。
本発明の好適実施の形態において変換を行うために、ト
ランジスタＭＮ７のゲートに印加された電圧が基準電圧
と比較される。好ましい実施の形態においては、基準電
圧はサンプル・ホールド技術、即ちプリチャージの間に
トランジスタＭＮ７のゲートの初期電圧をサンプリング
し、データのセンス動作の間このサンプルされた電圧を
ホールドすること、によって供給される。このサンプリ
ング・プロセスは、データパス回路の動作点に関係なく
シフトする基準電圧を有すると言う問題、即ちプロセス
が減少した動作マージンを生じると言う問題を除去す
る。
インが図２に示されている。「ローカルＩ／Ｏ信号の差
電圧は差動増幅器（即ち、トランジスタＭＰ１−ＭＰ２
およびＭＮ１−ＭＮ３）を用いて信号電圧出力に変換さ
れる。差動増幅器の出力はトランジスタＭＰ３のゲート
を駆動し、トランジスタＭＰ３はデータラインを介して
電流を変調する。トランジスタＭＰ３のゲートに印加さ
れた電圧はトランジスタＭＰ４とＭＮ４によって制限さ
れ、トランジスタＭＰ３が飽和状態にあることを確実に
する。データラインの受信ユニット側において、電流ミ
ラーがトランジスタＭＮ５とＭＮ６によって形成され
る。トランジスタＭＮ６によってミラー化された電流は
ダイオード接続されたトランジスタＭＰ５を通して流
れ、それによりトランジスタＭＮ７のゲートに電圧スイ
ングを作る。代表的な差分データラインの実現におい
て、２つのライン間の差信号が正か負の何れかに増大す
るために、フルスイングの電圧信号への変換は容易に達
成される。非差動状態に対して、電圧信号が正電圧の周
りでスイングするので、この変換は非常に困難である。
本発明の好適実施の形態において変換を行うために、ト
ランジスタＭＮ７のゲートに印加された電圧が基準電圧
と比較される。好ましい実施の形態においては、基準電
圧はサンプル・ホールド技術、即ちプリチャージの間に
トランジスタＭＮ７のゲートの初期電圧をサンプリング
し、データのセンス動作の間このサンプルされた電圧を
ホールドすること、によって供給される。このサンプリ
ング・プロセスは、データパス回路の動作点に関係なく
シフトする基準電圧を有すると言う問題、即ちプロセス
が減少した動作マージンを生じると言う問題を除去す
る。
【０００９】比較器はトランジスタＭＰ６−ＭＰ７およ
びＭＮ７−ＭＮ９によって形成された差動増幅器からな
る。トランジスタＭＮ７のゲートにおける小さなスイン
グ電圧はこの差動増幅器の一端に接続される。トランジ
スタＭＮ８のゲートにおける電圧は、センシングがＥＱ
信号をハイにすることによって始まる前に、発生され
る。ローカルＩ／Ｏ信号はこの時等しく、従って、トラ
ンジスタＭＮ７のゲートの電圧は平衡した中央値にあ
る。ＥＱ信号がハイで、トランジスタＭＮ７のゲートに
印加された電圧とトランジスタＭＮ８のゲートに印加さ
れた電圧を等しくし、キャパシタＣ１を充電する条件
で、トランジスタＭＮ１０はオンとなる。ＥＱ信号がタ
ーンオフすると、トランジスタＭＮ８のゲート電圧をキ
ャパシタＣ１はプリチャージレベルに維持する。ローカ
ルＩ／Ｏ信号が分離すると、トランジスタＭＮ７のゲー
ト電圧は初期値からスイングアップするか、スイングダ
ウンするかの何れかである。スイングの極性はセンスさ
れた状態に依存する。従って、電圧ＶOUT は正か負にス
イングする。実際には、インバータあるいはラッチユニ
ットは、フルスイング電圧レベルが確実に維持されため
に、次のステージである。本発明は、好ましい実施の形
態を特に参照して述べられたが、この分野の通常の知識
を有するものは、本発明から逸脱することなく、いろい
ろな変化がなされ、また好適な実施の形態の素子に対し
て置き換えられた等価物を理解するであろう。更に、特
別な状態に適合するように、多くの変更がなされ、また
本発明の本質的な教示から逸脱することなく、多くの変
更は本発明の教示に重要である。
びＭＮ７−ＭＮ９によって形成された差動増幅器からな
る。トランジスタＭＮ７のゲートにおける小さなスイン
グ電圧はこの差動増幅器の一端に接続される。トランジ
スタＭＮ８のゲートにおける電圧は、センシングがＥＱ
信号をハイにすることによって始まる前に、発生され
る。ローカルＩ／Ｏ信号はこの時等しく、従って、トラ
ンジスタＭＮ７のゲートの電圧は平衡した中央値にあ
る。ＥＱ信号がハイで、トランジスタＭＮ７のゲートに
印加された電圧とトランジスタＭＮ８のゲートに印加さ
れた電圧を等しくし、キャパシタＣ１を充電する条件
で、トランジスタＭＮ１０はオンとなる。ＥＱ信号がタ
ーンオフすると、トランジスタＭＮ８のゲート電圧をキ
ャパシタＣ１はプリチャージレベルに維持する。ローカ
ルＩ／Ｏ信号が分離すると、トランジスタＭＮ７のゲー
ト電圧は初期値からスイングアップするか、スイングダ
ウンするかの何れかである。スイングの極性はセンスさ
れた状態に依存する。従って、電圧ＶOUT は正か負にス
イングする。実際には、インバータあるいはラッチユニ
ットは、フルスイング電圧レベルが確実に維持されため
に、次のステージである。本発明は、好ましい実施の形
態を特に参照して述べられたが、この分野の通常の知識
を有するものは、本発明から逸脱することなく、いろい
ろな変化がなされ、また好適な実施の形態の素子に対し
て置き換えられた等価物を理解するであろう。更に、特
別な状態に適合するように、多くの変更がなされ、また
本発明の本質的な教示から逸脱することなく、多くの変
更は本発明の教示に重要である。
【００１０】上述から明らかなように、本発明の幾つか
の特徴は示された例示に限定されるべきでない。従っ
て、この分野の通常の知識を有するものは他の変更およ
び応用が可能であろう。メモリ装置を活性化し、調整す
るために必要な制御信号は示されていない。同様に、本
発明を具現化する場合、デバイスが動作のスタンバイモ
ードにあるとき、電流ドレインを除去するための準備が
なされなければならない。従って、特許請求の範囲は、
本発明の精神および範囲から逸脱しない全ての変形およ
び応用を含むことを意図している。
の特徴は示された例示に限定されるべきでない。従っ
て、この分野の通常の知識を有するものは他の変更およ
び応用が可能であろう。メモリ装置を活性化し、調整す
るために必要な制御信号は示されていない。同様に、本
発明を具現化する場合、デバイスが動作のスタンバイモ
ードにあるとき、電流ドレインを除去するための準備が
なされなければならない。従って、特許請求の範囲は、
本発明の精神および範囲から逸脱しない全ての変形およ
び応用を含むことを意図している。
【００１１】以上の事項に関連して、以下の各項を開示
する。 （１）差信号を受信し、論理レベルの出力信号を発生す
るための、データラインに結合された装置であって、前
記装置は、差電圧信号を受信し、前記データラインに電
流信号を印加するための差動電流−電圧変換ユニット、
および前記電流信号をデータラインから受信し、フルス
イングの出力電圧を発生するための電流−フルスイング
電圧変換ユニット、を有することを特徴とする装置。 （２）前記電流−フルスイング電圧変換ユニットは、前
記データラインからの前記電流信号を受信し、そこから
小さなスイングの電圧信号を発生するための、電流−小
さなスイングの電圧変換サブユニット、および前記小さ
なスイングの信号を受信し、そこからフルスイングの信
号を発生するための、小さなスイングの電圧−フルスイ
ングの電圧変換サブユニット、を有する前記（１）に記
載の装置。 （３）前記小さなスイングの電圧−フルスイング電圧変
換サブユニットは、比較器、および小さなスイングの電
圧が比較される基準電圧を与える基準電圧装置、を有す
る前記（２）に記載の装置。 （４）前記基準電圧装置は、サンプル・ホールド回路を
含むことを特徴とする前記（３）に記載の装置。 （５）前記差信号は、ダイナミック・ランダム・アクセ
ス・メモリ装置の記憶セルに関連するセンスアンプによ
って与えられることを特徴とする前記（４）に記載の装
置。 （６）前記フルスイング信号は前記ダイナミック・ラン
ダム・アクセス・メモリ装置と関連するＣＭＯＳ回路と
ともに使用するのに適していることを特徴とする前記
（５）に記載の装置。 （７）前記比較器は差動増幅器を有することを特徴とす
る前記（６）に記載の装置。 （８）非差動電流モードのデータパスを与える方法であ
って、前記方法は、差電圧信号をセンスアンプから非差
動電流モード信号に変換し、前記非差動電流モード信号
をデータラインに与え、前記データラインによって伝送
された前記非差電流モード信号を小さなスイングの電圧
信号に変換し、且つ前記小さなスイングの電圧信号をフ
ルスイングの電圧信号に変換することを特徴とする方
法。 （９）前記小さなスイングの電圧信号を変換するステッ
プは、前記小さなスイング電圧信号を基準電圧と比較す
るステップを含むことを特徴とする前記（８）に記載の
方法。 （１０）前記小さなスイングの電圧信号を変換するステ
ップは、前記センスアンプが記憶セルの電圧レベルをセ
ンスしない時間の間、前記小さなスイングの電圧信号を
サンプリングするステップを含み、前記サンプリングす
るステップは前記基準電圧を与えることを特徴とする前
記（９）に記載の方法。 （１１）前記小さなスイング電圧を変換するステップは
前記基準電圧を記憶するステップを含むことを特徴とす
る前記（１０）に記載の方法。 （１２）前記小さなスイングの電圧を変換するステップ
は、基準電圧を前記小さなスイングの電圧を比較するス
テップを含むことを特徴とする前記（１０）に記載の方
法。 （１３）ダイナミック・ランダム・アクセス・メモリ装
置において、センスアンプから前記メモリ装置に結合し
た回路へ信号を伝送するためのデータラインと関連する
装置であって、前記装置は、前記センスアンプからの差
電圧信号を非差動電流モード信号へ変換するための第１
の手段、前記第１の手段は前記非差動電流モード信号を
前記データラインに与え、および前記データラインから
の非差動電流モード信号をＣＭＯＳ回路で使用するのに
適したフルスイング電圧信号に変換するための第２の手
段、を有することを特徴とする装置。 （１４）前記第２の手段は、前記非差電流モード信号を
小さなスイングの電圧信号に変換する第３の手段、およ
び前記小さなスイングの電圧信号をフルスイングの電圧
信号に変換する第４の手段、を有することを特徴とする
前記（１３）に記載の装置。 （１５）前記第４の手段は、基準電圧を記憶するための
記憶手段、および前記小さなスイングの電圧信号を前記
基準電圧と比較するための比較手段、を有することを特
徴とする前記（１４）に記載の装置。 （１６）前記基準電圧は、センスアンプからの差信号が
等しいとき、ある期間の間発生されることを特徴とする
前記（１５）に記載の装置。 （１７）前記比較手段は差動増幅器を有し、前記差動増
幅器は、第１の入力端子へ印加される基準電圧と第２の
入力端子に印加される前記小さなスイングの信号を有す
ることを特徴とする前記（１６）に記載の装置。 （１８）前記記憶手段はキャパシタであることを特徴と
する前記（１７）に記載の装置。 （１９）前記第３の手段は電流ミラーを有していること
を特徴とする前記（１８）に記載の装置。 （２０）メモリ装置であって、記憶セルアレイと、バッ
ファ装置と、データラインと、前記バッファユニットか
らの信号を前記データラインを介して前記記憶セルアレ
イに与えるための書き込み装置と、前記記憶セルアレイ
からの信号を前記データラインを介して前記バッファユ
ニットに与えるための、前記（１）に記載された読み取
り装置、を有することを特徴とするメモリ装置。 （２１）ＤＲＡＭのセンスアンプからの差出力信号は、
これらの出力信号を非差動電流モードの信号に変換する
ユニットに加えられる。データラインからの出力信号は
小さなスイングの電圧信号に変換される。この小さなス
イングの電圧信号は基準電圧レベルと比較され、それに
よりフルスイングの電圧出力信号を発生する。基準電圧
レベルは、センサからの差信号が等しい時に、小さなス
イングの電圧レベルをサンプルする、サンプル・ホール
ド回路によって発生される。サンプルされたレベルは、
記憶された電圧レベルのセンシングから生じる小さなス
イングの電圧レベルと比較するために記憶される。フル
スイングの電圧出力信号はＤＲＡＭと関連するＣＭＯＳ
回路とともに使用するのに適している。
する。 （１）差信号を受信し、論理レベルの出力信号を発生す
るための、データラインに結合された装置であって、前
記装置は、差電圧信号を受信し、前記データラインに電
流信号を印加するための差動電流−電圧変換ユニット、
および前記電流信号をデータラインから受信し、フルス
イングの出力電圧を発生するための電流−フルスイング
電圧変換ユニット、を有することを特徴とする装置。 （２）前記電流−フルスイング電圧変換ユニットは、前
記データラインからの前記電流信号を受信し、そこから
小さなスイングの電圧信号を発生するための、電流−小
さなスイングの電圧変換サブユニット、および前記小さ
なスイングの信号を受信し、そこからフルスイングの信
号を発生するための、小さなスイングの電圧−フルスイ
ングの電圧変換サブユニット、を有する前記（１）に記
載の装置。 （３）前記小さなスイングの電圧−フルスイング電圧変
換サブユニットは、比較器、および小さなスイングの電
圧が比較される基準電圧を与える基準電圧装置、を有す
る前記（２）に記載の装置。 （４）前記基準電圧装置は、サンプル・ホールド回路を
含むことを特徴とする前記（３）に記載の装置。 （５）前記差信号は、ダイナミック・ランダム・アクセ
ス・メモリ装置の記憶セルに関連するセンスアンプによ
って与えられることを特徴とする前記（４）に記載の装
置。 （６）前記フルスイング信号は前記ダイナミック・ラン
ダム・アクセス・メモリ装置と関連するＣＭＯＳ回路と
ともに使用するのに適していることを特徴とする前記
（５）に記載の装置。 （７）前記比較器は差動増幅器を有することを特徴とす
る前記（６）に記載の装置。 （８）非差動電流モードのデータパスを与える方法であ
って、前記方法は、差電圧信号をセンスアンプから非差
動電流モード信号に変換し、前記非差動電流モード信号
をデータラインに与え、前記データラインによって伝送
された前記非差電流モード信号を小さなスイングの電圧
信号に変換し、且つ前記小さなスイングの電圧信号をフ
ルスイングの電圧信号に変換することを特徴とする方
法。 （９）前記小さなスイングの電圧信号を変換するステッ
プは、前記小さなスイング電圧信号を基準電圧と比較す
るステップを含むことを特徴とする前記（８）に記載の
方法。 （１０）前記小さなスイングの電圧信号を変換するステ
ップは、前記センスアンプが記憶セルの電圧レベルをセ
ンスしない時間の間、前記小さなスイングの電圧信号を
サンプリングするステップを含み、前記サンプリングす
るステップは前記基準電圧を与えることを特徴とする前
記（９）に記載の方法。 （１１）前記小さなスイング電圧を変換するステップは
前記基準電圧を記憶するステップを含むことを特徴とす
る前記（１０）に記載の方法。 （１２）前記小さなスイングの電圧を変換するステップ
は、基準電圧を前記小さなスイングの電圧を比較するス
テップを含むことを特徴とする前記（１０）に記載の方
法。 （１３）ダイナミック・ランダム・アクセス・メモリ装
置において、センスアンプから前記メモリ装置に結合し
た回路へ信号を伝送するためのデータラインと関連する
装置であって、前記装置は、前記センスアンプからの差
電圧信号を非差動電流モード信号へ変換するための第１
の手段、前記第１の手段は前記非差動電流モード信号を
前記データラインに与え、および前記データラインから
の非差動電流モード信号をＣＭＯＳ回路で使用するのに
適したフルスイング電圧信号に変換するための第２の手
段、を有することを特徴とする装置。 （１４）前記第２の手段は、前記非差電流モード信号を
小さなスイングの電圧信号に変換する第３の手段、およ
び前記小さなスイングの電圧信号をフルスイングの電圧
信号に変換する第４の手段、を有することを特徴とする
前記（１３）に記載の装置。 （１５）前記第４の手段は、基準電圧を記憶するための
記憶手段、および前記小さなスイングの電圧信号を前記
基準電圧と比較するための比較手段、を有することを特
徴とする前記（１４）に記載の装置。 （１６）前記基準電圧は、センスアンプからの差信号が
等しいとき、ある期間の間発生されることを特徴とする
前記（１５）に記載の装置。 （１７）前記比較手段は差動増幅器を有し、前記差動増
幅器は、第１の入力端子へ印加される基準電圧と第２の
入力端子に印加される前記小さなスイングの信号を有す
ることを特徴とする前記（１６）に記載の装置。 （１８）前記記憶手段はキャパシタであることを特徴と
する前記（１７）に記載の装置。 （１９）前記第３の手段は電流ミラーを有していること
を特徴とする前記（１８）に記載の装置。 （２０）メモリ装置であって、記憶セルアレイと、バッ
ファ装置と、データラインと、前記バッファユニットか
らの信号を前記データラインを介して前記記憶セルアレ
イに与えるための書き込み装置と、前記記憶セルアレイ
からの信号を前記データラインを介して前記バッファユ
ニットに与えるための、前記（１）に記載された読み取
り装置、を有することを特徴とするメモリ装置。 （２１）ＤＲＡＭのセンスアンプからの差出力信号は、
これらの出力信号を非差動電流モードの信号に変換する
ユニットに加えられる。データラインからの出力信号は
小さなスイングの電圧信号に変換される。この小さなス
イングの電圧信号は基準電圧レベルと比較され、それに
よりフルスイングの電圧出力信号を発生する。基準電圧
レベルは、センサからの差信号が等しい時に、小さなス
イングの電圧レベルをサンプルする、サンプル・ホール
ド回路によって発生される。サンプルされたレベルは、
記憶された電圧レベルのセンシングから生じる小さなス
イングの電圧レベルと比較するために記憶される。フル
スイングの電圧出力信号はＤＲＡＭと関連するＣＭＯＳ
回路とともに使用するのに適している。
【図１】本発明によるデータパスの非差電流モード装置
のブロック図である。
のブロック図である。
【図２】本発明によるデータパスの非差動電流モード装
置の概略の回路図である。
置の概略の回路図である。
【図３】本発明のシュミレートされたリード‘０’トラ
ンジションを示す。
ンジションを示す。
【図４】本発明のシュミレートされたリード‘１’トラ
ンジションを示す。
ンジションを示す。
Claims (2)
- 【請求項１】差信号を受信し、論理レベルの出力信号を
発生するための、データラインに結合された装置であっ
て、前記装置は、 差電圧信号を受信し、前記データラインに電流信号を印
加するための差動電流−電圧変換ユニット、および前記
電流信号をデータラインから受信し、フルスイングの出
力電圧を発生するための電流−フルスイング電圧変換ユ
ニット、を有することを特徴とする装置。 - 【請求項２】非差動電流モードのデータパスを与える方
法であって、前記方法は、 差電圧信号をセンスアンプから非差動電流モード信号に
変換し、 前記非差動電流モード信号をデータラインに与え、 前記データラインによって伝送された前記非差動電流モ
ード信号を小さなスイングの電圧信号に変換し、且つ前
記小さなスイングの電圧信号をフルスイングの電圧信号
に変換することを特徴とする方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8196225A JPH1050060A (ja) | 1996-07-25 | 1996-07-25 | 非差動電流モード技術を用いたデータパスのための装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8196225A JPH1050060A (ja) | 1996-07-25 | 1996-07-25 | 非差動電流モード技術を用いたデータパスのための装置および方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008000054A Division JP2008146823A (ja) | 2008-01-04 | 2008-01-04 | 非差動電流モード技術を用いたデータパスのための装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1050060A true JPH1050060A (ja) | 1998-02-20 |
Family
ID=16354289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8196225A Pending JPH1050060A (ja) | 1996-07-25 | 1996-07-25 | 非差動電流モード技術を用いたデータパスのための装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1050060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167116B2 (en) | 2004-08-03 | 2007-01-23 | Samsung Electronics Co., Ltd. | Memory devices having single bit bus structure with current mode signaling and methods of operating same |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04207226A (ja) * | 1990-11-29 | 1992-07-29 | Toshiba Corp | 入出力回路 |
| JPH04228179A (ja) * | 1990-05-18 | 1992-08-18 | Nec Corp | 半導体メモリ装置 |
| JPH0660655A (ja) * | 1991-03-06 | 1994-03-04 | Hyundai Electron Ind Co Ltd | データセンス回路 |
| JPH06203587A (ja) * | 1992-12-28 | 1994-07-22 | Oki Electric Ind Co Ltd | センス回路とそれを構成するデータ線負荷回路、レベルシフタ及び増幅回路 |
| JPH06252734A (ja) * | 1993-02-23 | 1994-09-09 | Nippon Telegr & Teleph Corp <Ntt> | 基準電圧発生回路 |
| JPH08162942A (ja) * | 1994-11-29 | 1996-06-21 | Mitsubishi Electric Corp | 出力回路、入力回路、およびこれらを用いた入出力インタフェースシステム |
| JPH08185696A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | スタティックｒａｍ |
-
1996
- 1996-07-25 JP JP8196225A patent/JPH1050060A/ja active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0198189A (ja) * | 1987-06-19 | 1989-04-17 | Hitachi Ltd | 半導体メモリ |
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| JPH08185696A (ja) * | 1995-01-04 | 1996-07-16 | Nec Corp | スタティックｒａｍ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167116B2 (en) | 2004-08-03 | 2007-01-23 | Samsung Electronics Co., Ltd. | Memory devices having single bit bus structure with current mode signaling and methods of operating same |
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Legal Events
| Date | Code | Title | Description |
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| A601 | Written request for extension of time |
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| A521 | Written amendment |
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|
| A02 | Decision of refusal |
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|
| A521 | Written amendment |
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|
| A521 | Written amendment |
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