JPH0660655A - データセンス回路 - Google Patents
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- JPH0660655A JPH0660655A JP4048873A JP4887392A JPH0660655A JP H0660655 A JPH0660655 A JP H0660655A JP 4048873 A JP4048873 A JP 4048873A JP 4887392 A JP4887392 A JP 4887392A JP H0660655 A JPH0660655 A JP H0660655A
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Abstract
(57)【要約】
【目的】 センス時間を短縮できるとともに、消費電力
を軽減する。 【構成】 ワード線が選ばれると、ビット線センス増幅
部１により電圧差を発生し、その電圧差を電圧／電流変
換部３により電流差に変換する。データ線に流れる電流
を電流センス部４によりセンスし、データ線上の電圧を
一定に保つ。電流センス部４によりセンスされた電流を
電流／電圧変換および増幅部５により電圧に変換し増幅
する。
を軽減する。 【構成】 ワード線が選ばれると、ビット線センス増幅
部１により電圧差を発生し、その電圧差を電圧／電流変
換部３により電流差に変換する。データ線に流れる電流
を電流センス部４によりセンスし、データ線上の電圧を
一定に保つ。電流センス部４によりセンスされた電流を
電流／電圧変換および増幅部５により電圧に変換し増幅
する。
Description
【０００１】
【産業上の利用分野】本発明はデータセンス回路に関
し、特に電流差を利用してデータをセンスするデータセ
ンス回路に関する。
し、特に電流差を利用してデータをセンスするデータセ
ンス回路に関する。
【０００２】
【従来の技術】図２および図３を参照して従来の技術を
説明する。
説明する。
【０００３】従来のデータセンス回路は、ビット線セン
ス増幅部１と、データ線センス増幅部２と、スイッチン
グｎチャンネルＭＯＳＦＥＴ Ｎ２，Ｎ３と、コンデン
サＣＤＢ，ＣＤＢ１を有する。
ス増幅部１と、データ線センス増幅部２と、スイッチン
グｎチャンネルＭＯＳＦＥＴ Ｎ２，Ｎ３と、コンデン
サＣＤＢ，ＣＤＢ１を有する。
【０００４】ビット線センス増幅部１は、ｎチャンネル
ＭＯＳＦＥＴ Ｎ１と、ビット線センス増幅器１１と、
コンデンサＣＢＬ，ＣＢＬ１を有する。
ＭＯＳＦＥＴ Ｎ１と、ビット線センス増幅器１１と、
コンデンサＣＢＬ，ＣＢＬ１を有する。
【０００５】ｎチャンネルＭＯＳＦＥＴ Ｎ１はゲート
がワード線ＷＬに接続され、ソースがビット線ＢＬ１に
接続されている。ビット線センス増幅器１１はビット線
ＢＬ１，ＢＬ２間に接続されている。コンデンサＣＢ
Ｌ，ＣＢＬ１は一方の端子がそれぞれビット線ＢＬ１，
ＢＬ２に接続され、他方の端子がそれぞれ接地されてい
る。
がワード線ＷＬに接続され、ソースがビット線ＢＬ１に
接続されている。ビット線センス増幅器１１はビット線
ＢＬ１，ＢＬ２間に接続されている。コンデンサＣＢ
Ｌ，ＣＢＬ１は一方の端子がそれぞれビット線ＢＬ１，
ＢＬ２に接続され、他方の端子がそれぞれ接地されてい
る。
【０００６】スイッチングｎチャンネルＭＯＳＦＥＴ
Ｎ２，Ｎ３はデータバス線ＤＬ１，ＤＬ３に接続されて
いる。コンデンサＣＤＢ，ＣＤＢ１はそれぞれ一方の端
子がデータバス線ＤＬ１，ＤＬ２に接続され、他方の端
子がそれぞれ接地されている。
Ｎ２，Ｎ３はデータバス線ＤＬ１，ＤＬ３に接続されて
いる。コンデンサＣＤＢ，ＣＤＢ１はそれぞれ一方の端
子がデータバス線ＤＬ１，ＤＬ２に接続され、他方の端
子がそれぞれ接地されている。
【０００７】データ線センス増幅部２は、ｐチャンネル
ＭＯＳＦＥＴ Ｐ１と、ｐチャンネルＭＯＳＦＥＴ Ｐ
２と、ｎチャンネルＭＯＳＦＥＴ Ｎ４，Ｎ５と、ｎチ
ャンネルＭＯＳＦＥＴ Ｎ６を有する。
ＭＯＳＦＥＴ Ｐ１と、ｐチャンネルＭＯＳＦＥＴ Ｐ
２と、ｎチャンネルＭＯＳＦＥＴ Ｎ４，Ｎ５と、ｎチ
ャンネルＭＯＳＦＥＴ Ｎ６を有する。
【０００８】ｐチャンネルＭＯＳＦＥＴ Ｐ１はゲート
とドレインが接続されている。ｐチャンネルＭＯＳＦＥ
Ｔ Ｐ２はソースがｐチャンネルＭＯＳＦＥＴ Ｐ１の
ソースに接続され、ゲートがｐチャンネルＭＯＳＦＥＴ
Ｐ１のゲートに接続されている。ｎチャンネルＭＯＳ
ＦＥＴ Ｎ４，Ｎ５は各ドレインがｐチャンネルＭＯＳ
ＦＥＴ Ｐ１，Ｐ２のドレインに接続され、各ゲートが
ｎチャンネルＭＯＳＦＥＴ Ｎ２，Ｎ３のドレインに接
続されている。ｎチャンネルＭＯＳＦＥＴ Ｎ６はドレ
インがｎチャンネルＭＯＳＦＥＴ Ｎ４，Ｎ５のソース
に接続されている。
とドレインが接続されている。ｐチャンネルＭＯＳＦＥ
Ｔ Ｐ２はソースがｐチャンネルＭＯＳＦＥＴ Ｐ１の
ソースに接続され、ゲートがｐチャンネルＭＯＳＦＥＴ
Ｐ１のゲートに接続されている。ｎチャンネルＭＯＳ
ＦＥＴ Ｎ４，Ｎ５は各ドレインがｐチャンネルＭＯＳ
ＦＥＴ Ｐ１，Ｐ２のドレインに接続され、各ゲートが
ｎチャンネルＭＯＳＦＥＴ Ｎ２，Ｎ３のドレインに接
続されている。ｎチャンネルＭＯＳＦＥＴ Ｎ６はドレ
インがｎチャンネルＭＯＳＦＥＴ Ｎ４，Ｎ５のソース
に接続されている。
【０００９】次に、動作を説明する。
【００１０】ＭＯＳＦＥＴ Ｎ１にデータワード線選択
信号Φ０が印加されると、図示しないメモリセルに記憶
されたデータに基づき、ビット線ＢＬ１，ＢＬ２間に電
圧差が生じる。ビット線センス増幅器１１が動作信号Φ
１により動作すると、ビット線ＢＬ１，ＢＬ２間のわず
かな電圧差がビット線センス増幅器１１により増幅され
る。そして、増幅された電圧差をデータバス線ＤＬ１，
ＤＬ２に伝達するため、スイッチングＭＯＳＦＥＴ Ｎ
１，Ｎ２のゲートにスイッチング動作信号Φ２を印加す
る。すると、ビット線コンデンサＣＢＬ，ＣＢＬ１とデ
ータバス線コンデンサＣＤＢ，ＣＤＢ１により電荷交換
（Ｃｈａｒｇｅ Ｓｈａｒｅ）が生じ、図２に示すＫ点
の電圧が相殺される。データバス線センス増幅動作信号
Φ３により、ＭＯＳＦＥＴ Ｎ４，Ｎ５，Ｐ１，Ｐ２が
動作し、電圧差を出力する。
信号Φ０が印加されると、図示しないメモリセルに記憶
されたデータに基づき、ビット線ＢＬ１，ＢＬ２間に電
圧差が生じる。ビット線センス増幅器１１が動作信号Φ
１により動作すると、ビット線ＢＬ１，ＢＬ２間のわず
かな電圧差がビット線センス増幅器１１により増幅され
る。そして、増幅された電圧差をデータバス線ＤＬ１，
ＤＬ２に伝達するため、スイッチングＭＯＳＦＥＴ Ｎ
１，Ｎ２のゲートにスイッチング動作信号Φ２を印加す
る。すると、ビット線コンデンサＣＢＬ，ＣＢＬ１とデ
ータバス線コンデンサＣＤＢ，ＣＤＢ１により電荷交換
（Ｃｈａｒｇｅ Ｓｈａｒｅ）が生じ、図２に示すＫ点
の電圧が相殺される。データバス線センス増幅動作信号
Φ３により、ＭＯＳＦＥＴ Ｎ４，Ｎ５，Ｐ１，Ｐ２が
動作し、電圧差を出力する。
【００１１】
【発明が解決しようとする課題】従来のデータセンス回
路は、ビット線およびデータバス線コンデンサにより電
荷交換が行われるので、動作時間が長くなるとともに、
電力を消費し、また、データセンス後、ビット線とデー
タバス線の電圧を同一の電圧に再充電するため、さら
に、動作時間が長くなるという問題点があった。
路は、ビット線およびデータバス線コンデンサにより電
荷交換が行われるので、動作時間が長くなるとともに、
電力を消費し、また、データセンス後、ビット線とデー
タバス線の電圧を同一の電圧に再充電するため、さら
に、動作時間が長くなるという問題点があった。
【００１２】本発明の目的は、上記の問題点を解決し、
ビット線とデータバス線の直接接続による電荷交換を防
ぎ、データバスセンス増幅器を電圧差に替えて電流差に
依存するようにし、データバス線に充電された電荷の充
電および放電による電力消費をなくし、データバス線が
電圧を一定に保つことができるデータセンス回路を提供
することにある。
ビット線とデータバス線の直接接続による電荷交換を防
ぎ、データバスセンス増幅器を電圧差に替えて電流差に
依存するようにし、データバス線に充電された電荷の充
電および放電による電力消費をなくし、データバス線が
電圧を一定に保つことができるデータセンス回路を提供
することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、ワード線が選ばれると電圧差を発生
するビット線センス増幅手段と、該ビット線センス増幅
手段にビット線ＢＬ１，ＢＬ２を介して接続し、電圧差
を電流差に変換する電圧／電流変換手段と、該電圧／電
流変換手段にデータ線ＤＬ１，ＤＬ２を介して接続し、
データ線に流れる電流をセンスし、前記データ線上の電
圧を一定に保つ電流センス手段と、該電流センス手段に
接続し、該電流センス手段によりセンスされた電流を電
圧に変換し増幅する電流／電圧変換および増幅手段とを
備えたことを特徴とする。
るため、本発明は、ワード線が選ばれると電圧差を発生
するビット線センス増幅手段と、該ビット線センス増幅
手段にビット線ＢＬ１，ＢＬ２を介して接続し、電圧差
を電流差に変換する電圧／電流変換手段と、該電圧／電
流変換手段にデータ線ＤＬ１，ＤＬ２を介して接続し、
データ線に流れる電流をセンスし、前記データ線上の電
圧を一定に保つ電流センス手段と、該電流センス手段に
接続し、該電流センス手段によりセンスされた電流を電
圧に変換し増幅する電流／電圧変換および増幅手段とを
備えたことを特徴とする。
【００１４】
【実施例】以下、本発明の一実施例を図面を参照して詳
細に説明する。
細に説明する。
【００１５】図１は本発明の一実施例を示す。
【００１６】図１において、Ｎ１，Ｎ４〜Ｎ１２はｎチ
ャンネルＭＯＳＦＥＴ、Ｐ１，Ｐ２はｐチャンネルＭＯ
ＳＦＥＴ、Ｃ１，ＣＢＬ，ＣＢＬ１，ＣＤＢおよびＣＤ
Ｂ１はコンデンサ、１はビット線センス増幅部、３は電
圧／電流変換部、４は電流センス部、５は電流／電圧変
換および増幅部、１１はビット線センス増幅器を示す。
ャンネルＭＯＳＦＥＴ、Ｐ１，Ｐ２はｐチャンネルＭＯ
ＳＦＥＴ、Ｃ１，ＣＢＬ，ＣＢＬ１，ＣＤＢおよびＣＤ
Ｂ１はコンデンサ、１はビット線センス増幅部、３は電
圧／電流変換部、４は電流センス部、５は電流／電圧変
換および増幅部、１１はビット線センス増幅器を示す。
【００１７】図１に示すように、ビット線センス増幅部
１と、電圧／電流変換部３と、電流センス部４と、電流
／電圧変換および増幅部５と、コンデンサＣＤＢ，ＣＤ
Ｂ１を有する。
１と、電圧／電流変換部３と、電流センス部４と、電流
／電圧変換および増幅部５と、コンデンサＣＤＢ，ＣＤ
Ｂ１を有する。
【００１８】電圧／電流変換部３はビット線センス増幅
部１にビット線ＢＬ１，ＢＬ２を介して接続されてい
る。電流センス部４は電圧／電流変換部３にデータバス
線ＤＬ１，ＤＬ２を介して接続されている。電流／電圧
変換および増幅部５は電流センス部４に接続されてい
る。コンデンサＣＤＢは一方の端子が電流／電圧変換部
３と電流センス部４の間のデータバス線ＤＬ１，ＤＬ２
に接続され、他方の端子が接地されている。コンデンサ
ＣＤＢ１は一方の端子が電流／電圧変換部３と電流セン
ス部４の間のデータバス線ＤＬ１，ＤＬ２に接続され、
他方の端子が接地されている。
部１にビット線ＢＬ１，ＢＬ２を介して接続されてい
る。電流センス部４は電圧／電流変換部３にデータバス
線ＤＬ１，ＤＬ２を介して接続されている。電流／電圧
変換および増幅部５は電流センス部４に接続されてい
る。コンデンサＣＤＢは一方の端子が電流／電圧変換部
３と電流センス部４の間のデータバス線ＤＬ１，ＤＬ２
に接続され、他方の端子が接地されている。コンデンサ
ＣＤＢ１は一方の端子が電流／電圧変換部３と電流セン
ス部４の間のデータバス線ＤＬ１，ＤＬ２に接続され、
他方の端子が接地されている。
【００１９】ビット線センス増幅部１は、ｎチャンネル
ＭＯＳＦＥＴ Ｎ１と、コンデンサＣ１，ＣＢＬ，ＣＢ
Ｌ１と、ビット線センス増幅器１１とを有する。
ＭＯＳＦＥＴ Ｎ１と、コンデンサＣ１，ＣＢＬ，ＣＢ
Ｌ１と、ビット線センス増幅器１１とを有する。
【００２０】ｎチャンネルＭＯＳＦＥＴ Ｎ１はゲート
がワード線ＷＬに接続され、ソースがビット線ＢＬ１に
接続され、ドレインがコンデンサＣ１を介して接地され
ている。コンデンサＣＢＬは一方の端子がビット線ＢＬ
１に接続され、他方の端子が接地されている。コンデン
サＣＢＬ１は一方の端子がビット線ＢＬ２に接続され、
他方の端子が接地されている。ビット線センス増幅器１
１は一方の端子がビット線ＢＬ１に接続され、他方の端
子がビット線ＢＬ２に接続されている。
がワード線ＷＬに接続され、ソースがビット線ＢＬ１に
接続され、ドレインがコンデンサＣ１を介して接地され
ている。コンデンサＣＢＬは一方の端子がビット線ＢＬ
１に接続され、他方の端子が接地されている。コンデン
サＣＢＬ１は一方の端子がビット線ＢＬ２に接続され、
他方の端子が接地されている。ビット線センス増幅器１
１は一方の端子がビット線ＢＬ１に接続され、他方の端
子がビット線ＢＬ２に接続されている。
【００２１】電圧／電流変換部３はｎチャンネルＭＯＳ
ＦＥＴ Ｎ７，Ｎ８を有し、ｎチャンネルＭＯＳＦＥＴ
Ｎ７，Ｎ８は各ゲートがビット線ＢＬ１，ＢＬ２に接
続され、ドレインがデータバス線ＤＬ１，ＤＬ２に接続
され、ソースに動作信号Φ４が印加されている。
ＦＥＴ Ｎ７，Ｎ８を有し、ｎチャンネルＭＯＳＦＥＴ
Ｎ７，Ｎ８は各ゲートがビット線ＢＬ１，ＢＬ２に接
続され、ドレインがデータバス線ＤＬ１，ＤＬ２に接続
され、ソースに動作信号Φ４が印加されている。
【００２２】電流センス部４は、ｎチャンネルＭＯＳＦ
ＥＴ Ｎ１１，Ｎ１２と、ｎチャンネルＭＯＳＦＥＴ
Ｎ９と、ｎチャンネルＭＯＳＦＥＴ Ｎ１０を有する。
ＥＴ Ｎ１１，Ｎ１２と、ｎチャンネルＭＯＳＦＥＴ
Ｎ９と、ｎチャンネルＭＯＳＦＥＴ Ｎ１０を有する。
【００２３】ｎチャンネルＭＯＳＦＥＴ Ｎ１１はドレ
インに電源電圧ＶＤＤが印加され、ゲートに動作信号Φ
５が印加されている。ｎチャンネルＭＯＳＦＥＴ Ｎ１
２はドレインに電源電圧ＶＤＤが印加され、ゲートに動
作信号Φ５が印加されている。ｎチャンネルＭＯＳＦＥ
Ｔ Ｎ９はドレインがＭＯＳＦＥＴ Ｎ１１のソースに
接続され、ゲートがＭＯＳＦＥＴ Ｎ１２のソースに接
続され、ソースがデータバス線ＤＬ２に接続されてい
る。ｎチャンネルＭＯＳＦＥＴ Ｎ１０はドレインがＭ
ＯＳＦＥＴ Ｎ１２のソースに接続され、ゲートがＭＯ
ＳＦＥＴ Ｎ１１のソースに接続され、ソースがデータ
バス線ＤＬ１に接続されている。
インに電源電圧ＶＤＤが印加され、ゲートに動作信号Φ
５が印加されている。ｎチャンネルＭＯＳＦＥＴ Ｎ１
２はドレインに電源電圧ＶＤＤが印加され、ゲートに動
作信号Φ５が印加されている。ｎチャンネルＭＯＳＦＥ
Ｔ Ｎ９はドレインがＭＯＳＦＥＴ Ｎ１１のソースに
接続され、ゲートがＭＯＳＦＥＴ Ｎ１２のソースに接
続され、ソースがデータバス線ＤＬ２に接続されてい
る。ｎチャンネルＭＯＳＦＥＴ Ｎ１０はドレインがＭ
ＯＳＦＥＴ Ｎ１２のソースに接続され、ゲートがＭＯ
ＳＦＥＴ Ｎ１１のソースに接続され、ソースがデータ
バス線ＤＬ１に接続されている。
【００２４】電流／電圧変換および増幅部５は、ｐチャ
ンネルＭＯＳＦＥＴ Ｐ１，Ｐ２と、ｎチャンネルＭＯ
ＳＦＥＴ Ｎ４，Ｎ５を有する。
ンネルＭＯＳＦＥＴ Ｐ１，Ｐ２と、ｎチャンネルＭＯ
ＳＦＥＴ Ｎ４，Ｎ５を有する。
【００２５】ｐチャンネルＭＯＳＦＥＴ Ｐ１はゲート
とドレインが接続されている。ｐチャンネルＭＯＳＦＥ
Ｔ Ｐ２はソースがｐチャンネルＭＯＳＦＥＴ Ｐ１の
ソースに接続され、ゲートがｐチャンネルＭＯＳＦＥＴ
Ｐ１のゲートに接続されている。ｎチャンネルＭＯＳ
ＦＥＴ Ｎ４はドレインがｐチャンネルＭＯＳＦＥＴＰ
１のドレインに接続され、ゲートがｎチャンネルＭＯＳ
ＦＥＴ Ｎ９のサブストレート（Ｓｕｂｓｔｒａｔｅ）
に接続されている。ｎチャンネルＭＯＳＦＥＴ Ｎ５は
ドレインがｐチャンネルＭＯＳＦＥＴ Ｐ２のドレイン
に接続され、ゲートがｎチャンネルＭＯＳＦＥＴ Ｎ１
０のサブストレートに接続されている。ｎチャンネルＭ
ＯＳＦＥＴ Ｎ６はドレインがＭＯＳＦＥＴ Ｎ４，Ｎ
５のソースに接続され、ソースが接地され、ゲートに動
作信号Φ３が印加されている。
とドレインが接続されている。ｐチャンネルＭＯＳＦＥ
Ｔ Ｐ２はソースがｐチャンネルＭＯＳＦＥＴ Ｐ１の
ソースに接続され、ゲートがｐチャンネルＭＯＳＦＥＴ
Ｐ１のゲートに接続されている。ｎチャンネルＭＯＳ
ＦＥＴ Ｎ４はドレインがｐチャンネルＭＯＳＦＥＴＰ
１のドレインに接続され、ゲートがｎチャンネルＭＯＳ
ＦＥＴ Ｎ９のサブストレート（Ｓｕｂｓｔｒａｔｅ）
に接続されている。ｎチャンネルＭＯＳＦＥＴ Ｎ５は
ドレインがｐチャンネルＭＯＳＦＥＴ Ｐ２のドレイン
に接続され、ゲートがｎチャンネルＭＯＳＦＥＴ Ｎ１
０のサブストレートに接続されている。ｎチャンネルＭ
ＯＳＦＥＴ Ｎ６はドレインがＭＯＳＦＥＴ Ｎ４，Ｎ
５のソースに接続され、ソースが接地され、ゲートに動
作信号Φ３が印加されている。
【００２６】以下、動作を説明する。
【００２７】動作信号Φ０，Φ１によりビット線ＢＬ
１，ＢＬ２間に電圧差が生じ、動作信号Φ４が“ハイ”
状態から“ロー”状態に変化すると、ＭＯＳＦＥＴ Ｎ
７，Ｎ８のドレインに電流が流れる。このとき、ビット
線電圧がＭＯＳＦＥＴ Ｎ７，Ｎ８のゲートに印加さ
れ、ビット線電圧差が電流差に変換される。動作信号Φ
５により、電流Ｉ１がＭＯＳＦＥＴ Ｎ１２，Ｎ１０を
通じてデータバス線ＤＬ１に流れる。さらに、電流Ｉ２
はＭＯＳＦＥＴ Ｎ１１，Ｎ９を通じてデータバス線Ｄ
Ｌ２に流れる。従って、ＭＯＳＦＥＴ Ｎ１２のゲート
−ソース電圧ＶＧＳ１２と、ＭＯＳＦＥＴ Ｎ１０のゲ
ート−ソース電圧ＶＧＳ１０が一致し、ＭＯＳＦＥＴ
Ｎ１１のゲート−ソース電圧ＶＧＳ１１とＭＯＳＦＥＴ
Ｎ９のゲート−ソース電圧値ＶＧＳ９が一致する。
１，ＢＬ２間に電圧差が生じ、動作信号Φ４が“ハイ”
状態から“ロー”状態に変化すると、ＭＯＳＦＥＴ Ｎ
７，Ｎ８のドレインに電流が流れる。このとき、ビット
線電圧がＭＯＳＦＥＴ Ｎ７，Ｎ８のゲートに印加さ
れ、ビット線電圧差が電流差に変換される。動作信号Φ
５により、電流Ｉ１がＭＯＳＦＥＴ Ｎ１２，Ｎ１０を
通じてデータバス線ＤＬ１に流れる。さらに、電流Ｉ２
はＭＯＳＦＥＴ Ｎ１１，Ｎ９を通じてデータバス線Ｄ
Ｌ２に流れる。従って、ＭＯＳＦＥＴ Ｎ１２のゲート
−ソース電圧ＶＧＳ１２と、ＭＯＳＦＥＴ Ｎ１０のゲ
ート−ソース電圧ＶＧＳ１０が一致し、ＭＯＳＦＥＴ
Ｎ１１のゲート−ソース電圧ＶＧＳ１１とＭＯＳＦＥＴ
Ｎ９のゲート−ソース電圧値ＶＧＳ９が一致する。
【００２８】動作信号Φ３に“ハイ”電圧、すなわち電
圧ＶＤＤが印加されると、データバス線ＤＬ１上のＡ点
の電圧ＶＡは ＶＡ＝ＶＤＤ−ＶＧＳ１１−ＶＧＳ１０ であり、データ線ＤＬ２上のＢ点の電圧ＶＢは ＶＢ＝ＶＤＤ−ＶＧＳ１２−ＶＧＳ９ になる。よって、データバス線ＤＬ１，ＤＬ２に流れる
電流は異なっても、データバス線ＤＬ１，ＤＬ２のＡ
点，Ｂ点の電圧は同一である。
圧ＶＤＤが印加されると、データバス線ＤＬ１上のＡ点
の電圧ＶＡは ＶＡ＝ＶＤＤ−ＶＧＳ１１−ＶＧＳ１０ であり、データ線ＤＬ２上のＢ点の電圧ＶＢは ＶＢ＝ＶＤＤ−ＶＧＳ１２−ＶＧＳ９ になる。よって、データバス線ＤＬ１，ＤＬ２に流れる
電流は異なっても、データバス線ＤＬ１，ＤＬ２のＡ
点，Ｂ点の電圧は同一である。
【００２９】動作信号Φ３がＭＯＳＦＥＴ Ｎ６のゲー
トに印加されると、電流／電圧変換および増幅部５が動
作し、ＭＯＳＦＥＴ Ｎ９のドレイン電圧がＭＯＳＦＥ
ＴＮ５のゲートに印加され、ＭＯＳＦＥＴ Ｎ１０のド
レイン電圧がＭＯＳＦＥＴＮ４のゲートに印加されるた
め、２つのドレイン電圧ＶＣと電圧ＶＤの差が増幅され
出力される。
トに印加されると、電流／電圧変換および増幅部５が動
作し、ＭＯＳＦＥＴ Ｎ９のドレイン電圧がＭＯＳＦＥ
ＴＮ５のゲートに印加され、ＭＯＳＦＥＴ Ｎ１０のド
レイン電圧がＭＯＳＦＥＴＮ４のゲートに印加されるた
め、２つのドレイン電圧ＶＣと電圧ＶＤの差が増幅され
出力される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、センス時間を短縮できると
ともに、消費電力を軽減することができるという効果が
ある。
上記のように構成したので、センス時間を短縮できると
ともに、消費電力を軽減することができるという効果が
ある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来のデータセンス回路を示す回路図である。
【図３】電圧特性を示す図である。
Ｎ１〜Ｎ１２，Ｐ１，Ｐ２ ＦＥＴ Ｃ１，ＣＢＬ，ＣＢＬ１，ＣＤＢ，ＣＤＢ１ コンデン
サ １ ビット線センス増幅部 ３ 電圧／電流変換部 ４ 電流センス部 ５ 電流／電圧変換および増幅部 １１ ビット線センス増幅器
サ １ ビット線センス増幅部 ３ 電圧／電流変換部 ４ 電流センス部 ５ 電流／電圧変換および増幅部 １１ ビット線センス増幅器
Claims (5)
- 【請求項１】 データセンス回路において、 ワード線が選ばれると電圧差を発生するビット線センス
増幅手段と、 該ビット線センス増幅手段にビット線ＢＬ１，ＢＬ２を
介して接続し、電圧差を電流差に変換する電圧／電流変
換手段と、 該電圧／電流変換手段にデータ線ＤＬ１，ＤＬ２を介し
て接続し、データ線に流れる電流をセンスし、前記デー
タ線上の電圧を一定に保つ電流センス手段と、 該電流センス手段に接続し、該電流センス手段によりセ
ンスされた電流を電圧に変換し増幅する電流／電圧変換
および増幅手段とを備えたことを特徴とするデータセン
ス回路。 - 【請求項２】 請求項１において、前記ビット線センス
増幅手段は、 ゲートをワード線ＷＬに接続し、ソースを第１ビット線
ＢＬ１に接続したＭＯＳＦＥＴ Ｎ１と、 一方の端子を前記ＭＯＳＦＥＴ Ｎ１のソースに接続す
るとともに、第１ビット線ＢＬ１に接続し、他方の端子
を第２ビット線ＢＬ２に接続したビット線センス増幅器
１１とを備えたことを特徴とするデータセンス回路。 - 【請求項３】 請求項１において、前記電圧／電流変換
手段は、 第１ビット線ＢＬ１に接続した第１ＭＯＳＦＥＴ Ｎ７
と、 該第１ＭＯＳＦＥＴ Ｎ７および第２ビット線ＢＬ２に
接続した第２ＭＯＳＦＥＴ Ｎ８とを備えたことを特徴
するデータセンス回路。 - 【請求項４】 請求項１において、前記電流センス手段
は、 第１ＭＯＳＦＥＴ Ｎ１１と、 該第１ＭＯＳＦＥＴ Ｎ１１のドレインにドレインを接
続し、前記第１ＭＯＳＦＥＴ Ｎ１１のゲートにゲート
を接続した第２ＭＯＳＦＥＴ Ｎ１２と、 ドレインを前記第１ＭＯＳＦＥＴ Ｎ１１のソースに接
続し、ゲートを前記第２ＭＯＳＦＥＴ Ｎ１２のソース
に接続した第３ＭＯＳＦＥＴ Ｎ９と、 ドレインを前記第２ＭＯＳＦＥＴ Ｎ１２のソースに接
続し、ゲートを前記第１ＭＯＳＦＥＴ Ｎ１１のソース
に接続した第４ＭＯＳＦＥＴ Ｎ１０とを備えたことを
特徴とするデータセンス回路。 - 【請求項５】 請求項１において、電流／電圧変換およ
び増幅手段は、 ゲートおよびドレインを接続した第１ＭＯＳＦＥＴ Ｐ
１と、 該第１ＭＯＳＦＥＴ Ｐ１のゲートにゲートを接続する
とともに、第１ＭＯＳＦＥＴ Ｐ１のソースにソースを
接続した第２ＭＯＳＦＥＴ Ｐ２と、 ドレインを前記第１ＭＯＳＦＥＴ Ｐ１のドレインに接
続し、ゲートを前記電流センス手段の出力端子の一方に
接続した第３ＭＯＳＦＥＴ Ｎ４と、 ドレインを前記第２ＭＯＳＦＥＴ Ｐ２のドレインに接
続し、ゲートを前記電流センス手段の出力端子の他方に
接続した第４ＭＯＳＦＥＴ Ｎ５と、 前記第３および第４ＭＯＳＦＥＴ Ｎ４，Ｎ５に接続し
た第５ＭＯＳＦＥＴＮ６とを備えたことを特徴とするデ
ータセンス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991-3584 | 1991-03-06 | ||
| KR1019910003584A KR940003836B1 (ko) | 1991-03-06 | 1991-03-06 | 데이타 감지회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0660655A true JPH0660655A (ja) | 1994-03-04 |
| JP3113372B2 JP3113372B2 (ja) | 2000-11-27 |
Family
ID=19311816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04048873A Expired - Lifetime JP3113372B2 (ja) | 1991-03-06 | 1992-03-05 | データセンス回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5302867A (ja) |
| JP (1) | JP3113372B2 (ja) |
| KR (1) | KR940003836B1 (ja) |
| DE (1) | DE4207085B8 (ja) |
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3305449B2 (ja) * | 1993-09-17 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 1991-03-06 KR KR1019910003584A patent/KR940003836B1/ko not_active IP Right Cessation
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1992
- 1992-03-05 US US07/846,179 patent/US5302867A/en not_active Expired - Lifetime
- 1992-03-05 JP JP04048873A patent/JP3113372B2/ja not_active Expired - Lifetime
- 1992-03-06 DE DE4207085A patent/DE4207085B8/de not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4207085B4 (de) | 2009-02-26 |
| KR940003836B1 (ko) | 1994-05-03 |
| KR920018582A (ko) | 1992-10-22 |
| JP3113372B2 (ja) | 2000-11-27 |
| US5302867A (en) | 1994-04-12 |
| DE4207085B8 (de) | 2009-07-09 |
| DE4207085A1 (de) | 1992-09-10 |
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