JP2007207344A - 低電圧データ経路および電流センス増幅器 - Google Patents
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Abstract
【解決手段】データ経路300はローカル入出力(LIO)ライン316およびグローバル入出力(GIO)ライン350を含む。ソースフォロワ回路325は、GIOの第1、第2の信号ライン352A、352Bに接続されたドレイン、およびLIOの第1、第2の信号ライン318A、318Bに接続されたゲートを有する第1、第2のNMOS334A、334Bを含む。第3のNMOSは、第1、第2のNMOSのソースに接続されたソース、基準電圧供給部に接続されたゲート、および第4のNMOSのドレインに接続されたドレインを有する。第4のNMOSは、選択信号が印加されるゲート、およびグランドに接続されたソースを有する。
【選択図】図3A
Description
メモリシステム設計者は、低電圧状態の下で作動する高速メモリ装置についての需要を満たすために、アクセスタイムからナノセカンドを削り落とす方法および設計を開発してきた。メモリ装置設計においてなされた進歩をもってしても、メモリ装置の基本の構成ブロックは比較的同じままに留まっている。以下により詳細に記述されるように、これらの構成ブロックは、メモリ装置が同期か非同期かランダムアクセスか、読み出し専用かまたはスタティックか、ダイナミックかどうかにかかわらず、すべてのタイプのメモリ装置の間で共有される基礎要素である。
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインと、
第1および第2の信号ラインを有するグローバル入出力(GIO)ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいる。
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記GIOの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えている。
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインと、
第1および第2の信号ラインを有するグローバル入出力(GIO)ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、および上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第3および第4のNMOSトランジスタと、
上記第3および第4のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第5のNMOSトランジスタとを含んでいる。
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインと、
第1および第2の信号ラインを有するグローバル入出力(GIO)ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第3および第4のNMOSトランジスタと、
上記第3および第4のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第5のNMOSトランジスタと、
上記第1のNMOSトランジスタのソース領域に接続されたドレイン、上記第2のNMOSトランジスタのソース領域に接続されたソース、および平衡化信号が印加されるゲートを有する第6のNMOSトランジスタとを含んでいる。
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、およびGIOラインの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備え、
上記GIOの第1および第2のラインはソースフォロワ回路に接続されている。
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、LIOラインの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいる。
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインと、
第1および第2の信号ラインを有するグローバル入出力(GIO)ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタと、
電流センス増幅器とを備え、
上記電流センス増幅器は、
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記GIOの第1および第2のラインに接続されたソースを有し、
上記第1のソースおよび第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えている。
上記増幅器の第1および第2の負荷回路は第1および第2のpチャネルMOS(PMOS)トランジスタを備え、各PMOSトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記第1および第2のNMOSトランジスタのドレインにそれぞれ接続されたドレインを含んでいる。
アドレスバスと、
コントロールバスと、
上記アドレスバスに接続されたアドレスデコーダと、
上記コントロールバスに接続された制御回路と、
上記アドレスデコーダおよび制御回路に接続されたメモリセルアレイと、
上記メモリセルアレイに接続された読み出し/書き込み回路と、
上記読み出し/書き込み回路に接続されたデータ経路とを備え、
上記データ経路は、
読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインと、
第1および第2の信号ラインを有するグローバル入出力(GIO)ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいる。
上記データ経路は、上記GIOの第1および第2のラインに接続された電流センス増幅器を含み、
上記電流センス増幅器は、 第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記GIOの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えている。
読み出し/書き込み回路に接続されたメモリアレイと、
出力バッファと、
上記読み出し/書き込み回路と出力バッファとの間に接続されたデータ経路とを備え、
上記データ経路は、
ソースフォロワ回路によって接続されたローカル入出力(LIO)ラインおよびグローバル入出力(GIO)ライン、上記読み出し/書き込み回路に接続されたLIOラインの第1および第2の信号ライン、並びに電流センス増幅器に接続された上記GIOの第1および第2の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、並びに上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを備える。
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記GIOの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えている。
データ入力装置と、
データ出力装置と、
上記データ入力装置および出力装置に接続されたプロセッサと、
上記プロセッサに接続されたメモリ装置とを備え、
上記メモリ装置は、メモリアレイの読み出し/書き込み回路と出力バッファとの間に接続されたデータ経路を含み、
上記データ経路は、ソースフォロワ回路によって接続されたローカル入出力(LIO)ラインおよびグローバル入出力(GIO)ライン、上記読み出し/書き込み回路に接続されたLIOラインの第1および第2の信号ライン、並びに電流センス増幅器に接続された上記GIOの第1および第2の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記GIOの第1および第2の信号ラインにそれぞれ接続されたドレイン、並びに上記LIOの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のnチャネルMOS(NMOS)トランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、並びに基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを備える。
ソースフォロワ回路の中で、GIOの第1および第2の信号ラインを第1および第2のnチャネルMOS(NMOS)トランジスタのドレインにそれぞれ接続すること、
LIOの第1および第2の信号ラインを上記第1および第2のNMOSトランジスタのゲートにそれぞれ接続することを含み、上記LIOの第1および第2の信号ラインは読み出し/書き込み回路に接続されており、
基準電圧供給部を上記ソースフォロワ回路における第3のNMOSトランジスタのゲートに接続することを含み、上記第3のNMOSトランジスタは上記第1および第2のNMOSトランジスタのソースに接続されたソースを有しており、
上記ソースフォロワ回路における第4のNMOSトランジスタのドレインを上記第3のNMOSトランジスタのドレインに接続することを含み、上記第4のNMOSトランジスタはグランドに接続されたソースを有しており、
上記第4のNMOSトランジスタのゲートを選択信号に接続することを含む方法。
上記電流センス増幅器の中で、GIOの第1および第2の信号ラインを第1および第2のNMOSトランジスタのソースにそれぞれ接続すること、
各NMOSトランジスタにおけるドレインを負荷回路に接続することを含み、上記負荷回路は、周辺電圧供給部に接続された第1の端子、および各NMOSトランジスタにおけるドレインにそれぞれ接続された第2の端子を有し、各NMOSトランジスタのゲートは他方のNMOSトランジスタのドレインに接続されており、
プリチャージ回路を上記第1および第2のNMOSトランジスタのソースに接続することを含む。
上記各NMOSトランジスタにおけるドレインを負荷回路に接続することは、各NMOSトランジスタにおけるドレインを第1および第2のpチャネルMOS(PMOS)トランジスタのドレインにそれぞれ接続することを含み、各PMOSトランジスタは、上記周辺電圧供給部に接続されたソース、およびグランドに接続されたゲートを有している。
上記プリチャージ回路を上記第1および第2のNMOSトランジスタのソースに接続することは、
第3および第4のNMOSトランジスタのドレインを上記第1および第2のNMOSトランジスタのソースにそれぞれ接続することを含み、上記第3および第4のNMOSトランジスタは互いにグランドに接続されたソースを有しており、
プリチャージ活性化信号を上記第3および第4のNMOSトランジスタのゲートに接続することを含んでいる。
ローカル入出力(LIO)ラインおよびグローバル入出力(GIO)ラインをソースフォロワ回路を通して接続することを含み、上記LIOラインの第1および第2の信号ラインは上記読み出し/書き込み回路に接続され、上記GIOの第1および第2の信号ラインは電流センス増幅器に接続され、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れ、
上記GIOの第1および第2の信号ライン間の電流差を検知することと、
上記検知された電流差に基づいた出力電圧信号を生成することを含む。
ダイナミックランダムアクセスメモリ(DRAM)アレイの中心ロジック部分にソースフォロワ回路を形成することを含み、
上記ソースフォロワ回路を形成することは、
互いに接続されたソースを有する第1および第2のnチャネルMOS(NMOS)トランジスタを形成すること、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタを形成すること、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号ラインに接続されたゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタを形成することを含み、
読み出し/書き込み回路並びに第1および第2のNMOSトランジスタのゲートにそれぞれ接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインを形成すること、
上記第1および第2のNMOSトランジスタのドレインにそれぞれ接続された第1および第2の信号ラインを有するグローバル入出力(GIO)ラインを形成することを含む。
電流センス増幅器を形成することを含み、
上記センス増幅器を形成することは、
第1および第2の負荷回路を形成することを含み、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有する状態にされ、
第1および第2のNMOSトランジスタを形成することを含み、各NMOSトランジスタは、それぞれの負荷回路の第2の端子および出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、並びに上記GIOの第1および第2のラインに接続されたソースを有する状態にされ、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を形成することを含む。
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力(LIO)ラインを形成すること、
電流センス増幅器に接続された第1および第2の信号ラインを有するグローバル入出力(GIO)ラインを形成すること、
上記GIOの第1および第2の信号ラインを上記LIOの第1および第2の信号ラインに接続するソースフォロワ回路を形成することを含み、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる。
316、416、616 LIOライン
350、440、740 GIOライン
Claims (29)
- 読み出し/書き込み回路に接続されたデータ経路であって、
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインと、
第1および第2の信号ラインを有するグローバル入出力ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいるデータ経路。 - 請求項1のデータ経路において、
上記データ経路は、上記グローバル入出力ラインの第1および第2のラインに接続された出力データ増幅器を含んでいるデータ経路。 - 請求項2のデータ経路において、
上記出力データ増幅器は電流センス増幅器であるデータ経路。 - 請求項3のデータ経路において、
上記電流センス増幅器は、
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えているデータ経路。 - 請求項4のデータ経路において、
上記プリチャージ回路は、第1および第2のプリチャージトランジスタを備え、各プリチャージトランジスタはそれぞれのNMOSトランジスタのソースに接続されたドレイン、プリチャージ活性化信号が印加されるゲート、およびグランドに接続されたソースを有しているデータ経路。 - 読み出し/書き込み回路に接続されたデータ経路であって、
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインと、
第1および第2の信号ラインを有するグローバル入出力ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、および上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第3および第4のNMOSトランジスタと、
上記第3および第4のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第5のNMOSトランジスタとを含んでいるデータ経路。 - 読み出し/書き込み回路に接続されたデータ経路であって、
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインと、
第1および第2の信号ラインを有するグローバル入出力ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第3および第4のNMOSトランジスタと、
上記第3および第4のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第5のNMOSトランジスタと、
上記第1のNMOSトランジスタのソース領域に接続されたドレイン、上記第2のNMOSトランジスタのソース領域に接続されたソース、および平衡化信号が印加されるゲートを有する第6のNMOSトランジスタとを含んでいるデータ経路。 - 第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、およびグローバル入出力ラインの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備え、
上記グローバル入出力ラインの第1および第2のラインはソースフォロワ回路に接続されている電流センス増幅器。 - 請求項8の電流センス増幅器において、
上記プリチャージ回路は第3および第4のNMOSトランジスタを備え、各プリチャージトランジスタは、上記第1および第2のNMOSトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号が印加されるゲート、および互いにグランドに接続されたソースを有している電流センス増幅器。 - 請求項8の電流センス増幅器において、
上記第1および第2の負荷回路は抵抗性の負荷素子である電流センス増幅器。 - 請求項8の電流センス増幅器において、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいる電流センス増幅器。 - 読み出し/書き込み回路に接続されたデータ経路であって、
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインと、
第1および第2の信号ラインを有するグローバル入出力ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタと、
電流センス増幅器とを備え、
上記電流センス増幅器は、
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第1および第2のラインに接続されたソースを有し、
上記第1のソースおよび第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えているデータ経路。 - 請求項12のデータ経路において、
上記増幅器の第1および第2の負荷回路は第1および第2のPMOSトランジスタを備え、各PMOSトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記第1および第2のNMOSトランジスタのドレインにそれぞれ接続されたドレインを含んでいるデータ経路。 - アドレスバスと、
コントロールバスと、
上記アドレスバスに接続されたアドレスデコーダと、
上記コントロールバスに接続された制御回路と、
上記アドレスデコーダおよび制御回路に接続されたメモリセルアレイと、
上記メモリセルアレイに接続された読み出し/書き込み回路と、
上記読み出し/書き込み回路に接続されたデータ経路とを備え、
上記データ経路は、
読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインと、
第1および第2の信号ラインを有するグローバル入出力ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを含んでいるメモリ装置。 - 請求項14のメモリ装置において、
上記データ経路は、上記グローバル入出力ラインの第1および第2のラインに接続された電流センス増幅器を含み、
上記電流センス増幅器は、 第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えているメモリ装置。 - 読み出し/書き込み回路に接続されたメモリアレイと、
出力バッファと、
上記読み出し/書き込み回路と出力バッファとの間に接続されたデータ経路とを備え、
上記データ経路は、
ソースフォロワ回路によって接続されたローカル入出力ラインおよびグローバル入出力ライン、上記読み出し/書き込み回路に接続されたローカル入出力ラインの第1および第2の信号ライン、並びに電流センス増幅器に接続された上記グローバル入出力ラインの第1および第2の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、並びに上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを備えるメモリ装置。 - 請求項16のメモリ装置において、
上記電流センス増幅器は、
第1および第2の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有し、
第1および第2のNMOSトランジスタを備え、各NMOSトランジスタは、それぞれの負荷回路の第2の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第1および第2のラインに接続されたソースを有し、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を備えているメモリ装置。 - プロセッサに基づいたシステムであって、
データ入力装置と、
データ出力装置と、
上記データ入力装置および出力装置に接続されたプロセッサと、
上記プロセッサに接続されたメモリ装置とを備え、
上記メモリ装置は、メモリアレイの読み出し/書き込み回路と出力バッファとの間に接続されたデータ経路を含み、
上記データ経路は、ソースフォロワ回路によって接続されたローカル入出力ラインおよびグローバル入出力ライン、上記読み出し/書き込み回路に接続されたローカル入出力ラインの第1および第2の信号ライン、並びに電流センス増幅器に接続された上記グローバル入出力ラインの第1および第2の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記グローバル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたドレイン、並びに上記ローカル入出力ラインの第1および第2の信号ラインにそれぞれ接続されたゲートを有する第1および第2のNMOSトランジスタと、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、並びに基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタと、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタとを備えるシステム。 - 読み出し/書き込み回路から出力バッファにデータを接続する方法であって、
ソースフォロワ回路の中で、グローバル入出力ラインの第1および第2の信号ラインを第1および第2のNMOSトランジスタのドレインにそれぞれ接続すること、
ローカル入出力ラインの第1および第2の信号ラインを上記第1および第2のNMOSトランジスタのゲートにそれぞれ接続することを含み、上記ローカル入出力ラインの第1および第2の信号ラインは読み出し/書き込み回路に接続されており、
基準電圧供給部を上記ソースフォロワ回路における第3のNMOSトランジスタのゲートに接続することを含み、上記第3のNMOSトランジスタは上記第1および第2のNMOSトランジスタのソースに接続されたソースを有しており、
上記ソースフォロワ回路における第4のNMOSトランジスタのドレインを上記第3のNMOSトランジスタのドレインに接続することを含み、上記第4のNMOSトランジスタはグランドに接続されたソースを有しており、
上記第4のNMOSトランジスタのゲートを選択信号に接続することを含む方法。 - 請求項19の方法において、
上記グローバル入出力ラインの第1および第2の信号ライン間の電流差を検知することを含む方法。 - 請求項19の方法において、
上記電流センス増幅器の中で、グローバル入出力ラインの第1および第2の信号ラインを第1および第2のNMOSトランジスタのソースにそれぞれ接続すること、
各NMOSトランジスタにおけるドレインを負荷回路に接続することを含み、上記負荷回路は、周辺電圧供給部に接続された第1の端子、および各NMOSトランジスタにおけるドレインにそれぞれ接続された第2の端子を有し、各NMOSトランジスタのゲートは他方のNMOSトランジスタのドレインに接続されており、
プリチャージ回路を上記第1および第2のNMOSトランジスタのソースに接続することを含む方法。 - 請求項21の方法において、
上記各NMOSトランジスタにおけるドレインを負荷回路に接続することは、各NMOSトランジスタにおけるドレインを第1および第2のPMOSトランジスタのドレインにそれぞれ接続することを含み、各PMOSトランジスタは、上記周辺電圧供給部に接続されたソース、およびグランドに接続されたゲートを有している方法。 - 請求項21の方法において、
上記プリチャージ回路を上記第1および第2のNMOSトランジスタのソースに接続することは、
第3および第4のNMOSトランジスタのドレインを上記第1および第2のNMOSトランジスタのソースにそれぞれ接続することを含み、上記第3および第4のNMOSトランジスタは互いにグランドに接続されたソースを有しており、
プリチャージ活性化信号を上記第3および第4のNMOSトランジスタのゲートに接続することを含んでいる方法。 - 読み出し/書き込み回路から出力バッファにデータを接続する方法であって、
ローカル入出力ラインおよびグローバル入出力ラインをソースフォロワ回路を通して接続することを含み、上記ローカル入出力ラインの第1および第2の信号ラインは上記読み出し/書き込み回路に接続され、上記グローバル入出力ラインの第1および第2の信号ラインは電流センス増幅器に接続され、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れ、
上記グローバル入出力ラインの第1および第2の信号ライン間の電流差を検知することと、
上記検知された電流差に基づいた出力電圧信号を生成することを含む方法。 - 読み出し/書き込み回路用のデータ経路を形成する方法であって、
ダイナミックランダムアクセスメモリ(DRAM)アレイの中心ロジック部分にソースフォロワ回路を形成することを含み、
上記ソースフォロワ回路を形成することは、
互いに接続されたソースを有する第1および第2のNMOSトランジスタを形成すること、
上記第1および第2のNMOSトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第3のNMOSトランジスタを形成すること、
上記第3のNMOSトランジスタのドレインに接続されたドレイン、選択信号ラインに接続されたゲート、およびグランドに接続されたソースを有する第4のNMOSトランジスタを形成することを含み、
読み出し/書き込み回路並びに第1および第2のNMOSトランジスタのゲートにそれぞれ接続された第1および第2の信号ラインを有するローカル入出力ラインを形成すること、
上記第1および第2のNMOSトランジスタのドレインにそれぞれ接続された第1および第2の信号ラインを有するグローバル入出力ラインを形成することを含む方法。 - 請求項25の方法において、
電流センス増幅器を形成することを含み、
上記センス増幅器を形成することは、
第1および第2の負荷回路を形成することを含み、各負荷回路は周辺電圧供給部に接続された第1の端子を有するとともに第2の端子を有する状態にされ、
第1および第2のNMOSトランジスタを形成することを含み、各NMOSトランジスタは、それぞれの負荷回路の第2の端子および出力バッファに接続されたドレイン端子、他方のNMOSトランジスタのドレインに接続されたゲート、並びに上記グローバル入出力ラインの第1および第2のラインに接続されたソースを有する状態にされ、
上記第1および第2のNMOSトランジスタのソースに接続されたプリチャージ回路を形成することを含む方法。 - 請求項26の方法において、
上記第1および第2の負荷回路を形成することは、第1および第2のPMOSトランジスタを形成することを含み、各PMOSトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記増幅器の上記第1および第2のNMOSトランジスタのドレインにそれぞれ接続されたドレインを有する状態にされる方法。 - 請求項26の方法において、
上記増幅器の上記プリチャージ回路を形成することは、第3および第4のNMOSトランジスタを形成することを含み、それらの第3および第4のNMOSトランジスタの各々は、第1および第2のNMOSトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号ラインに接続されたゲート、並びに互いにグランドに接続されたソースを有する状態にされる方法。 - 読み出し/書き込み回路用のデータ経路を形成する方法であって、
上記読み出し/書き込み回路に接続された第1および第2の信号ラインを有するローカル入出力ラインを形成すること、
電流センス増幅器に接続された第1および第2の信号ラインを有するグローバル入出力ラインを形成すること、
上記グローバル入出力ラインの第1および第2の信号ラインを上記ローカル入出力ラインの第1および第2の信号ラインに接続するソースフォロワ回路を形成することを含み、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる方法。
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