JP2007207344A - 低電圧データ経路および電流センス増幅器 - Google Patents

低電圧データ経路および電流センス増幅器 Download PDF

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Abstract

【課題】低電圧動作条件下で読み出しデータを正確に一貫して検知できるデータ経路を提供すること。
【解決手段】データ経路３００はローカル入出力（ＬＩＯ）ライン３１６およびグローバル入出力（ＧＩＯ）ライン３５０を含む。ソースフォロワ回路３２５は、ＧＩＯの第１、第２の信号ライン３５２Ａ、３５２Ｂに接続されたドレイン、およびＬＩＯの第１、第２の信号ライン３１８Ａ、３１８Ｂに接続されたゲートを有する第１、第２のＮＭＯＳ３３４Ａ、３３４Ｂを含む。第３のＮＭＯＳは、第１、第２のＮＭＯＳのソースに接続されたソース、基準電圧供給部に接続されたゲート、および第４のＮＭＯＳのドレインに接続されたドレインを有する。第４のＮＭＯＳは、選択信号が印加されるゲート、およびグランドに接続されたソースを有する。
【選択図】図３Ａ

Description

この発明は、一般に集積回路メモリ装置に関し、より詳しくは、メモリ装置におけるデータ経路に関する。
マイクロプロセッサ処理速度が増加するにつれて、より速いアクセスタイムを有するメモリ装置についての需要も増加する。さらにまた、低電圧動作のために設計されているメモリ装置についての需要は、ポータブル計算装置の人気につれて増加してきている。それらは典型的にはバッテリーで動作される。
メモリシステム設計者は、低電圧状態の下で作動する高速メモリ装置についての需要を満たすために、アクセスタイムからナノセカンドを削り落とす方法および設計を開発してきた。メモリ装置設計においてなされた進歩をもってしても、メモリ装置の基本の構成ブロックは比較的同じままに留まっている。以下により詳細に記述されるように、これらの構成ブロックは、メモリ装置が同期か非同期かランダムアクセスか、読み出し専用かまたはスタティックか、ダイナミックかどうかにかかわらず、すべてのタイプのメモリ装置の間で共有される基礎要素である。
図１は一例のメモリ装置１１０を示す。
図１の例で示されたように、メモリ装置は、アドレスバス１１４上の行アドレスまたは列アドレスのいずれかを受け入れるアドレスレジスタ１１２を含んでいる。アドレスバス１１４は、メモリコントローラ（図示されない）に一般に接続される。行アドレスは、アドレスレジスタ１１２によって最初に受け入れられ、行アドレスマルチプレクサ１１８に印加される。行アドレスマルチプレクサ１１８は、行アドレスの一部をなすバンクアドレス・ビットの状態に依存して、２つのメモリバンクアレイ（例えば１２０と１２２）のどちらかに関連した多くの成分に行アドレスを接続する。アレイ１２０および１２２は、列と行に配列されたメモリセルで構成される。それぞれの行アドレスラッチ１２６（それは行アドレスを蓄える）および行デコーダ１２８（それは、蓄えられた行アドレスの機能としてそのそれぞれのアレイ１２０または１２２に様々な信号を印加する）が、アレイ１２０および１２２の各々に関係している。
行アドレスがアドレスレジスタ１１２に印加され、行アドレスラッチ１２６の１つに蓄えられた後、列アドレスがアドレスレジスタ１１２に印加される。アドレスレジスタ１１２は列アドレスラッチ１４０に列アドレスを接続する。それが列アドレスバッファ１４４に備えられている間、列アドレスラッチ１４０は一時的に列アドレスを蓄える。列アドレスバッファ１４４は列デコーダ１４８に列アドレスを印加する。列デコーダは、それぞれのアレイ１２０および１２２のそれぞれのセンス増幅器、関連する列回路１５０および１５２に様々な列信号を印加する。
アレイ１２０または１２２の１つから読み出されるデータは、アレイ１２０または１２２から列回路１５０または１５２をそれぞれ通してデータバス１５８、およびデータ出力バッファ１５６を含んでいる読み出しデータ経路に接続される。
アレイ１２０または１２２の１つに書き込まれるべきデータは、データバス１５８から書き込みデータ経路（データ入力バッファ１６０を含む）を通して列回路１５０または１５２のうちの１つまで接続される。そこで、それらのデータは、アレイ１２０または１２２の１つにそれぞれ転送される。
メモリ装置１１０の上記動作は、コントロールバス１７０上に受け入れられた高レベルのコマンド信号に応答するコマンドデコーダ１６８によって制御される。
これらの高レベルのコマンド信号（典型的には、それらはメモリコントローラによって生成される）は、チップセレクト信号ＣＳ＊、書き込みイネーブル信号ＷＥ＊、行アドレス・ストローブ信号ＲＡＳ＊および列アドレス・ストローブ信号ＣＡＳ＊であり、「＊」がアクティブ低レベルとしての信号を示す。コマンドデコーダ１６８は、高レベルのコマンド信号の各々によって指定された機能（例えば読み出しまたは書き込み動作）を実行するために、高レベルのコマンド信号に応答するコマンド信号のシーケンスを生成する。これらのコマンド信号、およびそれらがそれぞれの機能を達成する仕方は、当業者によって十分に理解されるだろう。さらなる説明は開示の実施形態を不明瞭にしないように省略される。上に述べられたように、読み出されたデータは、アレイ１２０および１２２の１つからデータバス１５８まで読み出しデータ経路を通って接続される。そのことは、図２に関してより詳細に説明される。
図２は、図１に示されたメモリ装置１１０のようなメモリ装置用の一例のデータ経路２００を示す。データ経路２００は、列デコーダ２４８およびセンス増幅器２１２を通して、メモリセルの列と行に配列されたメモリセルアレイ２２０に接続される。図面の複雑さを縮小するために、１つのメモリセルアレイ２２０だけが図示されている。しかしながら、実施形態はそのように制限されていなく、図１中で示されるように、１以上のメモリアレイまたはメモリアレイのバンクが特別の列デコーダ２４８に接続されてもよい。図２の中で示されるセンス増幅器２１２は、図１の中で１５０と１５２で図示された、センス増幅器および関連する列回路に含まれていてもよい。
メモリセルアレイ２２０のメモリセルの列の各々は、センス増幅器２１２のそれぞれの１つに接続された、１対のデジットライン（例えば２１１）によって表わされる。当技術分野で知られているように、メモリセルアレイ２２０がアクセスされるとき、メモリセル（示されない）の１つの行が活性化され、また、センス増幅器２１２は、選択された列のデジットラインの各々を電圧供給部に接続することにより、データを増幅し、それによりデジットラインは相補的な論理レベルを持つ。その後、列デコーダ２４８は、列アドレスに基づいてデータ経路２００のローカル入出力（ＬＩＯ）２１６ラインに接続されるべきメモリセルの列のうちの１つを選択する。ＬＩＯ２１６は、１対の信号ライン（例えば２１７Ａおよび２１７Ｂ）によって表わされる。その各信号ラインは、列デコーダ２４８によって、デジットライン２１１の対の対応する１つに接続される。
選択された列がＬＩＯ２１６に接続されている時、ＬＩＯ２１６の信号ライン２１７Ａおよび２１７Ｂは、ｐ−チャネルＭＯＳ（ＰＭＯＳ）トランジスタ２２０および２２２を通して、メモリセルアレイ２２０のため内部供給電圧ＶＩＮＴにプリチャージされる。セクション選択信号ＳＥＣは、ＬＩＯ２１６をグローバル入出力（ＧＩＯ）２４０ラインに接続するｎ−チャネルＭＯＳ（ＮＭＯＳ）通過ゲート２３０および２３２を活性化する。
ＧＩＯ２４０は、１対の信号ライン（例えば２４１Ａ、２４１Ｂ）によって表わされる。それらは、ＬＩＯ２１６の信号ライン２１７Ａおよび２１７Ｂの対の対応する１つに接続される。ＰＭＯＳトランジスタ２４４および２４６は、ＧＩＯ２４０の信号ライン２４１Ａおよび２４１Ｂをプリチャージ用のアレイ２２０のＶＩＮＴ供給部に接続する。以下により詳細に説明されるように、データ経路２００が電流モード検知に基づいているので、メモリセルアレイ２２０から読み出されるデータがＬＩＯ２１６およびＧＩＯ２４０に接続される時、ＬＩＯ２１６およびＧＩＯ２４０の顕著な電圧変動を防ぐために、ＬＩＯ２１６およびＧＩＯ２４０の信号ラインはＶＩＮＴ供給部に接続される。
ＧＩＯ２４０の信号ライン２４１Ａと２４１Ｂとの間の電流差を検知して、電流差に応じて電圧出力信号ＣＬＡＴおよびＣＬＡＴ＿（ＣＬＡＴ「バー」、また／ＣＬＡＴまたは相補的なラッチとして表現できる）を生成するために、電流センス増幅器２５０はＧＩＯ２４０に接続される。出力信号ＣＬＡＴおよびＣＬＡＴ＿は相補的な論理レベルを持っている。ＣＬＡＴは「真の」論理レベルであり、下線「＿」「／」などによって示されるように、ＣＬＡＴ＿は「真でない」論理レベルである。ＣＬＡＴおよびＣＬＡＴ＿信号は、外部データ端末で出力データ信号を提供するために、出力バッファに接続される。電流センス増幅器２５０は、ＧＩＯ２４０のそれぞれの信号ラインをＶＩＮＴ供給部に接続するための１対のＰＭＯＳトランジスタ２５４、２５６を含んでおり、さらに１対の交叉接続されたＰＭＯＳトランジスタ２６０、２６４、および対応するＰＭＯＳトランジスタ２６０、２６４のドレインに接続された１対のダイオード接続されたＮＭＯＳトランジスタ２７０、２７４を含んでいる。ＣＬＡＴおよびＣＬＡＴ＿出力信号は、ＰＭＯＳトランジスタ２６０および２６４のドレインに対応する出力ノード２８０および２８４から得られる。
ＮＭＯＳトランジスタ２７０、２７４のソースには、アクティブな選択信号ＳＥＬに応じてＮＭＯＳトランジスタ２７０、２７４をグランドに接続するためのＮＭＯＳ選択トランジスタ２８０が接続されている。図２が例として提供されることは認識されるだろう。また、データ経路２００の動作の説明を過剰に複雑にしないようにするために、他の機能ブロックはデータ経路２００から省略されている。
動作において、メモリセルが読み出されるとき、メモリの列の選択された１対のデジットラインは、列デコーダ２４８によってＬＩＯ２１６に接続される。また、通過ゲート２３０および２３２は、ＬＩＯ２１６をＧＩＯ２４０に接続するために活性化される。読み出されているメモリセルのデータ状態に応じて、対の信号ラインに電流差が生成される。その電流差は、ＰＭＯＳ／ダイオード接続ＮＭＯＳ脚２６０、２７０および２６４、２７４において電流不均衡を生成することによって電流センス増幅器２５０によって検出される。その電流不均衡は、それぞれの出力ノード２８０、２８４での電圧差の結果である。その電圧差は、交叉接続されたＰＭＯＳトランジスタ２６０、２６４のうちの１つが飽和になり、他方が遮断になるように、増幅される。このようにして、ＣＬＡＴおよびＣＬＡＴ＿信号は相補的な論理レベルを得る。
米国特許６，９４４，０６６号明細書
ＧＩＯライン２４０は、ＳＥＣ信号の選択的な活性化に基づいて、物理的により短いＬＩＯライン２１６を対応する電流センス増幅器２５０に選択的に接続するために、メモリ装置上にわたって引き回される物理的に長い信号ラインである。その結果、ＧＩＯ２４０は、電圧モード検知が用いられるときにメモリセルアレイ２２０からの読み出しデータを検知するための時間を著しく増加させることができる相当な線路インピーダンスを持っている。データ経路２００の電流のモード動作は、ＧＩＯ２４０の信号ラインを電圧モード検知の場合のような２つの電圧極端に駆動する必要性を回避するという長所を持つ。さらに、電流モード動作は、ＧＩＯ２４０の信号ラインと同様に、ＬＩＯ２１６の対の信号ライン間の電圧レベルが比較的定電圧に維持されることを許容する。したがって、ＬＩＯ２１６、およびＧＩＯ２４０の信号ラインのためのプリチャージおよび平衡化時間を、電圧モード動作を使用するメモリ装置に比して、短くすることができる。その結果、アクセスタイムを、同様に短くすることができる。
しかしながら、データ経路２００のような電流モードデータ経路は、低い内部電圧レベルで動作されたときに、苦しむ。適切に作動するために、データ経路２００は、ＬＩＯ２１６、ＧＩＯ２４０およびＰＭＯＳ／ダイオード接続されたＮＭＯＳ脚２６０、２７０または２６４、２７４を横切った全電圧降下より大きなＶＩＮＴ電圧レベルを持っているべきである。ＬＩＯ２１６を横切った電圧降下は、ＬＩＯ２１６のそれぞれの信号ラインに１対のデジットラインを接続したことに起因する。また、ＧＩＯ２４０を横切った電圧降下は、通過ゲート２３０、２３２、プリチャージＰＭＯＳトランジスタ２４４、２４６、およびＧＩＯ２４０の典型的に長い信号ラインの固有のライン抵抗を横切った電圧降下を含んでいる。ＰＭＯＳ／ダイオード接続されたＮＭＯＳ脚２６０、２７０または２６４、２７４を横切った電圧降下は、（Ｖｔｐ＋Ｖｄｐｓａｔ）＋（Ｖｔｎ＋Ｖｄｎｓａｔ）として表現することができる。ここで、ＶｔｐがＰＭＯＳトランジスタ２６０、２６４のスレショルド電圧であり、ＶｄｐｓａｔはＰＭＯＳトランジスタ２６０、２６４の飽和電圧であり、ＶｔｎはＮＭＯＳトランジスタ２７０、２７４のスレショルド電圧であり、ＶｔｎｓａｔはＮＭＯＳトランジスタ２７０、２７４の飽和電圧である。
データ経路２００のために典型的な動作電流および装置特性を用いるとき、１．５ボルトの電圧レベルの動作は満足がゆく。しかしながら、１．０ボルトに接近する電圧レベルを有する動作条件の下でデータ経路２００を実行することが望ましいところでは、データ経路２００はメモリセルアレイ２２０からの読み出しデータを一貫してまたは正確に検知しない。その結果、読み出しエラーが発生する。したがって、低電圧動作条件の下で読み出しデータを正確に一貫して検知することができるデータ経路の必要性がある。
そこで、この発明の課題は、低電圧動作条件の下で読み出しデータを正確に一貫して検知することができるデータ経路、電流増幅器、メモリ装置、システム、および方法を提供することにある。
上記課題を解決するため、この発明のデータ経路は、読み出し／書き込み回路に接続されたデータ経路であって、
上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインと、
第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいる。
一実施形態では、上記データ経路は、上記ＧＩＯの第１および第２のラインに接続された出力データ増幅器を含んでいる。
一実施形態のデータ経路では、上記出力データ増幅器は電流センス増幅器である。
一実施形態のデータ経路では、上記電流センス増幅器は、
第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記ＧＩＯの第１および第２のラインに接続されたソースを有し、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えている。
一実施形態のデータ経路では、上記プリチャージ回路は、第１および第２のプリチャージトランジスタを備え、各プリチャージトランジスタはそれぞれのＮＭＯＳトランジスタのソースに接続されたドレイン、プリチャージ活性化信号が印加されるゲート、およびグランドに接続されたソースを有している。
別の局面では、この発明のデータ経路は、読み出し／書き込み回路に接続されたデータ経路であって、
上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインと、
第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、および上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第３および第４のＮＭＯＳトランジスタと、
上記第３および第４のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第５のＮＭＯＳトランジスタとを含んでいる。
別の局面では、この発明のデータ経路は、読み出し／書き込み回路に接続されたデータ経路であって、
上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインと、
第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第３および第４のＮＭＯＳトランジスタと、
上記第３および第４のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第５のＮＭＯＳトランジスタと、
上記第１のＮＭＯＳトランジスタのソース領域に接続されたドレイン、上記第２のＮＭＯＳトランジスタのソース領域に接続されたソース、および平衡化信号が印加されるゲートを有する第６のＮＭＯＳトランジスタとを含んでいる。
この発明の電流センス増幅器は、
第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、およびＧＩＯラインの第１および第２のラインに接続されたソースを有し、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備え、
上記ＧＩＯの第１および第２のラインはソースフォロワ回路に接続されている。
一実施形態の電流センス増幅器では、上記プリチャージ回路は第３および第４のＮＭＯＳトランジスタを備え、各プリチャージトランジスタは、上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号が印加されるゲート、および互いにグランドに接続されたソースを有している。
一実施形態の電流センス増幅器では、上記第１および第２の負荷回路は抵抗性の負荷素子である。
一実施形態の電流センス増幅器では、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、ＬＩＯラインの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいる。
別の局面では、この発明のデータ経路は、読み出し／書き込み回路に接続されたデータ経路であって、
上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインと、
第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタと、
電流センス増幅器とを備え、
上記電流センス増幅器は、
第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記ＧＩＯの第１および第２のラインに接続されたソースを有し、
上記第１のソースおよび第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えている。
一実施形態のデータ経路では、
上記増幅器の第１および第２の負荷回路は第１および第２のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを備え、各ＰＭＯＳトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続されたドレインを含んでいる。
この発明のメモリ装置は、
アドレスバスと、
コントロールバスと、
上記アドレスバスに接続されたアドレスデコーダと、
上記コントロールバスに接続された制御回路と、
上記アドレスデコーダおよび制御回路に接続されたメモリセルアレイと、
上記メモリセルアレイに接続された読み出し／書き込み回路と、
上記読み出し／書き込み回路に接続されたデータ経路とを備え、
上記データ経路は、
読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインと、
第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインと、
ソースフォロワ回路とを備え、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいる。
一実施形態のメモリ装置では、
上記データ経路は、上記ＧＩＯの第１および第２のラインに接続された電流センス増幅器を含み、
上記電流センス増幅器は、 第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記ＧＩＯの第１および第２のラインに接続されたソースを有し、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えている。
別の局面では、この発明のメモリ装置は、
読み出し／書き込み回路に接続されたメモリアレイと、
出力バッファと、
上記読み出し／書き込み回路と出力バッファとの間に接続されたデータ経路とを備え、
上記データ経路は、
ソースフォロワ回路によって接続されたローカル入出力（ＬＩＯ）ラインおよびグローバル入出力（ＧＩＯ）ライン、上記読み出し／書き込み回路に接続されたＬＩＯラインの第１および第２の信号ライン、並びに電流センス増幅器に接続された上記ＧＩＯの第１および第２の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、並びに上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを備える。
一実施形態のメモリ装置では、上記電流センス増幅器は、
第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記ＧＩＯの第１および第２のラインに接続されたソースを有し、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えている。
この発明のシステムは、プロセッサに基づいたシステムであって、
データ入力装置と、
データ出力装置と、
上記データ入力装置および出力装置に接続されたプロセッサと、
上記プロセッサに接続されたメモリ装置とを備え、
上記メモリ装置は、メモリアレイの読み出し／書き込み回路と出力バッファとの間に接続されたデータ経路を含み、
上記データ経路は、ソースフォロワ回路によって接続されたローカル入出力（ＬＩＯ）ラインおよびグローバル入出力（ＧＩＯ）ライン、上記読み出し／書き込み回路に接続されたＬＩＯラインの第１および第２の信号ライン、並びに電流センス増幅器に接続された上記ＧＩＯの第１および第２の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
上記ソースフォロワ回路は、
上記ＧＩＯの第１および第２の信号ラインにそれぞれ接続されたドレイン、並びに上記ＬＩＯの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタと、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、並びに基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを備える。
この発明の方法は、読み出し／書き込み回路から出力バッファにデータを接続する方法であって、
ソースフォロワ回路の中で、ＧＩＯの第１および第２の信号ラインを第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのドレインにそれぞれ接続すること、
ＬＩＯの第１および第２の信号ラインを上記第１および第２のＮＭＯＳトランジスタのゲートにそれぞれ接続することを含み、上記ＬＩＯの第１および第２の信号ラインは読み出し／書き込み回路に接続されており、
基準電圧供給部を上記ソースフォロワ回路における第３のＮＭＯＳトランジスタのゲートに接続することを含み、上記第３のＮＭＯＳトランジスタは上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソースを有しており、
上記ソースフォロワ回路における第４のＮＭＯＳトランジスタのドレインを上記第３のＮＭＯＳトランジスタのドレインに接続することを含み、上記第４のＮＭＯＳトランジスタはグランドに接続されたソースを有しており、
上記第４のＮＭＯＳトランジスタのゲートを選択信号に接続することを含む方法。
一実施形態の方法では、上記ＧＩＯの第１および第２の信号ライン間の電流差を検知することを含む。
一実施形態の方法では、
上記電流センス増幅器の中で、ＧＩＯの第１および第２の信号ラインを第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続すること、
各ＮＭＯＳトランジスタにおけるドレインを負荷回路に接続することを含み、上記負荷回路は、周辺電圧供給部に接続された第１の端子、および各ＮＭＯＳトランジスタにおけるドレインにそれぞれ接続された第２の端子を有し、各ＮＭＯＳトランジスタのゲートは他方のＮＭＯＳトランジスタのドレインに接続されており、
プリチャージ回路を上記第１および第２のＮＭＯＳトランジスタのソースに接続することを含む。
一実施形態の方法では、
上記各ＮＭＯＳトランジスタにおけるドレインを負荷回路に接続することは、各ＮＭＯＳトランジスタにおけるドレインを第１および第２のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタのドレインにそれぞれ接続することを含み、各ＰＭＯＳトランジスタは、上記周辺電圧供給部に接続されたソース、およびグランドに接続されたゲートを有している。
一実施形態の方法では、
上記プリチャージ回路を上記第１および第２のＮＭＯＳトランジスタのソースに接続することは、
第３および第４のＮＭＯＳトランジスタのドレインを上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続することを含み、上記第３および第４のＮＭＯＳトランジスタは互いにグランドに接続されたソースを有しており、
プリチャージ活性化信号を上記第３および第４のＮＭＯＳトランジスタのゲートに接続することを含んでいる。
別の局面では、この発明の方法は、読み出し／書き込み回路から出力バッファにデータを接続する方法であって、
ローカル入出力（ＬＩＯ）ラインおよびグローバル入出力（ＧＩＯ）ラインをソースフォロワ回路を通して接続することを含み、上記ＬＩＯラインの第１および第２の信号ラインは上記読み出し／書き込み回路に接続され、上記ＧＩＯの第１および第２の信号ラインは電流センス増幅器に接続され、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れ、
上記ＧＩＯの第１および第２の信号ライン間の電流差を検知することと、
上記検知された電流差に基づいた出力電圧信号を生成することを含む。
さらに別の局面では、この発明の方法は、読み出し／書き込み回路用のデータ経路を形成する方法であって、
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイの中心ロジック部分にソースフォロワ回路を形成することを含み、
上記ソースフォロワ回路を形成することは、
互いに接続されたソースを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを形成すること、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタを形成すること、
上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号ラインに接続されたゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタを形成することを含み、
読み出し／書き込み回路並びに第１および第２のＮＭＯＳトランジスタのゲートにそれぞれ接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインを形成すること、
上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続された第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインを形成することを含む。
一実施形態の方法では、
電流センス増幅器を形成することを含み、
上記センス増幅器を形成することは、
第１および第２の負荷回路を形成することを含み、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有する状態にされ、
第１および第２のＮＭＯＳトランジスタを形成することを含み、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子および出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、並びに上記ＧＩＯの第１および第２のラインに接続されたソースを有する状態にされ、
上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を形成することを含む。
一実施形態の方法では、上記第１および第２の負荷回路を形成することは、第１および第２のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタを形成することを含み、各ＰＭＯＳトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記増幅器の上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続されたドレインを有する状態にされる。
一実施形態の方法では、上記増幅器の上記プリチャージ回路を形成することは、第３および第４のＮＭＯＳトランジスタを形成することを含み、それらの第３および第４のＮＭＯＳトランジスタの各々は、第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号ラインに接続されたゲート、並びに互いにグランドに接続されたソースを有する状態にされる。
さらに別の局面では、この発明の方法は、読み出し／書き込み回路用のデータ経路を形成する方法であって、
上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインを形成すること、
電流センス増幅器に接続された第１および第２の信号ラインを有するグローバル入出力（ＧＩＯ）ラインを形成すること、
上記ＧＩＯの第１および第２の信号ラインを上記ＬＩＯの第１および第２の信号ラインに接続するソースフォロワ回路を形成することを含み、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる。
本発明の実施形態は、低電圧データ経路および電流センス増幅器を含む方法、回路、装置、およびシステムを含んでいる。１本のデータ経路は、各々第１および第２の信号ラインを有するローカル入出力（ＬＩＯ）ラインおよびグローバル入出力（ＧＩＯ）ラインを含んでいる。ＬＩＯラインとＧＩＯラインの間でつながれたソースフォロワ回路は、ＧＩＯの第１および第２の信号ラインに接続されたドレインと、ＬＩＯの第１および第２の信号ラインに接続されたゲートとを有する第１および第２のｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを含んでいる。
第３のＮＭＯＳトランジスタは、第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、基準電圧供給部に接続されたゲート、および第４のＮＭＯＳトランジスタのドレインに接続されたドレインを有する。第４のＮＭＯＳトランジスタは、選択信号が印加されるゲート、およびグランドに接続されたソースを持っている。
様々な実施形態中で、データ経路は、ＧＩＯの第１および第２のラインに接続された電流センス増幅器を含んでいる。上記電流センス増幅器は、第１および第２の負荷回路を含み、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有している。上記電流センス増幅器は、第１および第２のＮＭＯＳトランジスタを含み、第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記ＧＩＯの第１および第２のラインに接続されたソースを有している。プリチャージ回路は、第１および第２のＮＭＯＳトランジスタのソースに接続されている。
読み出し／書き込み回路から出力バッファにデータを接続するための動作方法の実施形態は、ソースフォロワ回路を通してＬＩＯラインおよびＧＩＯラインを接続することを含んでいる。
上記方法によれば、ＬＩＯラインの第１および第２の信号ラインは読み出し／書き込み回路に接続され、また、ＧＩＯの第１および第２の信号ラインは電流センス増幅器に接続され、それにより、読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる。電流差は、ＧＩＯの第１および第２の信号ラインの間で検知される。また、出力電圧信号は、上記検知された電流差に基づいて生成される。
低電圧データ経路の製作のための方法の実施形態は、読み出し／書き込み回路に接続された第１および第２の信号ラインを有するＬＩＯラインを形成することを含んでいる。
上記製作方法は、ここに記述される実施形態による構成中で、電流センス増幅器に接続された第１および第２の信号ラインを有するＧＩＯラインを形成すること、並びに上記ＧＩＯの第１および第２の信号ラインを上記ＬＩＯの第１および第２の信号ラインに接続するソースフォロワ回路を形成することを含んでいる。それにより、読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる。
以下、この発明を図示の実施の形態により詳細に説明する。
図３Ａおよび３Ｂは、異なった電流センス機構および読み出し動作用のソースフォロワ回路を備えたデータ経路３００を図示する。図の中で示されるデータ経路の態様は、２００５年９月１３日にChul Min Jingに対して発行された米国特許６，９４４，０６６号によって保護され、本開示と同じ共通の譲受人に譲渡されている。図３Ａと図３Ｂが本開示の実施形態を示すためにさらに説明される。図３Ａのデータ経路３００は、低電圧動作のために設計されたメモリ装置の中でのような低電圧状態の下で動作することができる。データ経路３００は、図２の中で示されたデータ経路２００に類似している要素を含んでいる。データ経路３００は、列デコーダ３４８およびセンス増幅器３１２を通してメモリセルアレイ３２０（メモリセルの列と行に配列されている）に接続されている。列デコーダ３４８は、メモリの選択された列のデジットラインの対をＬＩＯライン３１６に選択的に接続する。図３の中で示されているように、ＬＩＯ３１６は、１対の信号ライン３１８Ａ、３１８Ｂによって表わされる。ＰＭＯＳトランジスタ３２０、３２４、３２８は、アクティブ低のプリチャージ信号ＰＲＥ＿に応じた内部電圧レベルＶＩＮＴへ信号ライン３１８Ａ、３１８Ｂをプリチャージするために、ＬＩＯ３１６に接続されている。すなわち、ＰＲＥ＿信号が低論理レベルを持つとき、ＰＭＯＳトランジスタ３２０、３２４、３２８は、電圧レベルの平衡を保つために上記信号ラインを互いに接続するのと同様に、信号ライン３１８Ａ、３１８ＢをＶＩＮＴ電圧供給部へ接続するために活性化される。
ＬＩＯ３１６の信号ライン３１８Ａ、３１８Ｂの各々は、それぞれのＮＭＯＳトランジスタ３３４Ａ、３３４Ｂのゲートに接続される。ＮＭＯＳトランジスタのドレインはそれぞれのＰＭＯＳトランジスタ３３０Ａ、３３０Ｂのドレインに接続される。それらは、ＮＭＯＳトランジスタ３３４Ａ、３３４Ｂを、アクティブ低のセクション選択信号ＳＥＣ＿に応じてＶＩＮＴ電圧供給部にそれぞれ接続する。ＮＭＯＳトランジスタ３３４Ａ、３３４Ｂのソースは、ＧＩＯライン３５０のそれぞれの信号ライン３５２Ａ、３５２Ｂに接続される。図２中の従来のデータ経路２００でのように、ＧＩＯ３５０の信号ライン３５２Ａ、３５２Ｂは、典型的には物理的に比較的顕著な固有の線路インピーダンスを持っている長いラインである。電流センス増幅器３５０は、２つの信号ライン３５２Ａ（３５２Ｂ）の間の電流差を検出し、その検出に応じて出力電圧信号ＣＬＡＴ（ＣＬＡＴ＿）を生成するために、ＧＩＯ３５０に接続されている。ＣＬＡＴおよびＣＬＡＴ＿信号は相補的な論理レベルを持っており、出力バッファ（例えば図１の中の１５６）に提供される。
動作では、ＬＩＯ３１６は最初に低ＰＲＥ＿信号によってＶＩＮＴ電圧レベルにプリチャージされる。また、ＧＩＯ３５０はプリチャージ電圧ＶＰＲＥにプリチャージされる。それは典型的にはＶＩＮＴ電圧レベルのほぼ２分の１である。しかしながら、異なった電圧レベルが信号ライン３５２Ａ、３５２Ｂ、さらに信号ライン３１８Ａ、３１８Ｂをプリチャージするのに用いられ得ることは、当業者には理解されるだろう。信号ライン３５２Ａ、３５２Ｂの高論理レベルの結果、ＮＭＯＳトランジスタはオンに切り替えられる。メモリ・アクセス動作の準備で、ＰＲＥ＿信号は高論理レベルに戻り、ＰＭＯＳトランジスタ３３０Ａ、３３０Ｂをオンに切り替えながら、ＳＥＣ＿信号は低になる。この時、ＧＩＯ３５０の信号ライン３５２Ａ、３５２ＢはＶＩＮＴ電圧供給部に接続される。信号ライン３５２Ａ、３５２ＢはＶＰＲＥ電圧レベルにプリチャージされ、また、今ＶＩＮＴ電圧供給部に接続されているけれども、信号ライン３５２Ａ、３５２Ｂの各々の電圧レベルは、信号ライン３５２Ａ、３５２Ｂ固有のライン負荷のせいで、直ちには変わらない。信号ライン３５２Ａ、３５２Ｂの電圧レベルがＶＩＮＴ電圧に変わるのに先立って、列デコーダ３４８は、メモリの選択された列のデジットラインをＬＩＯ３１６の信号ライン３１８Ａ、３１８Ｂに選択的に接続する。信号ライン３１８Ａ、３１８Ｂの電圧レベルは、デジットラインの接続に応じて相補的な論理レベルへ変化する。それはＮＭＯＳトランジスタ３３４Ａ、３３４Ｂのうちの１つをオフに切り替えさせる。オフに切り替えられているＮＭＯＳトランジスタ３３４Ａ、３３４Ｂに接続された信号ライン３５２Ａ、３５２Ｂは、今、ＶＩＮＴ電圧供給部から切り離される。その結果、ＶＩＮＴ電圧供給部にまだ接続された信号ラインに電流が流れ、オフに切り替えられているＮＭＯＳトランジスタ３３４Ａ、３３４Ｂに接続された信号ラインに電流が流れない状態で、信号ライン３５２Ａ、３５２Ｂの間に電流差が生成される。その電流差は電流センス増幅器３５０によって検出され、したがって相補的な出力電圧信号ＣＬＡＴおよびＣＬＡＴ＿が生成される。
図３Ａのデータ経路３００は、電流モード検知動作において、図２の従来のデータ経路２００のように通過ゲート２３０、２３２を使用するのではなく、ＮＭＯＳトランジスタ３３４Ａ、３３４Ｂの「疑似ソースフォロワ」（ＳＦ）を採用する。この仕方では、ＬＩＯ３１６を横切った電圧降下は、回避することができる。その理由は、信号ライン３１８Ａ、３１８Ｂの電圧レベルは、ＧＩＯライン３５０の信号ライン３５２Ａ、３５２Ｂにおける電流を駆動するのではなく、信号ライン３５２Ａ、３５２Ｂのうちの１つをＶＩＮＴ電圧供給部に接続し、他方を切り離すようにＮＭＯＳトランジスタ３３４Ａ、３３４Ｂのオンとオフを切り替えるために用いられるからである。
当業者は、この開示を読むことによって、データ経路３００において含まれたＭＯＳ型トランジスタの適切な素子特性を選択する仕方を理解するだろう。さらに、図３Ａのデータ経路３００は、後に図３Ｂに関して説明される素子および設計と同様に、当分野で良く知られた従来の素子および設計を用いて実現することができる。
図３Ｂは、図３Ａ中に示されたデータ経路３００の異なったレベルの細部を図示する。図３Ｂは、メモリセルアレイ３２０に接続されたＬＩＯライン３１６、電流センス増幅器３５０に接続されたＧＩＯライン３５０、および疑似ソースフォロワ回路３２５を通してＧＩＯライン３５０に接続されたＬＩＯライン３１６を図示する。図３Ｂは、疑似ソースフォロワ回路３２５の一部分を、ＬＩＯ３１６の信号ラインのうちの１つ（例えば３１８Ａ）とともに、より詳細に図示する。図示された疑似ソースフォロワ回路３２５の部分は、ＮＭＯＳトランジスタ３３４Ａのゲート３３９に接続されたＬＩＯ３１６の信号ライン３１８Ａを図示する。ＮＭＯＳトランジスタ３３４Ａのドレイン３３６は、ＰＭＯＳトランジスタ３３０Ａのドレイン３３３に接続されている。それは、ＰＭＯＳトランジスタ３３０Ａのゲート３３５に印加されるアクティブ低のセクション選択信号ＳＥＣ＿／ＲｄＰｕｌＦに応じて、ＰＭＯＳトランジスタ３３０Ａのソースに接続されたＶＩＮＴ電圧供給部３２７（アレイ電圧供給部「Ｖｃｃａ」）に、ＮＭＯＳトランジスタ３３４Ａを接続する。図３Ｂの中で示されるように、ＮＭＯＳトランジスタ３３４Ａのソース３３７はＧＩＯライン３５０の信号ライン３５２Ａに接続される。
図３Ｂは、またＧＩＯライン３５０に接続された電流センス増幅器３５０の実施形態のためのさらなるレベルの細部を図示する。
図３Ｂの中で示されるように、電流センス増幅器３５０は、ＮＭＯＳトランジスタ３５５、３６５のそれぞれのドレイン３５７、３６７に接続されたドレイン３７４、３８４を有する１対のＰＭＯＳトランジスタ３７５、３８５をそれぞれ含んでいる。ＰＭＯＳトランジスタ３７５、３８５のソース３７６、３８６は、周辺電圧供給部（Ｖｃｃｐｅｒｉ）３７２に接続されている。ＰＭＯＳトランジスタ３７５、３８５は、グランド（あるいはＲＥＦＣ「バー」）に接続されたゲート３７８、３８８を有し、従って、抵抗性負荷を提供するようにトランジスタの線形領域で作動する。ＮＭＯＳトランジスタ３５５、３６５のゲート３５８、３６８は、他方のＮＭＯＳトランジスタ３６５、３５５のドレイン３６７、３５７にそれぞれ交叉接続されている。電流センス増幅器３５０は、信号ＲＥＦＣが高であるときにＮＭＯＳトランジスタ３５５、３６５のドレイン３５７、３６７をグランドに接続するためのプリチャージＮＭＯＳトランジスタ３９１、３９５をさらに含んでいる。ＧＩＯライン３５０の信号ライン３５２Ａ、３５２Ｂ上の入力電流は、電流センス増幅器３５０のＮＭＯＳトランジスタ３５５、３６５のソース３５６、３６６のところでノードにそれぞれ接続される。電圧出力信号ＣＬＡＴ、ＣＬＡＴ＿は、ＮＭＯＳトランジスタ３５５、３６５のドレイン３５７、３６７のところでノードにそれぞれ接続される。
動作では、電流センス増幅器３５０は、図３Ｂの中で矢印３９８によって示される電流ｉ１、ｉ２の間の電流差を検出し、それに応じてＣＬＡＴ、ＣＬＡＴ＿出力電圧信号を生成する。電流センス増幅器３５０のプリチャージに続いて、電流ｉ１、ｉ２が等しいと仮定される。データ経路３００の先の説明に関して、ＬＩＯライン３１６の信号ライン３１８Ａ、３１８ＢをＶＩＮＴ電圧供給部に接続するＳＥＣ＿信号が低論理レベルに切り替わった後だが、列デコーダ（図３Ａのうちの３４８）メモリ３２０の選択された列のデジットラインをＬＩＯ３１６の信号ライン３１８Ａ、３１８Ｂに接続するのに先立って、電流ｉ１、ｉ２は等しい。また先に記述されたように、信号ライン３１８Ａ、３１８Ｂへのデジットラインの接続に応じて、ＧＩＯ３５０の信号ライン３５２Ａ、３５２Ｂのうちの１つはＶＩＮＴ電圧供給部から切り離される。その結果、電流は他方の信号ラインではなく一方の信号ラインで継続して流れ、その結果、信号ライン３５２Ａ、３５２Ｂの間の存在すべき電流差を引き起こす。
ＰＭＯＳトランジスタ３７５、３８５がトランジスタの線形領域で動作しているので、ＰＭＯＳトランジスタ３７５、３８５の各々が抵抗として振る舞い、電流ｉ１、ｉ２間の電流差がＰＭＯＳトランジスタ３７５、３８５を横切って降下した電圧における差をもたらす。それは図３Ｂの中でＶ１、Ｖ２として示されている。その結果、電圧Ｖ１、Ｖ２のうちの一方は、他方の電圧に対して増加する。ＧＩＯ３５０の信号ライン３５２Ａ、３５２Ｂの固有の負荷が信号ライン３５２Ａ、３５２Ｂの電圧レベルが速く変わるのを防ぐことを心に留めると、ＰＭＯＳトランジスタ３７５、３８５のうちの１つを横切った電圧が増加するにつれて、より電圧を落としているＰＭＯＳトランジスタに接続されたゲートを持っているＮＭＯＳトランジスタ３５５、３６５にとって、ゲート−ソース電圧は減少する。減少するゲート−ソース電圧は同じＮＭＯＳトランジスタのドレイン電圧を増加させる。ＮＭＯＳトランジスタの増加するドレイン電圧は、他方のＮＭＯＳトランジスタにより多くの電流を沈めさせるように、正のフィードバックを提供する。その結果、ＰＭＯＳトランジスタを横切って落ちる電圧はさらに増加する。
ＰＭＯＳトランジスタを横切って落ちる電圧が増加し続けるとともに、増加し続けるそのＰＭＯＳトランジスタに接続されたゲートを有するＮＭＯＳトランジスタ３５５、３６５のドレイン電圧が増加し続けると、出力信号ＣＬＡＴ、ＣＬＡＴ＿は相補的な論理レベルに速く強制的になる。
相補的なＣＬＡＴ、ＣＬＡＴ＿信号の出力に続いて、パルスの間にＮＭＯＳトランジスタ３９１、３９５をスイッチオンするＲＥＦＣ信号をパルス印加することによって、電流センス増幅器３５０は、別の電流検知動作に備えてリセットすることができる。ＮＭＯＳトランジスタ３９１、３９５のソース３９３、３９７をグランドに接続することによって、それぞれのゲート−ソース電圧は等しくなる。
電流ｉ１、ｉ２とＮＭＯＳトランジスタ３５５、３６５のソース３５６、３６６での電圧との関係は、それぞれ、「負ａｃ抵抗」を表わすことが、当業者に理解されるだろう。すなわち、増加するｉ１電流にとって、ソース３５６での電圧は同様に増加する。ｉ２電流が増加する場合に、同じ負抵抗効果がソース３６６で発生する。さらに、交叉接続されたＮＭＯＳトランジスタ３５５、３６５によって形成された正のフィードバックラッチの再生動作のために、電流センス増幅器が速く相補的なＣＬＡＴ、ＣＬＡＴ＿信号を生成することができることは認識されるだろう。電流センス増幅器３５０の負抵抗および再生動作の結果、速度を検知することは、正のフィードバックのために従来の電流センス増幅器より比較的速くなる。さらに、ＧＩＯライン３５０の信号ライン３５２Ａ、３５２Ｂに接続されたソース領域３５６、３６６は、良好な信号源の駆動しやすさを提供するためにより高い電圧レベルで維持され得る。また、ＧＩＯ３５０の信号ライン３５２Ａ、３５２Ｂは、データ経路３００に接続されたときに、検知動作自体の間に電圧レベルが著しく変わらないので、検知動作の間に等しくするのがより簡単である。これらの有益性は、メモリ装置の中で実行されたときに、全面的なアクセスサイクル時間の減少に寄与することができる。前に記述された有益性は、本発明の範囲を逸脱せずに、多かれ少なかれ達成され得る、ということは当業者によって理解されるだろう。
電流センス増幅器３５０は、データ経路３００と共に用いられたときに、低電圧状態におけるデータ経路３００の動作可能性を許す。図２の従来のデータ経路に関して前に説明されたように、動作可能性のためには、図２のＬＩＯ２１６、ＧＩＯ２４０およびＰＭＯＳ／ダイオード接続されたＮＭＯＳ脚２６０、２７０または２６４、２７４を横切った電圧降下よりも、内部電圧がより大きくあるべきである。１．０ボルトに接近する低電圧駆動条件の下では、従来のデータ経路は、この電圧降下のためにメモリセルのデータを正確に検知するのを失敗する場合がある。データ経路２００（図２）に比較して、電流センス増幅器３５０に接続されたときにデータ経路３００（図３Ａおよび３Ｂ）用の最小の内部電圧レベルは、ＮＭＯＳトランジスタ３３４Ａ、３３４Ｂを横切り、ＧＩＯ３５０を横切り、かつＮＭＯＳトランジスタ３５５、３６５を横切った電圧降下より大きい必要がある。データ経路３００および電流センス増幅器３５０のための全部の電圧降下は、データ経路２００および電流センス増幅器２５０（図２）用の電圧降下を下回る。その結果、データ経路３００および電流センス増幅器３５０は、図２の中で示される従来の構成より低電圧で作動することができる。
それにもかかわらず、読者が評価するように、上記のデータ経路３００では、ソースフォロワでの電流の駆動しやすさは内部電圧供給部ＶＩＮＴ（つまりアレイ電圧供給部「Ｖｃｃａ」）に強く依存する。
しかしながら、いくつかの筋書きの中では、例えば低電圧Ｖｃｃ電圧状態（「Ｖｓ」）、高温「Ｔ」、ｔＲＣＤｍｉｎタイミングでは、大きなＶｃｃａ沈下により、上記疑似ソースフォロワ３２５は電流を十分に駆動することができず、読み出し失敗に導かれるかも知れない。ソースフォロワ動作を達成するために、寄生負荷が残されたＧＩＯノードはダイナミックに動かなければならず、そのことは測定可能な量の電力を消費する。
メモリチップが２ギガビット（２Ｇｂ）および４Ｇｂのアレイサイズに移るにつれて、ＤＲＡＭアレイは、アレイレイアウトにおいて中心ロジック部３２７（時々「スロート」と呼ばれる）におけるより長いＧＩＯラインを含んで、ますます長いＩ／Ｏ構造を持つだろう。従って、ＧＩＯの動的変動による容量性負荷は、上記のデータ経路３００スキームの電流をより著しく使い尽くすだろう。ＧＩＯの大きな抵抗およびキャパシタンスはＧＩＯレベルの移りをさらに遅らせるかも知れない。
図４は、上記の述べられた要因を考慮して、代わりの低電圧データ経路および電流センス増幅器のための実施形態を示す。それは、図３Ａおよび３Ｂの中で示されるデータ経路３００の代わりに実現され得る。図４の実施形態は、データ経路用の図３Ｂの中で表示されたものと比較可能なレベルの細部を図示する。したがって、図４は、メモリセルアレイ４２０に接続されたＬＩＯライン４１６、および電流センス増幅器４５０に接続されたＧＩＯライン４４０を示す。図４の実施形態では、ＬＩＯライン４１６はソースフォロワ（ＳＦ）回路４２５を通してＩＯライン４４０に接続されている。また、図４は、ＬＩＯ４１６の信号ライン４１８Ａ、４１８Ｂ（ここでも第１および第２の信号ラインと呼ばれる）に接続され得るソースフォロワ回路４２５の一実施形態（追加の実施形態は図７Ｂおよび図７Ｃの中で示される）をより詳細に示している。図示するソースフォロワ回路４２５の実施形態は、ソースが接続された１対のＮＭＯＳトランジスタ４３４Ａ、４３４Ｂ（また第１および第２のＮＭＯＳトランジスタと呼ばれる）にそれぞれ接続されたＬＩＯ４１６の信号ライン４１８Ａ、４１８Ｂを示している。各信号ライン４１８Ａ、４１８Ｂは、ＮＭＯＳトランジスタ４３４Ａ、４３４Ｂのゲート４３９Ａ、４３９Ｂにそれぞれ接続されている。
図４の中で示されるように、ＮＭＯＳトランジスタ４３４Ａ、４３４Ｂの各々のドレイン４３６Ａ、４３６Ｂは、ＧＩＯ４４０のそれぞれの信号ライン４４２Ａ、４４２Ｂに接続されている。第１および第２のＮＭＯＳトランジスタ４３４Ａ、４３４Ｂのソース４３７Ａ、４３７Ｂは、第３のＮＭＯＳトランジスタ４４６のソース４４７に接続されている。図４の実施形態中で示されるように、第３のＮＭＯＳトランジスタ４４６のゲート４４９は基準電圧供給部（Ｖｒｅｆ）に接続されている。第４のＮＭＯＳトランジスタ４３０は、グランドに接続されたソース４３１および第３のＮＭＯＳトランジスタ４４６のドレイン４４８に接続されたドレイン４３３を有している。ソースフォロワ回路４２５では、セクション選択信号ＳＥＣ／ＲｄＰｕｌＦは、第４のＮＭＯＳトランジスタ４３０のゲート４３５に印加される。これにより、第１および第２のＮＭＯＳトランジスタ４３４Ａ、４３４Ｂのドレイン４３６Ａ、４３６Ｂに接続されたＧＩＯ４４０の信号ライン４４２Ａ、４４２Ｂは、第４のＮＭＯＳトランジスタ４３０のゲート４３５に印加されたアクティブ高のセクション選択信号ＳＥＣ＿／ＲｄＰｕｌＦに応じて、グランドに接続される。従って、当業者は理解するように、ソースフォロワ動作のような開放ドレインは、第３のＮＭＯＳトランジスタ４４６のポジショニングによって生成される。
図４の実施形態は、ＧＩＯライン４４０に接続された電流センス増幅器４５０の実施形態のためのさらなるレベルの細部を図示する。
図４の中で示されるように、電流センス増幅器４５０は、ＮＭＯＳトランジスタ４５５、４６５の対応するドレイン４５７、４６７にそれぞれ接続されたドレイン４７４、４８４を有する１対のＰＭＯＳトランジスタ４７５、４８５を含んでいる。図３の中の増幅器３５０に類似して、図４の中のＰＭＯＳトランジスタ４７５、４８５は、グランド（あるいはＲＥＦＣ「バー」）に接続されたゲート４７８、４８８を有し、従って、抵抗性負荷を提供するようにトランジスタの線形領域で作動する。同様に、ＮＭＯＳトランジスタ４５５、４６５のゲート４５８、４６８は、他方のＮＭＯＳトランジスタ４６５、４５５のドレイン４６７、４５７にそれぞれ交叉接続されている。さらにまた、電流センス増幅器４５０は、信号のＲＥＦＣが高であるときに、ＮＭＯＳトランジスタ４５５、４６５のドレイン４５７、４６７をグランドに接続するためのプリチャージＮＭＯＳトランジスタ４９１、４９５を含んでいる。ＧＩＯライン４４０の信号ライン４４２Ａおよび４４２Ｂの上の入力電流は、電流センス増幅器４５０のＮＭＯＳトランジスタ４５５、４６５のソース４５６、４６６のところでノードにそれぞれ接続される。そして、電圧出力信号ＣＬＡＴ、ＣＬＡＴ＿は、ＮＭＯＳトランジスタ４５５、４６５のドレイン４５７、４６７のところでノードにそれぞれ接続される。ＰＭＯＳトランジスタ４７５、４８５のソース４７６、４８６は、周辺電圧供給部（「Ｖｃｃｐｅｒｉ」）４７２に接続される。
図４の中の電流センス増幅器４５０の動作は、図３Ｂに関して記述されたものと類似している。
しかしながら、この実施形態によって提供されるように、ソースフォロワ（ＳＦ）回路４２５を通してＧＩＯライン４４０にＬＩＯライン４１６を接続することは、図３Ｂに関して上に述べられたＶｃｃａ沈下問題からの救済を提供する。すなわち、図４のソースフォロワ回路４２５および電流センス増幅器４５０では、Ｖｃｃａパワーが用いられないので、Ｖｃｃａ沈下によってもたらされるＧＩＯ４４０の上に影響はない。これは、低いＶｃｃ状態でも安定した電流動作に帰着する。図４のソースフォロワ回路４２５および電流センス増幅器４５０の構成は、図３Ｂの構成中で提供されたものに対して、電流の向きを効果的に逆にする。すなわち、図４のソースフォロワ回路４２５および電流センス増幅器４５０の構成の中で、電流は、電流センス増幅器４５０からアレイ構成の中心ロジック部分（「スロート」）を通してソースフォロワ回路４２５へ流れる。読者がさらに理解するように、図４のソースフォロワ回路４２５および電流センス増幅器４５０は、ソースフォロワ回路４２５がソースフォロワ動作用の小さい負荷ノードを有するので、ＧＩＯ４４０の動的な電圧変動からの救済を提供する。事実、ＧＩＯ４４０は著しくは動かず、従って、より低い電力消費量が実現され得る。
疑似ソースフォロワの電流検知スキームまたはソースフォロワ（ＳＦ）回路４２５スキームを有するデータ経路３００を備えた動作において記述されたが、電流センス増幅器４００は、従来のデータ経路と共に同様に用いることもできる。
例えば、電流センス増幅器４００は、従来のデータ経路１００（図２）に接続され得る。そこでは、通過ゲート１３０、１３２がＬＩＯ１１６の信号ラインをＧＩＯ１４０の信号ラインに接続するために用いられる。前に説明された電流センス増幅器４００の負抵抗および再生動作に起因する有益性に加えて、電流センス増幅器４００への電圧降下が電流センス増幅器１５０への電圧降下を下回るので、電流センス増幅器４００は、図２の電流センス増幅器１５０のような従来の電流センス増幅器に比して、より低電圧で動作を可能にするように、データ経路１００と共に有利に用いることができる。
図５は、ＧＩＯにＬＩＯを接続する疑似ソースフォロワ回路を示す。図５の中で示される疑似ソースフォロワ回路は、図３Ｂに関して記述されたものと同じである。従って、図５は、ＬＩＯの１つの信号ライン５１８Ａに関連した疑似ソースフォロワ回路の一部分を示す。示された疑似ソースフォロワ回路の部分は、ＮＭＯＳトランジスタ５３４Ａのゲート５３９に接続されたＬＩＯの信号ライン５１８Ａを図示する。ＮＭＯＳトランジスタ５３４Ａのドレイン５３６は、ＰＭＯＳトランジスタ５３０Ａのゲート５３５に印加されたアクティブ低のセクション選択信号ＳＥＣ＿／ＲｄＰｕｌＦに応じて、ＰＭＯＳトランジスタ５３０Ａ（それは、ＮＭＯＳトランジスタ５３４Ａを内部電圧供給部５２７（アレイ電圧供給部「Ｖｃｃａ」）に接続する）のドレイン５３３に接続されている。
図５の中で示されるように、ＮＭＯＳトランジスタ５３４Ａのソース５３７はＧＩＯの信号ラインに接続されている。前に述べられたように、この回路をより大きなメモリアレイ構成（例えば２Ｇｂ乃至４Ｇｂ）で使用することについての１つの潜在的な問題は、この構成では、ソースフォロワの電流の駆動しやすさがＶｃｃａに依存するということである。読者が認識するように、電流源はメモリチップの遠い端にあるアレイ電力部である。ここで、電流の駆動しやすさはアレイ電力部のレベルにおける変異によって影響を受ける場合がある。従って、電流の駆動しやすさは、センス増幅器の活性化によってもたらされるＶｃｃａ沈下によって影響を受けるだろう。
図６は、ＬＩＯをＧＩＯに接続する開放ドレイン構成を示す。図６の開放ドレイン機構では、ＬＩＯ６１６の信号ライン６１８Ａおよび６１８Ｂは、ソースが接続された１対のＮＭＯＳトランジスタ６３４Ａ、６３４Ｂにそれぞれ接続されている。各信号ライン６１８Ａ、６１８Ｂは、およびＮＭＯＳトランジスタ６３４Ａ、６３４Ｂのゲート６３９Ａ、６３９Ｂにそれぞれ接続されている。図６に示されるように、ＮＭＯＳトランジスタ６３４Ａおよび６３４Ｂの各々のドレイン６３６Ａおよび６３６Ｂは、ＧＩＯのそれぞれの信号ライン６４２Ａおよび６４２Ｂに接続されている。ＮＭＯＳトランジスタ６３４Ａ、６３４Ｂのソース６３７Ａ、６３７Ｂは、グランドに接続されたソース６３１を有する別のＮＭＯＳトランジスタ６３０のドレイン６３３に接続されている。この開放ドレイン機構では、セクション選択信号ＳＥＣ／ＲｄＰｕｌＦは、ＮＭＯＳトランジスタ６３０のゲート６３５に印加される。これにより、ＮＭＯＳトランジスタ６３４Ａおよび６３４Ｂのドレイン６３６Ａおよび６３６Ｂに接続された、ＧＩＯの信号ライン６４２Ａおよび６４２Ｂは、ＮＭＯＳトランジスタ６３０のゲート６３５に印加されたアクティブ高のセクション選択信号ＳＥＣ＿／ＲｄＰｕｌＦに応じて、グランドに接続される。
この回路をより大きなメモリアレイ構成（例えば２Ｇｂ乃至４Ｇｂ）で使用するとともにより低い電力で実現することについての１つの潜在的な問題は、ＮＭＯＳトランジスタ６３４Ａおよび６３４ＢがＶｇｓ差を検出するにはＶｇｓが大きすぎて、ＧＩＯの小さな電流差信号ライン６４２Ａ、６４２Ｂおよび電位検知動作の遅れを招くかも知れない、ということである。Ｖｄが十分に大きいならば、ＮＭＯＳトランジスタ６３４Ａおよび６３４Ｂは飽和領域で作動するだろう。ここで、ＧＩＯの信号ライン６４２Ａ、６４２Ｂ上の電流差を表す、ＮＭＯＳトランジスタ６３４Ａおよび６３４Ｂのドレイン電流Ｉｄは、（Ｖｇｓ−Ｖｔｈ）２に比例する。
図７Ａ−７Ｃは、本開示に従ってＬＩＯをＧＩＯに接続する様々なソースフォロワの実施形態を図示する。図７Ａは、図４に関して説明された実施形態を図示する。したがって、上記ソースフォロワ回路は、また、ソースが接続された１対のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂ（また、第１および第２のＮＭＯＳトランジスタと呼ばれる）に接続されたＬＩＯの信号ライン７１８Ａおよび７１８Ｂを示す。各信号ライン７１８Ａ、７１８Ｂは、ＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのゲート７３９Ａおよび７３９Ｂにそれぞれ接続されている。
図７Ａの実施形態で示されるように、ＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂの各々のドレイン７３６Ａおよび７３６Ｂ中は、ＧＩＯのそれぞれの信号ライン７４２Ａおよび７４２Ｂに接続されている。第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのソース７３７Ａおよび７３７Ｂは、第３のＮＭＯＳトランジスタ７４６のソース７４７に接続されている。図７Ａの実施形態で示されるように、第３のＮＭＯＳトランジスタ７４６のゲート７４９は基準電圧供給部（Ｖｒｅｆ）に接続されている。第４のＮＭＯＳトランジスタ７３０は、グランドに接続されたソース７３１、および第３のＮＭＯＳトランジスタ７４６のドレイン７４８に接続されたドレイン７３３を有している。ソースフォロワ回路７２５では、セクション選択信号ＳＥＣ／ＲｄＰｕｌＦは、第４のＮＭＯＳトランジスタ７３０のゲート７３５に印加される。ＧＩＯ７４０の信号ライン７４２Ａおよび７４２Ｂ（第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのドレイン７３６Ａおよび７３６Ｂが接続されている）は、第４のＮＭＯＳトランジスタ７３０のゲート７３５に印加されたアクティブ高のセクション選択信号ＳＥＣ＿／ＲｄＰｕｌＦに応じて、グランドに接続される。従って、ソースフォロワ動作のような開放ドレインは、第３のＮＭＯＳトランジスタ７４６のポジショニングによって生成される。
しかしながら、当業者が理解するように、図７Ａの実施形態では、Ｖｃｃａ依存性および検知速度依存性がない。さらに、図６の開放ドレイン構成と比較して、図７Ａの実施形態はより小さなＶｇｓを提供する。第３のＮＭＯＳトランジスタ７４６の実施は、第１および第２のＮＭＯＳトランジスタ７３４Ａ、７３４Ｂのソース７３７Ａおよび７３７Ｂと第３のＮＭＯＳトランジスタ７４６のソース７４７との間のところのノードで、小さな負荷のためのソースフォロワ動作に備える。この実施形態中では、第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂが小さなＶＤＳのお陰で線形領域で作動するので、電流の駆動しやすさはＶｇｓとＶｄとの両方の依存性を持っている。
図７Ｂの実施形態は、図７Ａの中で示された実施形態の変形である。上記実施形態は、第１および第２のＮＭＯＳトランジスタ４３４Ａおよび４３４Ｂｋゲート７３９Ａおよび７３９Ｂにそれぞれ接続されたＬＩＯの信号ライン７１８Ａおよび７１８Ｂを示す。しかしながら、図７Ｂの実施形態では、第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのソースノード７３７Ａおよび７３７Ｂは分離されている。ＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂの各々のドレイン７３６Ａおよび７３６Ｂは、ＧＩＯのそれぞれの信号ライン７４２Ａおよび７４２Ｂに接続されている。第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのソース７３７Ａおよび７３７Ｂは、各々独立して、ドレインが接続された１対のＮＭＯＳトランジスタ７４６Ａおよび７４６Ｂ（また、第３および第４のＮＭＯＳトランジスタと呼ばれる）のソース７４７Ａおよび７４７Ｂにそれぞれ接続されている。図７の実施形態中で示されるように、第３および第４のＮＭＯＳトランジスタ７４６Ａおよび７４６Ｂのゲート７４９Ａおよび７４９Ｂは、互いに基準電圧供給部（Ｖｒｅｆ）に接続されている。第５のＮＭＯＳトランジスタ７３０は、グランドに接続されたソース７３１、および第３および第４のＮＭＯＳトランジスタ７４６Ａおよび７４６Ｂのドレイン７４８Ａおよび７４８Ｂに接続されたドレイン７３３を有している。図７Ｂの実施形態では、セクション選択信号ＳＥＣ／ＲｄＰｕｌＦは、第５のＮＭＯＳトランジスタ７３０のゲート７３５に印加される。
図７Ｃの実施形態は、図７Ｂの中で示された実施形態の変形である。図７Ｃの実施形態は、図７Ｂの中で示された構成と同じ回路構成を含み、第１および第２のＮＭＯＳトランジスタの７３７Ａおよび７３７Ｂのソース領域７３４Ａおよび７３４Ｂ間に平衡化するための第６のＮＭＯＳトランジスタが追加されている。このように、図７Ｃの実施形態は、第１のＮＭＯＳトランジスタ７３４Ａのソース領域７３７Ａに接続されたドレイン７５３、第２のＮＭＯＳトランジスタ７３４Ｂのソース領域７３７Ｂに接続されたソース７５２、および平衡化信号が印加されるゲート７５４を有する第６のＮＭＯＳトランジスタ７５１を図示する。それにより、平衡期間に、分離された第１および第２のＮＭＯＳトランジスタ７３４Ａおよび７３４Ｂのソース７３７Ａおよび７３７Ｂが平衡化される。
図８は、メモリ装置８０１（そこでは、本発明の実施形態によるデータ経路および／または電流センス増幅器が実現され得る）を有するコンピュータ回路８０２を含むプロセッサベースのシステムのブロック図である。コンピュータ回路８０２は、メモリ装置へ書き込みデータを提供するとともにメモリ装置からデータを読み出すために、アドレス、データおよびコントロールバスを通してメモリ装置８０１に接続されている。コンピュータ回路８０２は、特定の計算またはタスクを行なう特定のソフトウェアを実行するような、様々な計算する機能を行なうための回路を含んでいる。さらに、計算機装置８００は、操作者が計算機装置にインターフェイスすることを可能にするためにコンピュータ回路８０２に接続された、キーボードまたはマウスのような１つ又はそれ以上の入力装置８０４を含んでいる。また、計算機装置８００は、典型的にはプリンタとビデオ端末を含む出力装置などのような、コンピュータ回路８０２に接続された１つ又はそれ以上の出力装置８０６を含んでいる。１つ又はそれ以上のデータ記憶装置８０８が、データを蓄え、および／または外部記憶装置からデータを検索するために、コンピュータ回路８０２に接続され得る。典型的な記憶装置８０８の例は、ハードディスク、フロッピーディスク、カセットテープ、読み出し専用のコンパクトディスク（ＣＤ−ＲＯＭ）およびコンパクトディスク読出し書込み（ＣＤ−ＲＷ）メモリ、ディジタル・ビデオディスク（ＤＶＤ）などを含む。
特定の実施形態がここに図示され記述されたが、当業者は、示された特定の実施形態の代わりに同じ結果を達成すると意図された構成を用いることができることを認識するだろう。この開示は、本開示の様々な実施形態の適用または変形を包含するように意図されている。上記の説明が、限定的なものではなく例示である態様でなされたことが、理解されるべきである。上記の実施形態の組合わせ、および特にここに記述されない他の実施形態は、上記の説明を参照することで、当業者には明らかである。本開示の様々な実施形態の範囲は、上記の構造および方法が用いられる他の応用を含んでいる。したがって、本開示の様々な実施形態の範囲は、別紙の請求項に関して、そのような請求項が与えられる等価物の全範囲を加えて、決定されるべきである。
先の詳細な説明では、開示を合理化する目的で、様々な特徴が単一の実施形態中で一まとめにされている。開示のこの方法は、本開示の示された実施形態が各請求項で明示された特徴よりも多くの特徴を用いなければならないという意図を反映している、とは解釈されるべきではない。むしろ、別紙の請求項が反映するように、発明の主題は、単一の示された実施形態のすべての特徴よりも少ない。そこで、別紙の請求項は、各請求項が別個の実施形態として独自に成り立つ状態で、詳細な説明にここに組み入れられる。
一例のメモリ装置を示す図である。 メモリ装置用の一例のデータ経路を示す図である。 読み出し動作用の疑似ソースフォロワの回路を備えた異なった電流センス機構を示す図である。 図３Ａ中に示されたデータ経路の異なったレベルの細部を示す図である。 代替の低電圧データ経路および電流センス増幅器のための一実施形態を示す図である。 ＬＩＯをＧＩＯに接続する疑似ソースフォロワ回路を示す図である。 ＬＩＯをＧＩＯに接続する開放ドレイン機構を示す図である。 ＬＩＯをＧＩＯに接続する様々なソースフォロワの実施形態を示す図である。 ＬＩＯをＧＩＯに接続する様々なソースフォロワの実施形態を示す図である。 ＬＩＯをＧＩＯに接続する様々なソースフォロワの実施形態を示す図である。 本発明の実施形態によるデータ経路が実現することができるメモリ装置を有するプロセッサベースのシステムのブロックダイヤグラムである。
符号の説明
３００ データ経路
３１６、４１６、６１６ ＬＩＯライン
３５０、４４０、７４０ ＧＩＯライン

Claims (29)

  1. 読み出し／書き込み回路に接続されたデータ経路であって、
    上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインと、
    第１および第２の信号ラインを有するグローバル入出力ラインと、
    ソースフォロワ回路とを備え、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいるデータ経路。
  2. 請求項１のデータ経路において、
    上記データ経路は、上記グローバル入出力ラインの第１および第２のラインに接続された出力データ増幅器を含んでいるデータ経路。
  3. 請求項２のデータ経路において、
    上記出力データ増幅器は電流センス増幅器であるデータ経路。
  4. 請求項３のデータ経路において、
    上記電流センス増幅器は、
    第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
    第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第１および第２のラインに接続されたソースを有し、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えているデータ経路。
  5. 請求項４のデータ経路において、
    上記プリチャージ回路は、第１および第２のプリチャージトランジスタを備え、各プリチャージトランジスタはそれぞれのＮＭＯＳトランジスタのソースに接続されたドレイン、プリチャージ活性化信号が印加されるゲート、およびグランドに接続されたソースを有しているデータ経路。
  6. 読み出し／書き込み回路に接続されたデータ経路であって、
    上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインと、
    第１および第２の信号ラインを有するグローバル入出力ラインと、
    ソースフォロワ回路とを備え、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、および上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第３および第４のＮＭＯＳトランジスタと、
    上記第３および第４のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第５のＮＭＯＳトランジスタとを含んでいるデータ経路。
  7. 読み出し／書き込み回路に接続されたデータ経路であって、
    上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインと、
    第１および第２の信号ラインを有するグローバル入出力ラインと、
    ソースフォロワ回路とを備え、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたソース、基準電圧供給部に接続されたゲート、および互いに接続されたドレインを有する第３および第４のＮＭＯＳトランジスタと、
    上記第３および第４のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第５のＮＭＯＳトランジスタと、
    上記第１のＮＭＯＳトランジスタのソース領域に接続されたドレイン、上記第２のＮＭＯＳトランジスタのソース領域に接続されたソース、および平衡化信号が印加されるゲートを有する第６のＮＭＯＳトランジスタとを含んでいるデータ経路。
  8. 第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
    第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、およびグローバル入出力ラインの第１および第２のラインに接続されたソースを有し、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備え、
    上記グローバル入出力ラインの第１および第２のラインはソースフォロワ回路に接続されている電流センス増幅器。
  9. 請求項８の電流センス増幅器において、
    上記プリチャージ回路は第３および第４のＮＭＯＳトランジスタを備え、各プリチャージトランジスタは、上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号が印加されるゲート、および互いにグランドに接続されたソースを有している電流センス増幅器。
  10. 請求項８の電流センス増幅器において、
    上記第１および第２の負荷回路は抵抗性の負荷素子である電流センス増幅器。
  11. 請求項８の電流センス増幅器において、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいる電流センス増幅器。
  12. 読み出し／書き込み回路に接続されたデータ経路であって、
    上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインと、
    第１および第２の信号ラインを有するグローバル入出力ラインと、
    ソースフォロワ回路とを備え、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタと、
    電流センス増幅器とを備え、
    上記電流センス増幅器は、
    第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
    第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第１および第２のラインに接続されたソースを有し、
    上記第１のソースおよび第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えているデータ経路。
  13. 請求項１２のデータ経路において、
    上記増幅器の第１および第２の負荷回路は第１および第２のＰＭＯＳトランジスタを備え、各ＰＭＯＳトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続されたドレインを含んでいるデータ経路。
  14. アドレスバスと、
    コントロールバスと、
    上記アドレスバスに接続されたアドレスデコーダと、
    上記コントロールバスに接続された制御回路と、
    上記アドレスデコーダおよび制御回路に接続されたメモリセルアレイと、
    上記メモリセルアレイに接続された読み出し／書き込み回路と、
    上記読み出し／書き込み回路に接続されたデータ経路とを備え、
    上記データ経路は、
    読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインと、
    第１および第２の信号ラインを有するグローバル入出力ラインと、
    ソースフォロワ回路とを備え、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲート、および互いに接続されたソースを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを含んでいるメモリ装置。
  15. 請求項１４のメモリ装置において、
    上記データ経路は、上記グローバル入出力ラインの第１および第２のラインに接続された電流センス増幅器を含み、
    上記電流センス増幅器は、 第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
    第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第１および第２のラインに接続されたソースを有し、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えているメモリ装置。
  16. 読み出し／書き込み回路に接続されたメモリアレイと、
    出力バッファと、
    上記読み出し／書き込み回路と出力バッファとの間に接続されたデータ経路とを備え、
    上記データ経路は、
    ソースフォロワ回路によって接続されたローカル入出力ラインおよびグローバル入出力ライン、上記読み出し／書き込み回路に接続されたローカル入出力ラインの第１および第２の信号ライン、並びに電流センス増幅器に接続された上記グローバル入出力ラインの第１および第２の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、並びに上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを備えるメモリ装置。
  17. 請求項１６のメモリ装置において、
    上記電流センス増幅器は、
    第１および第２の負荷回路を備え、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有し、
    第１および第２のＮＭＯＳトランジスタを備え、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子に接続されるとともに相補的な出力電圧信号を供給する出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、および上記グローバル入出力ラインの第１および第２のラインに接続されたソースを有し、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を備えているメモリ装置。
  18. プロセッサに基づいたシステムであって、
    データ入力装置と、
    データ出力装置と、
    上記データ入力装置および出力装置に接続されたプロセッサと、
    上記プロセッサに接続されたメモリ装置とを備え、
    上記メモリ装置は、メモリアレイの読み出し／書き込み回路と出力バッファとの間に接続されたデータ経路を含み、
    上記データ経路は、ソースフォロワ回路によって接続されたローカル入出力ラインおよびグローバル入出力ライン、上記読み出し／書き込み回路に接続されたローカル入出力ラインの第１および第２の信号ライン、並びに電流センス増幅器に接続された上記グローバル入出力ラインの第１および第２の信号ライン、上記出力バッファに接続された上記電流センス増幅器を含み、
    上記ソースフォロワ回路は、
    上記グローバル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたドレイン、並びに上記ローカル入出力ラインの第１および第２の信号ラインにそれぞれ接続されたゲートを有する第１および第２のＮＭＯＳトランジスタと、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、並びに基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタと、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号が印加されるゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタとを備えるシステム。
  19. 読み出し／書き込み回路から出力バッファにデータを接続する方法であって、
    ソースフォロワ回路の中で、グローバル入出力ラインの第１および第２の信号ラインを第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続すること、
    ローカル入出力ラインの第１および第２の信号ラインを上記第１および第２のＮＭＯＳトランジスタのゲートにそれぞれ接続することを含み、上記ローカル入出力ラインの第１および第２の信号ラインは読み出し／書き込み回路に接続されており、
    基準電圧供給部を上記ソースフォロワ回路における第３のＮＭＯＳトランジスタのゲートに接続することを含み、上記第３のＮＭＯＳトランジスタは上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソースを有しており、
    上記ソースフォロワ回路における第４のＮＭＯＳトランジスタのドレインを上記第３のＮＭＯＳトランジスタのドレインに接続することを含み、上記第４のＮＭＯＳトランジスタはグランドに接続されたソースを有しており、
    上記第４のＮＭＯＳトランジスタのゲートを選択信号に接続することを含む方法。
  20. 請求項１９の方法において、
    上記グローバル入出力ラインの第１および第２の信号ライン間の電流差を検知することを含む方法。
  21. 請求項１９の方法において、
    上記電流センス増幅器の中で、グローバル入出力ラインの第１および第２の信号ラインを第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続すること、
    各ＮＭＯＳトランジスタにおけるドレインを負荷回路に接続することを含み、上記負荷回路は、周辺電圧供給部に接続された第１の端子、および各ＮＭＯＳトランジスタにおけるドレインにそれぞれ接続された第２の端子を有し、各ＮＭＯＳトランジスタのゲートは他方のＮＭＯＳトランジスタのドレインに接続されており、
    プリチャージ回路を上記第１および第２のＮＭＯＳトランジスタのソースに接続することを含む方法。
  22. 請求項２１の方法において、
    上記各ＮＭＯＳトランジスタにおけるドレインを負荷回路に接続することは、各ＮＭＯＳトランジスタにおけるドレインを第１および第２のＰＭＯＳトランジスタのドレインにそれぞれ接続することを含み、各ＰＭＯＳトランジスタは、上記周辺電圧供給部に接続されたソース、およびグランドに接続されたゲートを有している方法。
  23. 請求項２１の方法において、
    上記プリチャージ回路を上記第１および第２のＮＭＯＳトランジスタのソースに接続することは、
    第３および第４のＮＭＯＳトランジスタのドレインを上記第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続することを含み、上記第３および第４のＮＭＯＳトランジスタは互いにグランドに接続されたソースを有しており、
    プリチャージ活性化信号を上記第３および第４のＮＭＯＳトランジスタのゲートに接続することを含んでいる方法。
  24. 読み出し／書き込み回路から出力バッファにデータを接続する方法であって、
    ローカル入出力ラインおよびグローバル入出力ラインをソースフォロワ回路を通して接続することを含み、上記ローカル入出力ラインの第１および第２の信号ラインは上記読み出し／書き込み回路に接続され、上記グローバル入出力ラインの第１および第２の信号ラインは電流センス増幅器に接続され、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れ、
    上記グローバル入出力ラインの第１および第２の信号ライン間の電流差を検知することと、
    上記検知された電流差に基づいた出力電圧信号を生成することを含む方法。
  25. 読み出し／書き込み回路用のデータ経路を形成する方法であって、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイの中心ロジック部分にソースフォロワ回路を形成することを含み、
    上記ソースフォロワ回路を形成することは、
    互いに接続されたソースを有する第１および第２のＮＭＯＳトランジスタを形成すること、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたソース、および基準電圧供給部に接続されたゲートを有する第３のＮＭＯＳトランジスタを形成すること、
    上記第３のＮＭＯＳトランジスタのドレインに接続されたドレイン、選択信号ラインに接続されたゲート、およびグランドに接続されたソースを有する第４のＮＭＯＳトランジスタを形成することを含み、
    読み出し／書き込み回路並びに第１および第２のＮＭＯＳトランジスタのゲートにそれぞれ接続された第１および第２の信号ラインを有するローカル入出力ラインを形成すること、
    上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続された第１および第２の信号ラインを有するグローバル入出力ラインを形成することを含む方法。
  26. 請求項２５の方法において、
    電流センス増幅器を形成することを含み、
    上記センス増幅器を形成することは、
    第１および第２の負荷回路を形成することを含み、各負荷回路は周辺電圧供給部に接続された第１の端子を有するとともに第２の端子を有する状態にされ、
    第１および第２のＮＭＯＳトランジスタを形成することを含み、各ＮＭＯＳトランジスタは、それぞれの負荷回路の第２の端子および出力バッファに接続されたドレイン端子、他方のＮＭＯＳトランジスタのドレインに接続されたゲート、並びに上記グローバル入出力ラインの第１および第２のラインに接続されたソースを有する状態にされ、
    上記第１および第２のＮＭＯＳトランジスタのソースに接続されたプリチャージ回路を形成することを含む方法。
  27. 請求項２６の方法において、
    上記第１および第２の負荷回路を形成することは、第１および第２のＰＭＯＳトランジスタを形成することを含み、各ＰＭＯＳトランジスタは、周辺電圧供給部に接続されたソース、グランドに接続されたゲート、および上記増幅器の上記第１および第２のＮＭＯＳトランジスタのドレインにそれぞれ接続されたドレインを有する状態にされる方法。
  28. 請求項２６の方法において、
    上記増幅器の上記プリチャージ回路を形成することは、第３および第４のＮＭＯＳトランジスタを形成することを含み、それらの第３および第４のＮＭＯＳトランジスタの各々は、第１および第２のＮＭＯＳトランジスタのソースにそれぞれ接続されたドレイン、プリチャージ活性化信号ラインに接続されたゲート、並びに互いにグランドに接続されたソースを有する状態にされる方法。
  29. 読み出し／書き込み回路用のデータ経路を形成する方法であって、
    上記読み出し／書き込み回路に接続された第１および第２の信号ラインを有するローカル入出力ラインを形成すること、
    電流センス増幅器に接続された第１および第２の信号ラインを有するグローバル入出力ラインを形成すること、
    上記グローバル入出力ラインの第１および第２の信号ラインを上記ローカル入出力ラインの第１および第２の信号ラインに接続するソースフォロワ回路を形成することを含み、それにより読み出し動作中に上記電流センス増幅器から上記ソースフォロワ回路へ電流が流れる方法。
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