DE4207085A1 - Datenleseschaltkreis - Google Patents

Datenleseschaltkreis

Info

Publication number
DE4207085A1
DE4207085A1 DE4207085A DE4207085A DE4207085A1 DE 4207085 A1 DE4207085 A1 DE 4207085A1 DE 4207085 A DE4207085 A DE 4207085A DE 4207085 A DE4207085 A DE 4207085A DE 4207085 A1 DE4207085 A1 DE 4207085A1
Authority
DE
Germany
Prior art keywords
current
channel mosfet
line pair
bit line
data bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE4207085A
Other languages
English (en)
Other versions
DE4207085B8 (de
DE4207085B4 (de
Inventor
Seung Han Ahn
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of DE4207085A1 publication Critical patent/DE4207085A1/de
Application granted granted Critical
Publication of DE4207085B4 publication Critical patent/DE4207085B4/de
Publication of DE4207085B8 publication Critical patent/DE4207085B8/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Description

Die Erfindung betrifft einen Datenleseschaltkreis und insbeson­ dere einen Datenleseschaltkreis zum Lesen von Daten, welche mittels eines Datenbusleitungspaares übermittelt werden, durch Abtasten einer Stromdifferenz in einem Halbleiterschaltkreis.
Ein bisher bekannter Datenleseschaltkreis wird mit Bezugnahme auf die Fig. 1 und 2 im folgenden beschrieben. Fig. 1 zeigt einen Datenleseschaltkreis mit einem Bitleitungsleseverstärker 1, schaltenden N-Kanal-FETs (N2 und N3), welche mit Datenbus­ leitungen (DL1 und DL2) verbunden sind, mit Kondensatoren (CDB und CDB1) und mit einem Datenbusleitungleseverstärker 2. Der Bitleitungsleseverstärker 1 besteht aus einem N-Kanal-FET (N1), dessen Gate mit der Wortleitung und dessen Quelle mit der Bit­ leitung (BL 1) verbunden ist, mit einem Bitleitungslese­ verstärker 11, der zwischen die Bitleitungen (BL 1 und BL 2) geschaltet ist, und den Kondensatoren (CBL und CBL1), welche mit den Bitleitungen (BL 1 und BL 2) verbunden sind. Der Daten­ busleitungsleseverstärker 2 umfaßt einen P-Kanal-MOSFET (P1), einen P-Kanal-MOSFET (P2) und die N-Kanal-MOSFETs (N 4 und N 5). Dabei ist die Senke des P-Kanal-MOSFETs (P1) mit dessen Gate verbunden, und die Quelle und das Gate des P-Kanal-MOSFETs (P2) waren mit der Quelle bzw. dem Gate des P-Kanal-MOSFETs (P1) verbunden. Die Senken der N-Kanal-MOSFETs (N4 und N5) sind mit den Senken der P-Kanal-MOSFETs (P1 und P2) verbunden, und deren Gates sind mit den Senken der N-Kanal- MOSFETs (N2 und N3) verbunden. Ferner umfaßt der Datenbusleitungsleseverstärker einen N-Kanal-MOSFET (N6), dessen Senke mit den Quellen der N-Kanal-MOSFETs (N4 und N5) verbunden ist.
Wenn das Datenwortleitung-Auswahlsignal (⌀0) auf den N-Kanal- MOSFET (N1) gegeben wird, wird eine Spannungsdifferenz zwischen den Bitleitungen aufgrund der in einer Speicherzelle gespei­ cherten Daten (in Fig. 1 nicht dargestellt) hervorgerufen. Wenn der Leseverstärker 11 durch das Steuersignal (⌀1) akti­ viert wird, wird die Spannungsdifferenz zwischen den Bitleitun­ gen (BL1 und BL2) verstärkt und das Steuerschaltsignal (⌀2) wird an die schaltenden MOSFETs (N1 und N2) gegeben, so daß diese verstärkte Spannung auf die Datenbusleitungen (DL1 und DL2) gegeben wird. Dann ergibt sich aufgrund einer Ladungsver­ teilung auf die Bitleitungskondensatoren (CBL und CBL1) und die Datenleitungskondensatoren (CDB und CDB1) ein Spannungsoffset, wie in Fig. 2 gezeigt. Danach wird entsprechend dem Betriebs­ signal (⌀3) der Datenbusleitungsleseverstärker 2 aktiviert, welcher die Spannungsdifferenz als Ausgangssignal abgibt.
Der bekannte Datenleseschaltkreis bereitete Probleme wegen der verzögerten Betriebs- oder Reaktionszeit und der Leistungsauf­ nahme, die durch die Ladungsverteilung in den Kondensatoren hervorgerufen wurde, wodurch die Betriebs- bzw. Reaktionszeit noch mehr verzögert wurde, da die Spannungen in den Bitleitun­ gen und den Datenbusleitungen wieder auf dieselbe Spannung nach dem Datenabtastvorgang gebracht werden müssen.
Die vorliegende Erfindung stellt sich die Aufgabe, einen Daten­ leseschaltkreis zu schaffen, der eine Ladungsverteilung durch eine direkte Verbindung zwischen den Bitleitungen und den Datenbusleitungen vermeidet, der die Leistungsaufnahme, hervor­ gerufen durch die Ladung und Entladung der Datenbusleitungen, beim Datenbusleseverstärker entsprechend der Stromdifferenz vermeidet und der dieselbe Spannung zwischen den Datenbuslei­ tungen erhält.
Diese Aufgabe wird durch einen Datenleseschaltkreis der ein­ gangs beschriebenen Art mit folgenden Merkmalen erfindungsgemäß gelöst:
  • - ein Bitleitungspaar;
  • - eine Wortleitung;
  • - das Datenbusleitungspaar;
  • - einen Bitleseverstärker, welcher mit dem Bitleitungspaar und der Wortleitung verbunden ist;
  • - einen Spannung-zu-Strom-Konverter, welcher mit dem Bit­ leseverstärker mittels dem Bitleitungspaar verbunden ist zur Konvertierung der Spannungsdifferenz zwischen den Bitleitungen in eine Stromdifferenz;
  • - eine Stromabtastschaltung, welche mit dem Datenbuslei­ tungspaar und einer Leistungsquelle verbunden ist und welche einen zu dem Datenbusleitungspaar fließenden Strom abtastet und dieselbe Spannungsdifferenz zwischen dem Datenbusleitungspaar aufrechterhält;
  • - eine Strom-zu-Spannungskonverter- und Verstärkerschal­ tung, welche mit der Stromabtastschaltung verbunden ist und welche die in der Abtastschaltung auftretende Strom­ differenz in eine Spannungsdifferenz umsetzt und diese Spannungsdifferenz verstärkt.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind Gegen­ stand der Unteransprüche.
Diese und weitere Vorteile der Erfindung werden im folgenden anhand der Zeichnung noch näher erläutert. Es zeigen im einzel­ nen:
Fig. 1 einen bislang bekannten Datenleseschaltkreis;
Fig. 2 das Spannungszeitdiagramm des bekannten Datenleseschalt­ kreises;
Fig. 3 einen erfindungsgemäßen Datenleseschaltkreis.
Die Fig. 1 und 2 wurden bereits zuvor im einzelnen beschrie­ ben.
Fig. 3 zeigt einen erfindungsgemäßen Datenleseschaltkreis, wo­ bei die Bezugszeichen N1, N4 bis N12 N-Kanal-MOSFETs, die Be­ zugszeichen P1 und P2 P-Kanal-MOSFETs, das Bezugszeichen 1 ei­ nen Bitleitungsleseverstärker, das Bezugszeichen 3 einen Span­ nung-Zu-Stromkonverter, das Bezugszeichen 4 einen Stromabtast­ schaltkreis, das Bezugszeichen 5 einen Strom-Zu-Span­ nungskonverter- und Verstärkerschaltkreis bezeichnen.
Wie in Fig. 3 gezeigt, umfaßt der erfindungsgemäße Datenlese­ schaltkreis den Bitleitungsleseverstärkerschaltkreis 1, den Spannungs-Zu-Strom-Konverter 3 zum Umwandeln der Spannungsdif­ ferenz zwischen den Bitleitungen (BL1 und BL2) in eine Strom­ differenz, den Stromabtastschaltkreis 4, welcher mit dem Span­ nungs-Zu-Strom-Konverter 3 über die Datenbusleitungen (DL1 und DL2) verbunden ist, den Strom-Zu-Spannungs-Konverter- und Ver­ stärkerschaltkreis 5, welcher mit dem Stromabtastschaltkreis 4 verbunden ist, und die Kondensatoren (CDB und CDB1), welche mit den Datenbusleitungen (DL1 und DL2) verbunden sind.
Der Bitleitungsleseverstärkerschaltkreis 1 umfaßt den N-Kanal-MOSFET (N1), dessen Gate mit der Wortleitung (WL), des­ sen Quelle mit der Bitleitung (BL1) und dessen Senke mit dem Kondensator (C1) verbunden sind. Die Kondensatoren (CBL und CBL1) sind jeweils mit einem Anschluß mit den Bitleitungen (BL1 bzw. BL2) verbunden, während der jeweils andere Anschluß mit Masse verbunden ist. Die Bitleitungsleseverstärkerschaltung 1 umfaßt ferner den Bitleitungsleseverstärker 11.
Der Spannungs-Zu-Strom-Konverter 3 umfaßt zwei N-Kanal-MOSFETs (N7 und N8), deren Gates mit den Bitleitungen (BL1 und BL2), deren Senken mit den Datenbusleitungen (DL1 und DL2) und deren Quellen mit einer Steuersignalversorgungsleitung (⌀4) verbunden sind.
Der Stromabtastschaltkreis 4 umfaßt zwei N-Kanal-MOSFETs (N11 und N12), die mit ihren Senken mit der Spannungsversorgung (VDD) verbunden sind und die ein Steuersignal (⌀5) an ihren Gates empfangen. Der N-Kanal-MOSFET (N9) ist mit seiner Senke mit der Quelle des N-Kanal-MOSFETs (N11) verbunden und mit sei­ nem Gate mit der Quelle des N-Kanal-MOSFET (N12) sowie mit sei­ ner Quelle mit der Datenbusleitung (DL2). Der N-Kanal-MOSFET (N10), dessen Senke mit der Quelle des N-Kanal MOSFET (N12) und dessen Gate mit der Quelle des N-Kanal MOSFET (N11) verbunden ist, ist mit seiner Quelle mit der Datenbusleitung (DL1) ver­ bunden.
Der Strom-Zu-Spannungs-Konverter- und Verstärkungsschaltkreis 5 umfaßt den P-Kanal-MOSFET (P1), dessen Gate mit dessen Senke verbunden ist, den P-Kanal MOSFET (P2), dessen Quelle und Gate mit der Quelle bzw. dem Gate des P-Kanal-MOSFETs (P1) verbunden sind, und die N-Kanal-MOSFETs (N4 und N5), deren Senken mit den Senken der P-Kanal-MOSFETs und deren Gates mit den Senken der N-Kanal-MOSFETs (N9 und N10) verbunden sind, sowie einen N-Ka­ nal-MOSFET (N6), wobei ein Steuersignal (⌀3) auf dessen Gate gegeben wird und wobei dessen Senke mit den Quellen der N-Kanal MOSFETs (N4 und N5) verbunden ist.
Ein Strom fließt zu den Senken der N-Kanal MOSFETs (N7 und N8), wenn eine Spannungsdifferenz zwischen den Bitleitungen (BL1 und BL2) durch die Steuersignale (⌀0 und ⌀1) hervorgerufen wird. Das Steuersignal (⌀4) wird dann von dem logischen Zustand "high" zu dem logischen Zustand "low" geschaltet. Zu diesem Zeitpunkt liegt die Spannung der Bitleitungen an den Gates der N-Kanal-MOSFETs (N7 und N8) an und deshalb wird die Spannungs­ differenz in eine Stromdifferenz umgewandelt. Ein Strom (I1), der durch das Steuersignal (⌀5) hervorgerufen wird, fließt zu der Datenbusleitung (BL1) durch die N-Kanal-MOSFETs (N12 und N10) und ein Strom (I2) fließt zu der Datenbusleitung (DL2) durch die N-Kanal-MOSFETs (N11 und N9). Dementsprechend ist die Gate-Quellenspannung (VGS12) des N-Kanal-MOSFETs (N12) dieselbe wie die Gate-Quellenspannung (VGS10) und die Gate-Quellen­ spannung (VGS11) des N-Kanal-MOSFETs (N11) ist dieselbe wie die Gate-Quellenspannung (VGS 9) des N-Kanal-MOSFET (N9).
Wenn die dem logischen Zustand "high" entsprechende Spannung (dies bedeutet VDD) auf die Steuersignalversorgungsleitung (⌀3) gegeben wird, ist die Spannung (VA) am Punkt A der Datenleitung DL1 VDD - VGS11 - VG10 und die Spannung (VB) am Punkt B der Da­ tenleitung DL2 VDD - VGS12 - VGS9. Dadurch bleibt, obwohl die Ströme, die in den Datenbusleitungen (DL1 und DL2) fließen, verschieden sind, die Spannung zwischen den Datenbusleitungen (DL1 und DL2) in den Punkten A und B dieselbe.
Wenn das Steuersignal (⌀3) auf das Gate des N-Kanal-MOSFETs (N6) gegeben wird, wird der Strom-Zu-Spannung-Konverter- und Verstärkungsschaltkreis 5 aktiviert, die Senkenspannung des N-Kanal-MOSFET (N9) wird auf das Gate des N-Kanal-MOSFET (N5) gegeben, die Senkenspannung des N-Kanal-MOSFETS (N10) wird auf das Gate des N-Kanal-MOSFETS (N4) gegeben und damit die Diffe­ renz zwischen den beiden Senkenspannungen verstärkt und auf den Ausgang ausgegeben.

Claims (5)

1. Datenleseschaltkreis zum Lesen von Daten, welche in ei­ ner Halbleiterschaltung mittels eines Datenbuslei­ tungspaares übermittelt werden, wobei der Schaltkreis umfaßt:
  • - ein Bitleitungspaar (BL1; BL2);
  • - eine Wortleitung (WL);
  • - das Datenbusleitungspaar (DL1; DL2);
  • - einen Bitleitungsleseverstärkerschaltung (1), welcher mit dem Bitleitungspaar (BL1; BL2) und der Wortlei­ tung (WL) verbunden ist;
  • - einen Spannung-Zu-Strom-Konverter (3), welcher mit der Bitleitungsleseverstärkerschaltung (1) mittels dem Bitleitungspaar (BL1; BL2) verbunden ist, zur Konvertierung der Spannungsdifferenz zwischen den Bitleitungen (BL1; BL2) in eine Stromdifferenz;
  • - eine Stromabtastschaltung (4), welche mit dem Daten­ busleitungspaar (DL1; DL2) und einer Leistungsquelle (VDD) verbunden ist und welche einen zu dem Datenbus­ leitungspaar (DL1; DL2) fließenden Strom abtastet und dieselbe Spannungsdifferenz zwischen dem Datenbuslei­ tungspaar aufrechterhält; und
  • - eine Strom-Zu-Spannungs-Konverter- und Verstärker­ schaltung (5), welche in der Stromabtastschaltung (4) auftretende Stromdifferenz in eine Spannungsdifferenz umsetzt und diese Spannungsdifferenz verstärkt.
2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß der Bitleitungsleseverstärkerschaltung (1) einen ersten N-Kanal-MOSFET (N1) umfaßt, dessen Gate mit der Wortlei­ tung (WL) verbunden ist, dessen Quelle (source) mit ei­ ner Bitleitung verbunden und dessen Senke (drain) mit einem Kondensator (C1) verbunden ist, daß ein Paar Kon­ densatoren (CBL; CBL1) mit beiden Bitleitungen (BL1; BL2) verbunden ist und daß ein Bitleitungsleseverstärker (11) zwischen das Bitleitungspaar (BL1; BL2) geschaltet ist.
3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der Spannung-Zu-Strom-Konverter (3) einen zweiten N-Ka­ nal-MOSFET (N7) umfaßt, welcher mit einer der Bitleitun­ gen (BL1) einen dritten N-Kanal-MOSFET (N8) umfaßt, wel­ cher mit der anderen Bitleitung (BL2) verbunden ist.
4. Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß der Stromabtastschaltkreis (4) einen vierten N-Kanal- MOSFET (N11), einen mit dem vierten N-Kanal-MOSFET ver­ bundenen fünften N-Kanal-MOSFET (N12), einen sechsten N-Kanal-MOSFET (N9), dessen Senke mit der Quelle des vierten N-Kanal-MOSFET (N11) und dessen Gate mit der Quelle des fünften N-Kanal-MOSFETs (N12) verbunden ist, sowie einen siebten N-Kanal-MOSFET (N10) umfaßt, wobei dessen Senke mit der Quelle des fünften N-Kanal-MOSFET (N12) und dessen Gate mit der Quelle des vierten N-Ka­ nal-MOSFET (N11) verbunden ist.
5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß der Strom-Zu-Spannungs-Konverter- und Verstärker­ schaltkreis (5) mit den Senken-Substraten des sechsten und siebten N-Kanal-MOSFET (N9; N10) verbunden ist.
DE4207085A 1991-03-06 1992-03-06 Datenleseschaltkreis Expired - Lifetime DE4207085B8 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR91-3584 1991-03-06
KR1019910003584A KR940003836B1 (ko) 1991-03-06 1991-03-06 데이타 감지회로

Publications (3)

Publication Number Publication Date
DE4207085A1 true DE4207085A1 (de) 1992-09-10
DE4207085B4 DE4207085B4 (de) 2009-02-26
DE4207085B8 DE4207085B8 (de) 2009-07-09

Family

ID=19311816

Family Applications (1)

Application Number Title Priority Date Filing Date
DE4207085A Expired - Lifetime DE4207085B8 (de) 1991-03-06 1992-03-06 Datenleseschaltkreis

Country Status (4)

Country Link
US (1) US5302867A (de)
JP (1) JP3113372B2 (de)
KR (1) KR940003836B1 (de)
DE (1) DE4207085B8 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100304813B1 (ko) * 1992-12-28 2001-11-22 사와무라 시코 부성저항회로와이를사용한슈미트트리거회로
JP3305449B2 (ja) * 1993-09-17 2002-07-22 富士通株式会社 半導体記憶装置
JPH08314795A (ja) * 1994-05-19 1996-11-29 Hitachi Ltd 記憶装置の読み出し回路及び記憶システム
JPH09213078A (ja) * 1996-02-01 1997-08-15 Hitachi Ltd 半導体メモリ、デバイス、信号の増幅方法、パストランジスタを制御するための方法および装置
JPH1050060A (ja) * 1996-07-25 1998-02-20 Texas Instr Inc <Ti> 非差動電流モード技術を用いたデータパスのための装置および方法
US8164362B2 (en) * 2000-02-02 2012-04-24 Broadcom Corporation Single-ended sense amplifier with sample-and-hold reference
JP2007207344A (ja) * 2006-02-01 2007-08-16 Micron Technology Inc 低電圧データ経路および電流センス増幅器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5320828A (en) * 1976-08-11 1978-02-25 Hitachi Ltd Sense amplifier circuit
JPS58168310A (ja) * 1982-03-30 1983-10-04 Fujitsu Ltd 出力回路
JPS61224192A (ja) * 1985-03-29 1986-10-04 Sony Corp 読出し増幅器
JPS62102499A (ja) * 1985-10-28 1987-05-12 Nec Corp メモリ回路
US4845681A (en) * 1987-10-02 1989-07-04 Honeywell Inc. GaAs SCFL RAM
JPH01155589A (ja) * 1987-12-11 1989-06-19 Hitachi Ltd 半導体記憶装置
US4954992A (en) * 1987-12-24 1990-09-04 Mitsubishi Denki Kabushiki Kaisha Random access memory having separate read out and write in bus lines for reduced access time and operating method therefor

Also Published As

Publication number Publication date
KR920018582A (ko) 1992-10-22
JPH0660655A (ja) 1994-03-04
KR940003836B1 (ko) 1994-05-03
JP3113372B2 (ja) 2000-11-27
DE4207085B8 (de) 2009-07-09
US5302867A (en) 1994-04-12
DE4207085B4 (de) 2009-02-26

Similar Documents

Publication Publication Date Title
DE3102799C2 (de) Halbleiter-Speichervorrichtung
DE3685615T2 (de) Leseverstaerkerschaltung.
DE2409058A1 (de) Regenerierschaltung fuer binaersignale nach art eines getasteten flipflops und verfahren zu deren betrieb
DE3932442A1 (de) Halbleiterspeicheranordnung
DE4115081A1 (de) Logikschaltung fuer asynchrone schaltungen mit n-kanal-logikblock und dazu inversem p-kanal-logikblock
DE3923632A1 (de) Versorgungsspannungswandler fuer hochverdichtete halbleiterspeichereinrichtungen
DE2740700B2 (de)
DE2300186A1 (de) Mos-pufferschaltung, insbesondere fuer ein mos-speichersystem
DE3781193T2 (de) Leseverstaerker.
DE3705875A1 (de) Halbleiterspeicherschaltung
EP0056433B1 (de) Leseschaltung für einen monolithisch integrierten Halbleiterspeicher
DE3236729C2 (de)
EP0111741A2 (de) Integrierte Halbleiterschaltung mit einem dynamischen Schreib-Lese-Speicher
DE3311427A1 (de) Integrierter dynamischer schreib-lesespeicher
DE4207085A1 (de) Datenleseschaltkreis
DE3740314C2 (de)
EP0012802A1 (de) Dynamischer Halbleiterspeicher
DE4108996A1 (de) Halbleiterspeichereinrichtung mit beim datenlesen und datenschreiben verschiedenen bit- und wortleitungen
DE3329096C2 (de)
EP0064569A1 (de) Eingangsschaltung für einen monolithisch integrierten Halbleiterspeicher mit Feldeffekttransistoren
DE19525572C2 (de) Abfrageschaltung zum Verfolgen des Ladungstransfers duch Zugriffstransistoren in einem dynamischen Schreib-/Lese-Speicher
DE3923630C2 (de)
EP0087818B1 (de) Integrierter dynamischer Schreib-Lese-Speicher
DE3430145C2 (de) Halbleiter-Speichereinrichtung
DE69836183T2 (de) Selbstgetakteter sekundärer Abfühlverstärker mit Fensterdiskriminator

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8396 Reprint of erroneous front page
8364 No opposition during term of opposition
R071 Expiry of right
R071 Expiry of right