JP4034959B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4034959B2 JP4034959B2 JP2001348237A JP2001348237A JP4034959B2 JP 4034959 B2 JP4034959 B2 JP 4034959B2 JP 2001348237 A JP2001348237 A JP 2001348237A JP 2001348237 A JP2001348237 A JP 2001348237A JP 4034959 B2 JP4034959 B2 JP 4034959B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- bit
- bus
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、論理回路と混載されるＤＲＡＭマクロに有効なデータ入出力バス構成に関するものである。
【０００２】
【従来の技術】
近年、１つのチップ上に、ＤＲＡＭマクロをＣＰＵやＡＳＩＣなどの論理回路と混載させる混載DRAM技術が注目されている。この混載DRAM技術には、高速処理、低消費電力、チップ点数削減などの利点があり、様々な機器の性能アップに効果が大きい。この混載ＤＲＡＭマクロに要求されるデータビット幅は、チップの使用目的に応じて３２〜２５６ビットと様々である。従来、様々なデータビット幅のＤＲＡＭマクロを実現するために、データビット幅を設定するデータビット幅設定信号を作成し、この信号を外部から設定したり、又はメタルマスクを用いて設定する手法が用いられているが、入出力データバスについては、設定されるデータビット幅毎にメタルマスクで切り換える手法が一般的である。
【０００３】
図１８に、一例として最大２５６のデータビット幅に対応したＤＲＡＭマクロにおけるリードデータ転送回路のブロック図を示す。同図において、１９１は複数のメモリセルからなるメモリセルアレイ、１９２はプリアンプ回路、１９３はデータラッチ回路、１９４はデータ出力回路、１９５は制御回路である。
【０００４】
また、同図において、GIOはメモリセルアレイ上をグローバルにレイアウト配線され、
プリアンプ回路１９２に接続されるグローバルデータ線、PAOはプリアンプ回路１９２の出力信号をデータラッチ回路１９３に転送するプリアンプ出力信号線、RDBはデータラッチ回路１９３の出力信号をデータ出力回路１９４に転送するリードデータ信号線、DOはデータ出力回路１９４の出力信号を外部の論理回路などに出力する出力データ線である。更に、ADDは最大ビット幅３のアドレス信号、READは読出し動作指定信号、OEは前記アドレス信号ADD及び読出し動作指定信号READに基づいて制御回路１９５で生成される８ビットの出力バッファイネーブル信号であって、データ出力回路１９４に入力される。
【０００５】
図１８のリードデータ転送回路の動作を説明する。読出しサイクル時に、所望のメモリセルから読み出されたデータは、プリアンプ回路１９２で増幅された後、データラッチ回路１９３でラッチされ、データ出力回路１９４に入力される。データ出力回路１９４では、制御回路１９５で生成される出力バッファイネーブル信号OEに基づき、データラッチ信号線RDBのラッチデータが出力データ線DOから外部へ出力される。
【０００６】
図１９は、８ビットのデータを出力するデータ出力回路１９４のブロック図を示す。同図において、２００〜２０７は出力バッファ回路であり、各出力バッファ回路２００〜２０７は、制御回路１９５で生成される出力バッファイネーブル信号OE<７:0>によって制御される。出力バッファ回路２００〜２０７に接続された出力データ線DO<７:0>に対しては、設定されるデータビット幅毎に、メタルマスクによる短絡処理が行なわれる。例えば、データビット幅が２５６の場合、出力バッファ回路２００〜２０７に入力されるリードデータ信号線RDB<７:0>上のリードデータは、そのまま出力データ線DO<７:0>から外部に出力されるが、データビット幅が１２８の場合は、破線２１０で示すように隣接２ビットの出力データ線同士をメタルマスクで短絡処理し、１ビットの外部アドレス信号に基づいて選択される４個の出力バッファ回路（例えば２００、２０２、２０４、２０６）、及び４本の出力データ線ＤＯ<０,２,４,６>から４ビットのリードデータが出力される。同様に、データビット幅が６４の場合には、破線２１１で示すように隣接４ビットの出力データ線をメタルマスクで短絡処理し、２ビットの外部アドレス信号に基づいて選択される２個の出力バッファ回路（例えば２００、２０４）、及び２本の出力データ線ＤＯ<０,４>を介して２ビットのリードデータが出力され、データビット幅が３２の場合には、破線２１２で示すように８ビットの出力データ線をメタルマスクで短絡処理し、３ビットの外部アドレス信号に基づいて選択される１個の出力バッファ回路（例えば２００）、及び１本の出力データ線ＤＯ<０>を介して１ビットのリードデータが外部に出力される。
【０００７】
【発明が解決しようとする課題】
このように、従来では、データビット幅の異なるＤＲＡＭコアを設計する場合には、データビット構成毎にメタルマスク切換が必要となるため、マスク枚数や設計工数が増加してしまうという問題や、回路及びレイアウト等の設計データ管理が複雑になってしまうという問題があった。
【０００８】
また、データビット幅の広いDRAMマクロにおいては、テストデータ用のデータバスを設けて、データビット幅を圧縮して検査するのが一般的であるが、データビット幅毎にメタルマスク切換えが必要な前記従来の構成では、通常データ用の出力バッファ回路と同数のテストデータ用出力バッファ回路を設けなければならず、チップ面積が大きくなってしまうという問題があった。
【０００９】
本発明は、前記従来の問題点を解決するものであり、その目的は、データビット幅構成が異なるＤＲＡＭマクロを設計する場合でも、外部からデータビット幅を設定するだけで、データ入出力部におけるメタルマスク切換えが不要なＤＲＡＭマクロを実現する半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明では、リードデータ転送回路又はライトデータ転送回路において、リード又はライトデータバスを切換えるリード又はライトデータバス切換回路を設け、このデータバスの切換動作を、外部入力するデータビット幅設定信号に基づいて制御し、これにより、外部接続されるデータ線のビット幅に良好に対応した半導体記憶装置を得ることとする。
【００１１】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する４ビットのリードデータバスを１単位とし、前記単位となる４ビットのリードデータバスのうち、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記４ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、前記バス切換用及び遮断用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビットと（ｎ/４）ビットに切換えることを特徴とする。
【００１２】
請求項２記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する８ビットのリードデータバスを１単位とし、前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、前記２ビットの所定のリードデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビットおよび（n/8）ビットに切換えることを特徴とする。
【００１３】
請求項３記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する８ビットのリードデータバスを１単位とし、前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、９ビット目の新たなリードデータバスと、前記９ビット目のリードデータバスと前記２ビットの所定のリードデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記リードデータバス切換回路は、更に隣接する２ビットのリードデータバスを 1 単位として、前記単位となる２ビットのリードデータバス同士を接続するバス切換用スイッチ回路とを備え、前記バス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記リードデータバス切換回路において、単位となる８ビットのデータバスは、隣接する４ビットのリードデータバスと他の隣接する４ビットのデータバスとが線対称に配置され、前記９ビット目のリードデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのリードデータバスと他の隣接する４ビットのリードデータバスとの間にレイアウト配置されることを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記データ出力回路はｎ+（n/8）個の出力バッファ回路を備えたことを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項 1 、２、３及び４の何れか１項に記載の半導体記憶装置において、前記データ出力回路は複数の出力バッファ回路を備え、前記複数の出力バッファ回路のうち、データ読出し動作時に活性化する出力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各出力バッファ回路を指定する外部アドレス信号には依存しないことを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記データ出力回路は複数の出力バッファ回路を備え、前記複数の出力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する出力バッファ回路は、検査時に活性化する出力バッファ回路を兼用することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１、２、３及び４の何れか１項に記載の半導体記憶装置において、前記データ出力回路は、複数の出力バッファ回路と、前記複数の出力バッファ回路のうち、データ読出し動作時に非活性となる出力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えたことを特徴とする。
【００２０】
請求項１０記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する４ビットのライトデータバスを１単位とし、前記単位となる４ビットのライトデータバスのうち、所定の1ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記４ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、前記バス切換用及び遮断用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビットと（n/４）ビットとに切換えることを特徴とする。
【００２１】
請求項１１記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する８ビットのライトデータバスを１単位とし、前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、前記２ビットの所定のライトデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２２】
請求項１２記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレ イを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する８ビットのライトデータバスを１単位とし、前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、９ビット目の新たなライトデータバスと、前記９ビット目のライトデータバスと前記２ビットの所定のライトデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２３】
請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記ライトデータバス切換回路は、更に隣接する２ビットのライトデータバスを 1 単位とし、前記単位となる２ビットのライトデータバス同士を接続するバス切換用スイッチ回路とを備え、前記バス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２４】
請求項１４記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記ライトデータバス切換回路において、単位となる８ビットのライトデータバスは、隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとが線対称に配置され、前記９ビット目のライトデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとの間にレイアウト配置されることを特徴とする。
【００２５】
請求項１５記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記データ入力回路はn+（n/8）個の入力バッファ回路を備え、前記n＋（n/8）個の入力バッファ回路のうち、（n/8）個の入力バッファ回路の駆動能力は、他のn個の入力バッファ回路の駆動能力よりも高いことを特徴とする。
【００２６】
請求項１６記載の発明は、前記請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置において、前記データ入力回路は複数の入力バッファ回路を備え、前記複数の入力バッファ回路のうち、データ書込み動作時に活性化する入力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各入力バッファ回路を指定する外部アドレス信号には依存しないことを特徴とする。
【００２７】
請求項１７記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記データ入力回路は複数の入力バッファ回路を備え、前記複数の入力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する入力バッファ回路は、検査時に活性化する入力バッファ回路を兼用することを特徴とする。
【００２８】
請求項１８記載の発明は、前記請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置において、前記データ入力回路は、複数の入力バッファ回路と、前記複数の入力バッファ回路のうち、データ書込み動作時に非活性となる入力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えたことを特徴とする。
【００２９】
請求項１９記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記請求項１〜４の何れか１項に記載のリードデータ転送回路と、前記請求項１０〜１４の何れか１項に記載のライトデータ転送回路と、（n/8）ビットのデータマスク信号が入力されるマスクデータ入力回路と、前記マスクデータ入力回路からのデータマスク信号が入力され、これらのデータマスク信号のバスを切換えるマスクデータバス切換回路と、データビット幅設定信号に基づいて前記マスクデータ入力回路の入力動作及び前記マスクデータバス切換回路のバス切換動作を制御するマスク制御回路とを備え、前記データビット幅設定信号に基づいて、前記リードデータ転送回路のデータ出力回路から出力される並列データ、及び前記ライトデータ制御回路のデータ出力回路から前記メモリセルに書き込むデータの一部をマスクすることを特徴とする。
【００３０】
請求項２０記載の発明は、前記請求項１９記載の半導体記憶装置において、前記マスクデータバス切換回路からのデータマスク信号は、前記リードデータ転送回路の第２のリード制御回路及び前記ライトデータ転送回路のライトバッファ回路に入力され、前記第２のリード制御回路が前記データマスク信号に基づいて前記リードデータ転送回路のデータ出力回路からのリードデータの一部をマスクし、前記ライトバッファ回路が前記データマスク信号に基づいて前記メモリセルアレイへのライトデータの一部をマスクすることを特徴とする。
【００３１】
請求項２１記載の発明は、前記請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置において、前記データビット幅設定信号はパッドから供給され、扱う並列データのビット幅を使用目的に応じてボンディングオプションにより外部設定可能としたことを特徴とする。
【００３２】
請求項２２記載の発明は、前記請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置において、前記データビット幅設定信号は論理回路から供給され、扱う並列データのビット幅を使用目的に応じて前記論理回路から外部設定可能としたことを特徴とする。
【００３３】
以上により、請求項１〜２２記載の発明の半導体記憶装置では、リードデータ転送回路及びライトデータ転送回路にデータバス切換回路が設けられ、この切換回路のバス切換動作が、外部から入力されるデータビット幅設定信号に基づいて制御されて、データバス切換処理が電気的に行われる。従って、従来のようにメタルマスクの切り換えによってデータバス切換を行う必要がなく、外部からデータビット幅設定信号入力するだけで、接続するデータ線のビット幅に種々対応可能な半導体記憶装置が得られ、マスク枚数の削減と設計工数の削減とを図ることができる。
【００３４】
また、請求項７、１６記載の発明では、データビット幅設定信号によりデータビット幅が決定されると、そのデータビット幅に対応して、動作する出力又は入力バッファ回路が一意に固定的に決定されるので、動作しない出力又は入力バッファ回路への電源供給経路をカットできて、スタンバイリーク電流を低減でき、低消費電力化を図ることができる。
【００３５】
更に、請求項８、１７記載の発明では、データビット幅設定信号の設定ビット幅が最大ビット数ｎの（ｎ／８）の場合に活性化する出力バッファ回路、すなわちデータ線が外部接続される出力バッファ回路を、検査時に活性化する検査データ出力用のバッファ回路として兼用するので、従来のようにデータバス毎に検査データ用出力バッファ回路を設ける場合に比べて、検査データ用出力バッファ回路の削除が可能であり、チップサイズを縮小して低コスト化を図ることができる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態について、図面を参照しながら説明する。
【００３７】
図１は、本発明の第１の実施の形態の半導体記憶装置のブロック構成を示す。同図において、１はメモリセルアレイ、Ａは前記メモリセルアレイ１から読み出したデータを転送するリードデータ転送回路である。
【００３８】
前記リードデータ転送回路Ａにおいて、２はプリアンプ回路、３はデータラッチ回路、４はリードデータバス切換回路、５はデータ出力回路、６は第１のリード制御回路、７は第２のリード制御回路である。尚、本実施の形態のDRAMマクロは、最大２５６ビットのデータビット幅に対応できる構成であるとして説明する。
【００３９】
GIOは、メモリセルアレイ上をグローバルにレイアウト配線され、プリアンプ回路２に接続されるグローバルデータ線である。PAOはプリアンプ回路２の出力信号をデータラッチ回路３に転送するプリアンプ出力信号線、RDBはデータラッチ回路３の出力信号であるデータラッチ信号をリードデータバス切換回路４に転送するデータラッチ信号線である。DOUT及びDOUTXはリードデータバス切換回路４から出力されるリードデータをデータ出力回路５に転送するデータ出力線、DO及びDOXはデータ出力回路５の出力信号を外部出力するデータ線（外部接続されるデータ線）であって、外部の論理回路などに接続される。
【００４０】
また、ＭＳは、DRAMコアのデータビット幅、換言すれば前記データ出力回路５に接続されるデータ出力線Ｄ０のビット幅を外部から設定可能な２ビットのデータビット幅設定信号であって、前記第１及び第２のリード制御回路６、７の双方に入力される。また、ADDは最大ビット幅３のアドレス信号、READは読出し動作指定信号であって、第１のリード制御回路６に入力される。RSELは前記第１のリード制御回路６から出力される８ビットの信号であって、リードデータバス切換回路４に入力される。OBENは前記第２のリード制御回路６７から出力される４ビットの信号であって、データ出力回路５に入力される。
【００４１】
前記データビット幅設定信号ＭＳは、本半導体記憶装置に設ける電極パッドから内部に供給されるようにボンディングオプションとして構成しても良く、また、同一基板に混載された論理回路から供給されるように構成しても良い。このことは、以下に説明する第２及び第３の実施の形態でも同様である。
【００４２】
次に、図１の半導体記憶装置の動作を説明する。尚、各信号線ＧＩＯ、ＰＡＯ、ＲＤＢ、ＤＯＵＴ及びＤＯ上のデータに各信号線と同一符号を付して説明する。
【００４３】
読出しサイクル時、メモリセルアレイ１内の所望のメモリセルから読み出されたデータGIOは、プリアンプ回路２で増幅された後、データラッチ回路３でラッチされ、リードデータバス切換回路４にデータラッチ信号RDBとして入力される。リードデータバス切換回路４では、第１のリード制御回路６で生成されるリードデータバス切換信号RSELによって、データラッチ信号線RDBが所望のデータ出力線DOUT又はDOUTXと切換接続される。データ出力回路５に入力されたデータDOUT、DOUTXはデータ線DO又はDOXから外部へ出力される。
【００４４】
図２（ａ）は、２５６ビットのうち、８ビットのデータラッチ信号線RDB<７:０>が接続されるリードデータバス切換回路４、及びデータ出力回路５の構成図を示す。
【００４５】
同図のリードデータバス切換回路４において、１０〜１７はトライステートバッファ回路（以下、TSBと記す）、２０〜２９はトランスファーゲート（以下、TGと記す）である。また、データ出力回路５において、３０〜３８は出力バッファ回路である。
【００４６】
前記リードデータバス切換回路４において、８個のTSB１０〜１７は各々対応するデータラッチ信号線RDB<7:0>に配置される。これらのTSB１０〜１７は全て前記TG２０〜２９の配置位置よりも読み出しデータの入力端側に配置されていて、データラッチ信号線RDB<7:0>のラッチデータを対応するデータ出力線ＤＯＵＴ<7:0>に転送することを遮断するための遮断用スイッチ回路として機能する。
【００４７】
また、TG２０〜２３は、８ビットのデータ出力線（リードデータバス）DOUT<７:0>のうち、隣接する２本のデータ出力線ＤＯＵＴ同士を接続する４個のパス切換用スイッチ回路であって、TG２０は２本のデータ出力線DOUT<0>、DOUT<１>同士を、TG２１は２本のデータ出力線DOUT<２>、DOUT<３>同士を、TG２２は２本のデータ出力線DOUT<４>、DOUT<５>同士を、TG２３は２本のデータ出力線DOUT<６>、DOUT<７>同士を各々接続する。
【００４８】
更に、前記TG２１、２４、２５は、４本のデータ出力線ＤＯＵＴ<3:0>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ出力線ＤＯＵＴ<3>に接続され、他端は、TG２１ではデータ出力線ＤＯＵＴ<２>に、TG２４ではデータ出力線ＤＯＵＴ<１>に、TG２５ではデータ出力線ＤＯＵＴ<０>に各々接続される。同様に、前記TG２２、２６、２７は、４本のデータ出力線ＤＯＵＴ<７:４>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ出力線ＤＯＵＴ<４>に接続され、他端は、TG２２ではデータ出力線ＤＯＵＴ<５>に、TG２６ではデータ出力線ＤＯＵＴ<６>に、TG２７ではデータ出力線ＤＯＵＴ<７>に各々接続される。ＴＧ２１及びＴＧ２２は前記遮断用スイッチ回路としても兼用されている。
【００４９】
そして、リードデータバス切換回路４とデータ出力回路５との間には、この両者を結ぶデータ出力線ＤＯＵＴ<7:0>に加えて、９ビット目の新たなデータ出力線（リードデータバス）ＤＯＵＴＸが配置される。リードデータバス切換回路４内において、ＴＧ２８は前記９ビット目の新たなデータ出力線ＤＯＵＴＸとデータ出力線ＤＯＵＴ<３>とを接続する追加のバス切換用スイッチ回路であり、また、ＴＧ２９は前記９ビット目の新たなデータ出力線ＤＯＵＴＸとデータ出力線ＤＯＵＴ<４>とを接続する追加のバス切換用スイッチ回路である。
【００５０】
前記４ビットのデータ出力線ＤＯＵＴ<３:0>とこれに隣接する他の４ビットのデータ出力線ＤＯＵＴ<７:４>とは、線対称に配置され、この線対称の中心位置、すなわち、データ出力線ＤＯＵＴ<３>とデータ出力線ＤＯＵＴ<４>との間に、前記９ビット目の新たなデータ出力線ＤＯＵＴＸと、２個のＴＧ２８、２９とがレイアウト配置されている。
【００５１】
前記TSB１０〜１７及びTG２０〜２９は、それぞれ、第１のリード制御回路６からのリードデータバス切換信号RSEL<７:0>によって制御される。尚、データラッチ信号線RDB<７:0>はTSB１０〜１７を介してデータ出力線DOUT<７:0>に接続されるが、データラッチ信号線RDB<0,２,５,７>が接続されるTSB１０、１２、１５、１７は、データビット幅に拘わらず、常に電源電圧が印加されていて導通状態にある。
【００５２】
また、図２（ａ）において、データ出力回路５は、前記８ビットのデータ出力線ＤＯＵＴ<7:0>に対応する８個の出力バッファ回路３０〜３７と、前記９ビット目の新たなデータ出力線ＤＯＵＴＸに接続された出力バッファ回路３８とを備え、これら出力バッファ回路３０〜３８は、第２のリード制御回路７からの出力バッファイネーブル信号OBEN<３:0>によって制御される。
【００５３】
図３に前記出力バッファ回路３０の一構成例を示す。他の出力バッファ回路３１〜３８も同一構成である。同図において、４０はPMOSトランジスタ、４１はNMOSトランジスタ、４２はNAND回路、４３はNOR回路、４４はインバータ回路である。電源とGND間に前記PMOSトランジスタ４０及びNMOSトランジスタ４１が設けられ、PMOSトランジスタ４０のゲートにはNAND回路４２の出力信号が入力される。前記ＮＡＮＤ回路４２には、出力データDOUTと出力バッファイネーブル信号OBENとが入力される。前記NMOSトランジスタ４１のゲートにはNOR回路４３の出力信号が入力され、前記ＮＯＲ回路４３には出力データDOUTと出力バッファイネーブル信号OBENの反転信号とが入力される。前記PMOSトランジスタ４０とNMOSトランジスタ４１との中間ノードから出力データDOが取り出される構成である。
【００５４】
図３に示す出力バッファ回路は、出力バッファイネーブル信号OBENが"H"の期間は、出力データDOUTと同相の出力データDOを出力し、出力バッファイネーブル信号OBENが"L"の期間は、出力データDOUTのステートに拘わらず、データ線DOはハイインピーダンス状態となる。
【００５５】
図４にTSB１０の回路構成例を、図５にTG２０の回路構成例を各々示す。他のＴＳＢ１１〜１７、ＴＧ２１〜２９も同様である。
【００５６】
表１は、設定されるデータビット幅、ビット幅設定信号MS、外部アドレス信号ADD<２:0>、リードデータバス切換信号RSEL<７:0>、及び出力バッファイネーブル信号OBEN<３:0>のロジックテーブルを示す。
【００５７】
【表１】
【００５８】
以下、設定されるデータビット幅が２５６、１２８、６４、３２のそれぞれの場合について、リードデータバス切換回路４及び出力バッファ回路５の動作を前記図２〜図７及び表１を参照しながら説明する。
【００５９】
[データビット幅が２５６の場合]
データビット幅設定信号MS<１:0>を"HH"とすることにより、データビット幅は２５６に設定される。データビット幅が２５６の場合、図２（ｂ）に示すように、出力バッファ回路３０〜３７に各々データ線ＤＯ<7:0>が外部接続され、メモリセルアレイ１からのリードデータはこれらの出力バッファ回路３０〜３７から外部に出力される。尚、この時、出力バッファイネーブル信号OBEN<３>は“L”であり、出力バッファ回路３８の出力DOXはハイインピーダンス状態にある。
【００６０】
図６に、２５６データビット構成におけるデータ読出し動作（“H”→“L”）の簡単なタイミングチャートを示す。同図において、PAEはプリアンプ回路２を制御するプリアンプイネーブル信号であり、PAE="H"の期間においてメモリセルから読み出されたデータを増幅する。
【００６１】
ACT動作に伴いワード線が活性化し、センス動作によりデータがビット線上に増幅された時点でリードコマンドを入力し、所望のコラム選択線を選択すると、相補なグローバル信号GIO/NGIO間に微小電圧差ΔＶが生じる。ここで、プリアンプイネーブル信号PAEをアクティブにすることにより、この微小電位差ΔＶが増幅され、ラッチされて、データラッチ信号RDBはリードデータバス切換回路４に入力される。この時、表１より、リードデータバス切換信号RSEL<５:４>及び出力バッファイネーブル信号OBEN<２:0>は"H"であるので、TSB１１、１３、１４、１６及び出力バッファ回路３０〜３７は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してリードデータDOUT<７:0>として出力バッファ回路３０〜３７に入力され、出力データDO<７:0>として外部へ出力される。
【００６２】
[データビット幅が１２８の場合]
データビット幅設定信号MS<１:0>を"HL"とすることにより、データビット幅は１２８に設定され、アドレス信号ADD<0>が有効となる。データビット幅が１２８の場合、図２（ｃ）、（ｄ）に示すように、出力バッファ回路３１、３３、３４、３６に各々データ線ＤＯ<１>、ＤＯ<３>、ＤＯ<４>、ＤＯ<６>が外部接続される。この時、出力バッファイネーブル信号OBEN<２:１>は"H"となるので、メモリセルアレイ１からのリードデータは前記出力バッファ回路３１、３３、３４、３６から外部に出力される。尚、この時、出力バッファ回路３０、３２、３５、３７、３８の出力はハイインピーダンス状態にある。
【００６３】
＜ADD<0>="L"の時＞
この場合のデータの伝達の様子を図２（ｃ）に示す。表１より、リードデータバス切換信号RSEL<５:４>が"H"となるので、データビット幅が２５６の場合と同様に、このリードデータバス切換信号RSEL<５:４>で制御されるTSB１１、１３、１４、１６は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してそのままリードデータDOUT<７:0>として出力バッファ回路３０〜３７に入力される。しかし、出力バッファイネーブル信号OBEN<２:１>が"H"であるので、データ線が外部接続された出力バッファ回路３１、３３、３４、３６に入力される４ビットのリードデータDOUT<１,３,４,６>、すなわち、ラッチデータRDB<１,３,４,６>のみが外部に出力される。
【００６４】
＜ADD<0>="H"の時＞
この場合のデータの伝達の様子を図２（ｄ）に示す。表１より、リードデータバス切換信号RSEL<１:0>が"H"となり、リードデータバス切換信号RSEL<５:４>が"L"となるので、TG２0〜２３が導通状態、TSB１１、１３、１４、１６が非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、データラッチ信号線RDB<１,３,４,６>は非導通状態にあるので、それらのラッチデータＲＤＢ<１,３,４,６>は転送されず、これに代わってデータラッチ信号RDB<0,２,５,７>がそれぞれTSB１0、１２、１５、１７及びTG２0〜２３を介して出力データ線DOUT<１,３,４,６>に転送され、データ線が外部接続された出力バッファ回路３１、３３、３４、３６から外部に出力される。
【００６５】
[データビット幅が６４の場合]
データビット幅設定信号MS<１:0>を"LH"とすることにより、データビット幅は６４に設定され、アドレス信号はADD<１:0>が有効となる。データビット幅が６４の場合、図２（ｅ）〜（ｈ）に示すように、出力バッファ回路３３、３４に各々データ線ＤＯ<３>、ＤＯ<４>が外部接続される。この時、出力バッファイネーブル信号OBEN<２>が"H"であるので、メモリセルからのリードデータは前記出力バッファ回路３３、３４を介して外部データ線に接続される。尚、この時、出力バッファ回路３０〜３２、３５〜３８の出力はハイインピーダンス状態にある。
【００６６】
＜ADD<１:0>="LL"の時＞
この場合のデータの伝達の様子を図２（ｅ）に示す。表１より、リードデータバス切換信号RSEL<５:４>が"H"となるので、リードデータバス切換信号RSEL<５:４>に制御されるTSB１１、１３、１４、１６は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してそのまま出力データDOUT<７:0>として出力バッファ回路３０〜３７に入力されるが、出力バッファ回路３３、３４に入力される出力データDOUT<３,４>、すなわちラッチデータRDB<３,４>のみがデータ線ＤＯ<３,４>から外部に出力される。
【００６７】
＜ADD<１:0>="LH"の時＞
この場合のデータの伝達の様子を図２（ｆ）に示す。表１より、リードデータバス切換信号RSEL<４,１>が"H"となるので、TSB１１、１６及びTG２１、２２が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTSB１３、１４が非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、代わってラッチデータRDB<７:５,２:0>のうち、ラッチデータRDB<５,２>がそれぞれTRB１２、１５とTG２１、２２を介してデータ出力線DOUT<３,４>に転送され、出力バッファ回路３３、３４から外部に出力される。
【００６８】
＜ADD<１:0>="HL"の時＞
この場合のデータの伝達の様子を図２（ｇ）に示す。表１より、リードデータバス切換信号RSEL<４,２>が"H"となるので、TSB１0〜１２、１５〜１７及びTG２４、２６が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTSB１３、１４は非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、代わってラッチデータRDB<７:５,２:0>のうちラッチデータRDB<６,１>がそれぞれTＳB１１、１６及びTG２４、２６を介してデータ出力線DOUT<３,４>に転送され、出力バッファ回路３３、３４から外部に出力される。
【００６９】
＜ADD<１:0>="HH"の時＞
この場合のデータの伝達の様子を図２（ｈ）に示す。表１より、リードデータバス切換信号RSEL<４,３>が"H"となるので、TSB１0〜１２、１５〜１７及びTG２５、２７が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTRB１３、１４は非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、これ代わってラッチデータRDB<７:５,２:0>のうちラッチデータRDB<７,0>が、それぞれTSB１0、１７及びTG２５、２７を介してデータ出力線DOUT<３,４>に転送されて、出力バッファ回路３３、３４から外部に出力される。
【００７０】
[データビット幅が３２の場合]
データビット幅設定信号MS<１:0>を"ＬＬ"とすることにより、データビット幅は３２に設定され、アドレス信号ADD<２:0>が有効となる。データビット幅が３２の場合、図２（ｉ）、（ｊ）に示すように、出力バッファ回路３８にデータ線ＤＯＸが外部接続される。この時、出力バッファイネーブル信号OBEN<３>だけが"H"であるので、図２（ｉ）、（ｊ）に示すように、メモリセルからのリードデータは新規に設けた出力バッファ回路３８を介して外部データ線に出力される。この時、出力バッファ回路３０〜３７の出力DO<７:0>はハイインピーダンス状態にある。
【００７１】
＜ADD<２:0>="LLL"の時＞
この場合のデータの伝達の様子を図２（ｉ）に示す。表１より、アドレス信号ADD<２>が"L"の場合、リードデータバス切換信号RSEL<７:0>は、そのうち切換信号RSEL<６>が"H"になっていることを除くと、データビット幅が６４の場合と同じ論理であることが判る。すなわち、データビット幅が３２であり且つアドレス信号ADD<２:0>が"LLL"の場合には、図７に示すように、データビット幅が６４の場合と同じパスでデータ出力線DOUT<３>に転送されたデータが、更にTG２８を介してデータ出力線DOUTXに接続され、出力バッファ回路３８から出力データDOXとして外部に出力される。
【００７２】
＜ADD<２:0>="HHH"の時＞
この場合のデータの伝達の様子を図２（ｊ）に示す。表１より、アドレス信号ADD<２>が"H"の場合、リードデータバス切換信号RSEL<７:0>は、そのうちリードデータバス切換信号RSEL<７>が"H"になっていることを除くと、データビット幅が６４の場合と同じ論理であることが判る。すなわち、データビット幅が３２で且つアドレス信号ＡＤＤ<２:0>が"HHH"の場合は、図７に示すように、データビット幅が６４の場合と同じパスでデータ出力線ＤＯＵＴ<７>に転送されたデータが、更にTG２７、２９を介してデータ出力線ＤＯＵＴＸに転送され、出力バッファ回路３８から出力データDOXとして外部に出力される。
【００７３】
アドレス信号ＡＤＤが他の場合のデータの伝達は、前記ADD<２:0>="LLL"、"HHH"の時の説明、及び前記データビット幅が６４の場合の説明から容易に類推される。すなわち、ADD<２:0>="LLＨ"の時はデータ出力線ＤＯＵＴ<２>に転送されたデータがデータ出力線DOUTXを経て出力データDOXとして外部に出力され、ADD<２:0>="LＨL"の時はデータ出力線DOUT<１>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="LＨＨ"の時はデータ出力線DOUT<０>に転送されたデータが出力データDOXとして外部に出力される。また、ADD<２:0>="ＨＬＬ"の時はデータ出力線DOUT<４>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="ＨＬＨ"の時はデータ出力線DOUT<５>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="ＨＨＬ"の時はデータ出力線DOUT<６>に転送されたデータが出力データDOXとして外部に出力される。
【００７４】
以上のように、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたリードデータバスのメタルマスク切換処理を電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数削減による低コスト化を図ることができる。
【００７５】
尚、TSB１０〜１７及びＴＧ２０〜２９のスイッチ素子を用いて電気的にデータバス切換を行なうので、データ転送に伴う遅延が懸念されるが、図２（ａ）に示すように、隣接する８ビットのデータ出力線ＤＯＵＴ<7:0>の中央に配置される３ビット目と４ビット目のデータ出力線DOUT<４:３>に、ＴＧ２１、２２、２４〜２７を介してそれぞれそ他３本のデータ出力線ＤＯＵＴ<2:0>、ＤＯＵＴ<5:7>を接続し、更にデータ出力線DOUT<３>、DOUT<４>間に、データビット幅が３２の場合と検査時とで兼用可能なデータ出力線ＤＯＵＴＸを新規に配置する構成とすることにより、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【００７６】
また、図８に示すように、図２（ａ）のTSB１０〜１７の出力側とデータ出力線DOUT<７:0>との間に、それぞれTG５０〜５７を設けた構成にすると、各TSB１０〜１７が駆動する出力バッファ回路３０〜３７のゲート容量を切り離すことができるので、素子数は増加するが、データ転送の更なる高速化を図ることができる。
【００７７】
更に、本実施の形態によれば、図２（ｉ）、（ｊ）に示したように、データビット幅が３２の場合にデータ線ＤＯＸが外部接続される出力バッファ回路３８を、検査時のテストデータ用出力バッファ回路として兼用することが可能であるので、従来のようにデータビットの個数分配置する必要があったテストデータ出力用バッファ回路を削減でき、その分、チップサイズを縮小して、低コスト化を実現することができる。
【００７８】
更に、本実施の形態によれば、データビット幅が２５６の場合には出力バッファ回路３０〜３７が動作し（図２（ｂ）参照）、データビット幅が１２８の場合には出力バッファ回路３１、３３、３４、３６が動作し（図２（ｃ）、（ｄ）参照）、データビット幅が６４の場合には出力バッファ回路３３、３４が動作し（図２（ｅ）〜（ｈ）参照）、データビット幅が３２の場合には出力バッファ回路３８が動作する（図２（ｉ）、（ｊ）参照）。すなわち、データビット幅が設定されれば、そのデータビット幅に対応した出力バッファ回路が一意に固定決定されて、外部アドレス信号ＡＤＤには依存しない。
【００７９】
従って、図９に示すように、出力バッファ回路３０’（他のバッファ回路３１〜３８も同様）に対し、ＰＭＯＳトランジスタ４０に供給する電源レベルを出力バッファイネーブル信号OBENによって制御可能なスイッチ回路（パス切断手段）４９を、電源供給パスに設ける構成とすれば、外部接続されない出力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイリーク電流を低減することができる。特に幅広いデータビットを備え且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、最も大きなリーク電流低減効果を得ることができる。前記スイッチ回路４９を出力バッファ回路３０’の外部に配置しても良いのは勿論である。
【００８０】
尚、本実施の形態では、図２（ａ）に示したリードデータバス切り換え回路４は、図４に示すＴＳＢ１０〜１７と、図５に示すＴＧ２０〜２９とにより構成したが、所望のデータバス切り換え動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されない。
【００８１】
また、リードデータバス切り換え回路４は、表１のロジックテーブルのステートに基づいて制御したが、所望のデータバス切り換え動作を実現できれば良く、表１のロジックテーブルに限定されない。
【００８２】
更に、本実施の形態では、リードデータバス切換回路４の構成を図２（ａ）の構成として、バス切換えを最大ｎ（＝２５６）ビットとして、２５６、１２８、６４及び３２ビットに切換可能としたが、本発明はこれに限定されず、その他、種々のバス切換えの構成が可能である。例えば、９ビット目の新たなデータ出力線ＤＯＵＴＸを設けず、２本のデータ出力線ＤＯＵＴ<3>、ＤＯＵＴ<４>を１個のＴＧで接続しても良い。この場合には、２５６、６４、３２ビットにバス切換可能である。また、所定の１ビットのデータ出力線（例えばＤＯＵＴ<0>）と他のデータ出力線ＤＯＵＴ<7:1>とを接続する７個のＴＧを設けても良い。この場合には、２５６、３２ビットのバス切換えが可能である。
【００８３】
（第２の実施の形態）
以下、本発明の第２の実施の形態について、図面を参照しながら説明する。
【００８４】
図１０は、本発明の第２の実施の形態の半導体記憶装置のブロック構成を示す。同図において、８１はメモリセルアレイ、Ｂはライトデータ転送回路である。
【００８５】
前記ライトデータ転送回路Ｂにおいて、８２はライトドライバー回路（ライトバッファ回路）、８３はデータラッチ回路、８４はライトデータバス切換回路、８５はデータ入力回路、８６は第３の制御回路、８７はライト制御回路である。本実施の形態の構成によるDRAMマクロは最大２５６ビットのデータビット幅に対応できる構成であるとして説明する。
【００８６】
また、図１０において、GIOはメモリセルアレイ８１上をグローバルにレイアウト配線され、ライトドライバー回路８２の出力側に接続されるグローバルデータ線である。WDBはデータラッチ回路８３の出力信号であるデータラッチ信号をライトドライバー回路８２に転送する信号線である。IOWはライトデータバス切換回路８４から出力されるデータ信号をデータラッチ回路８３に転送するデータ書込線、DIN及びDINXはデータ入力回路８５から出力されるライトデータをライトデータバス切換回路８４に転送するデータ線、DI及びDIXは外部からデータ入力回路８５に入力するライトデータ信号用のデータ線である。
【００８７】
また、MSは、DRAMコアのデータビット幅、換言すれば前記データ入力回路８５に接続されるデータ線ＤＩ、ＤＩＸのビット幅を外部から設定可能な２ビットのデータビット幅設定信号である。ＡＤＤは最大ビット幅３のアドレス信号、WRITEは書き込み動作指定信号、WEは第３の制御回路８６で生成される８ビットの制御信号であってライトドライバー回路８２に入力される。WSEL及びIBENはライト制御回路８７で生成される６ビットと４ビットの信号であって、それぞれ、ライトデータバス切換回路８４及びデータ入力回路８５に入力される。
【００８８】
次に、図１０の半導体記憶装置の動作を説明する。尚、各信号線ＧＩＯ、ＷＤＢ、ＩＯＷ、ＤＩＮ及びＤＩ上のデータに各信号線と同一符号を付して説明する。
【００８９】
書き込みサイクル時に外部から入力されたライトデータＤＩ、ＤＩＸは、データ入力回路８５においてドライブされた後、ライトデータバス切換回路８４に入力される。ライトデータバス切換回路８４では、データ入力回路８５からのデータDIN、DINXが、ビット幅設定信号MSに基づいてライト制御回路８７で生成されるライトデータバス切換信号WSELによって所望のデータ線IOWと選択的に接続される。データ線IOWのデータはデータラッチ回路８３でラッチされた後、その出力信号WDBがライトドライバー回路８２に入力され、第３の制御回路８６で生成されるライトドライバーイネーブル信号WEにより制御されて、グローバルデータ線GIOを介してメモリセルアレイ８１内の所望のメモリセルにデータが書き込まれる。
【００９０】
図１１（ａ）は、データ入力回路８５及びライトデータバス切換回路８４のブロック構成を示す。データ入力回路８５には、外部から最大９ビットのライトデータDI<７:0>、DIXが入力される。ライトデータバス切換回路８４には、データ入力回路８５の出力信号DIN<７:0>、DINXが入力される。
【００９１】
前記データ入力回路８５において、１１０〜１１８は入力バッファ回路である。また、前記ライトデータバス切換回路８４において、９０〜９７及び１００〜１０９はTGである。
【００９２】
前記ＴＧ９０〜９７は全て他のTG１００〜１０９の配置位置よりもライトデータの入力端側に配置されていて、データ入力線DＩＮ<7:0>のライトデータを対応するデータ書込線ＩＯＷ<7:0>に転送することを遮断するための遮断用スイッチ回路として機能する。
【００９３】
また、TG１００〜１０３は隣接する２本のデータ入力線ＤＩＮ同士を接続するバス切換用スイッチ回路であって、TG１００はデータ入力線（ライトデータバス）ＤＩＮ<7:0>のうち、隣接する２本のデータ入力線DIN<0>、DIN<１>同士を、TG１０１は隣接する２本のデータ入力線DIN<２>、DIN<３>同士を、TG１０２は隣接する２本のデータ入力線DIN<４>、DIN<５>同士を、TG１０３は２本のデータ入力線DIN<６>、DIN<７>同士を各々接続する。
【００９４】
更に、前記TG１０１、１０４、１０５は、４本のデータ入力線ＤＩＮ<3:0>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ入力線ＤＩＮ<3>に接続され、他端は、TG１０１ではデータ入力線ＤＩＮ<２>に、TG１０４ではデータ入力線ＤＩＮ<１>に、TG１０５ではデータ入力線ＤＩＮ<０>に各々接続される。同様に、前記TG１０２、１０６、１０７は、４本のデータ入力線ＤＩＮ<７:４>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ入力線ＤＩＮ<４>に接続され、他端は、TG１０２ではデータ入力線ＤＩＮ<５>に、TG１０６ではデータ入力線ＤＩＮ<６>に、TG１０７ではデータ入力線ＤＩＮ<７>に各々接続されている。ＴＧ１０１及びＴＧ１０２は前記遮断用スイッチ回路としても兼用されている。
【００９５】
前記４ビットのデータ入力線ＤＩＮ<３:0>とこれに隣接する他の４ビットのデータ入力線ＤＩＮ<７:４>とは、線対称に配置される。この線対称の中心位置、すなわち、データ入力線ＤＩＮ<３>とデータ入力線ＤＩＮ<４>との間には、９ビット目の新たなデータ入力線（ライトデータバス）ＤＩＮＸと、２個のＴＧ１０８、ＴＧ１０９とがレイアウト配置されている。
【００９６】
前記９ビット目の新たなデータ入力線ＤＩＮＸは、その一端がこのデータ入力線ＤＩＮＸに対応してデータ入力回路８５内に新たに設けた入力バッファ回路１１８に接続され、その他端は、ライトデータバス切換回路８４内に配置したＴＧ１０８、ＴＧ１０９に接続される。前記ＴＧ１０８は、前記９ビット目の新たなデータ入力線ＤＩＮＸとデータ入力線ＤＩＮ<３>とを接続する追加のバス切換用スイッチ回路であり、ＴＧ１０９は前記９ビット目の新たなデータ入力線ＤＩＮＸとデータ入力線ＤＩＮ<４>とを接続する追加のバス切換用スイッチ回路である。
【００９７】
また、図１１（ａ）において、既述したように、データ入力回路８５は、８ビットのデータ入力線ＤＩＮ<7:0>に対応する８個の入力バッファ回路１１０〜１１７と、９ビット目の新たなデータ入力線ＤＩＮＸに接続された追加の入力バッファ回路１１８とを備えるが、この追加の入力バッファ回路１１８の駆動能力は、他の８個の入力バッファ回路１１０〜１１７の駆動能力よりも高く設定されている。
【００９８】
前記ライトデータバス切換回路８４の１８個のTG９０〜９７、TG１００〜１０９は、それぞれ、ライト制御回路８７からのライトデータバス切換信号WSEL<６:0>によって制御され、データ入力回路８５の入力バッファ回路１１０〜１１８は、それぞれ、ライト制御回路８７からの入力バッファイネーブル信号IBEN<３:0>によって制御される。
【００９９】
次に、図１２に入力バッファ回路１１０の一構成例を示す。他の入力バッファ回路１１１〜１１８も同一構成である。同図において、１２０はNAND回路、１２１はインバータ回路である。NAND回路１２０には、ライトデータDIとライト制御回路８７からの入力バッファイネーブル信号IBEN<３:0>とが入力され、NAND回路１２０の出力がインバータ回路１２１に入力される。同図の入力バッファ回路は、入力バッファイネーブル信号IBENが"H"の場合は、ライトデータDIと同相の出力信号DINを出力し、入力バッファイネーブル信号IBENが"L"の場合には、ライトデータDIのステートに拘わらず、出力信号DINは“L”状態となる。
【０１００】
表２に、設定されるデータビット幅、ビット幅設定信号MS、ライトデータバス切換信号WSEL<６:0>、入力バッファイネーブル信号IBEN<３:0>のロジックテーブルを示す。
【０１０１】
【表２】
【０１０２】
以下、データビット幅が、２５６、１２８、６４、３２のそれぞれの場合について、ライトデータバス切換回路８４の動作を図１１〜１４及び表２を参照しながら説明する。
【０１０３】
[データビット幅が２５６の場合]
データビット幅設定信号MS<１:0>を"HH"とすることにより、データビット幅は２５６に設定される。データビット幅が２５６の場合、図１１（ｂ）に示すように、入力バッファ回路１１０〜１１７にデータ線ＤＩ<7:0>が外部接続される。入力データDI<７:0>は、入力バッファイネーブル信号ＩＢＥＮ<２:０>が"H"であるので、前記入力バッファ回路１１０〜１１７を経て、ライトデータDIN<７:0>としてライトデータバス切換回路８４に入力される。この時、入力バッファイネーブル信号IBEN<３>は"L"であるので、入力バッファ回路１１８の出力DINXは"L"に固定される。
【０１０４】
表２より、ライトデータバス切換信号WSEL<６:４>は"H"であるので、ライトデータバス切換信号WSEL<６:４>に制御されるTG９０〜９７は導通状態となり、図１３に示すように、入力バッファ回路１１０〜１１７の出力信号DIN<７:0>は、TG９０〜９７を介してデータIOW<７:0>として出力される。このデータIOW<７:0>は、データラッチ回路８３にてラッチされ、データラッチ信号WDB<７:0>としてライトドライバー回路８２に入力される。ライトドライバー回路８２は、第３の制御回路８６のライトドライバーイネーブル信号WE<７:0>により制御されるが、データビット幅が２５６の場合、２５６個の全てのライトドライバーが活性化して、所望のメモリセルにデータを書き込む。
【０１０５】
[データビット幅が１２８の場合]
データビット幅設定信号MS<１:0>を"HL"とすることにより、データビット幅は１２８に設定される。データビット幅が１２８の場合、図１１（ｃ）に示すように、入力バッファ回路１１１、１１３、１１４、１１６にデータ線ＤＩ<１,３,４,６>が外部接続される。入力バッファイネーブル信号ＩＢＥＮ（２:１）が"H"であるので、ライトデータＤＩ<１,３,４,６>は前記入力バッファ回路１１１、１１３、１１４、１１６を経て、データDIN<１,３,４,６>としてライトデータバス切換回路８４に入力される。
【０１０６】
この時、入力バッファイネーブル信号ＩＢＥＮ<３,0>は"L"であるので、入力バッファ回路１１０、１１２、１１５、１１７、１１８の出力信号DIN<0,２,５,７>、DINXは"L"に固定される。表２より、ライトデータバス切換信号WSEL<６,５,１,0>が"H"となるので、TG９１、９３、９４、９６、１００〜１０３が導通状態となり、入力バッファ回路１１１の出力DIN<１>はTG９１を介してデータIOW<１>として出力されると共に、TG１００を介してデータIOW<0>として出力される。入力バッファ回路１１３の出力DIN<３>は、TG９３を介してデータIOW<３>として出力されると共に、TG１０１を介してデータIOW<２>として出力される。同様に、入力バッファ回路１１４の出力DIN<４>は、TG９４を介してデータIOW<４>として出力されると共に、TG１０２を介してデータIOW<５>として出力され、入力バッファ回路１１６の出力DIN<６>はTG９６を介してデータIOW<６>として出力されると共に、TＧ１０３を介してデータIOW<７>として出力される。この時、外部接続されない入力バッファ回路１１０、１１２、１１５、１１７、１１８の出力DIN<0,２,５,７>及びDINXは“L”に固定されているが、TG９０、９２、９５、９７、１０８、１０９が非導通状態にあるので、元々のデータIOW<0,２,５,７>とデータ衝突を起こすことはない。
【０１０７】
このように、データビット幅が１２８の場合には、外部から入力されたライトデータは、ライトデータバス切換回路８４にて隣接するデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部から入力される１ビットの外部アドレス信号に基づいてライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１０８】
[データビット幅が６４の場合]
データビット幅設定信号MS<１:0>を"LH"とすることにより、データビット幅は６４に設定される。データビット幅が６４の場合、図１１（ｄ）に示すように、入力バッファ回路１１３、１１４にデータ線ＤＩ<３,４>が外部接続される。入力バッファイネーブル信号ＩＢＥＮ（２）が"H"であるので、データＤＩ<３,４>は前記入力バッファ回路１１３、１１４を経て、データDIN<３,４>としてライトデータバス切換回路８４に入力される。
【０１０９】
この時、入力バッファ回路１１０〜１１２、１１５〜１１８の出力DI<0:２,５:７>及びDIXはL"に固定される。表２より、ライトデータバス切換信号WSEL<５,２,0>が"H"となるので、TG９３、９４、１０１、１０２、１０４〜１０７が導通状態となり、入力バッファ回路１１３の出力DIN<３>はTG９３を介してデータIOW<３>として転送されると共に、更にTG１０１、１０４、１０５を介してデータIOW<２:0>として転送される。一方、入力バッファ回路１１４の出力DIN<４>は、TG９４を介してデータIOW<４>として転送されると共に、更にTG１０２、１０６、１０７を介してデータIOW<７：５>として転送される。この時、外部接続されない入力バッファ回路１１０〜１１２、１１５〜１１８の出力DIN<７:５,２:0>及びDＩＮXは“L”に固定されているが、TG９０〜９２、９５〜９７、１０８、１０９が非導通状態にあるので、元々のデータIOW<７：５,２：0>とデータ衝突を起こすことはない。
【０１１０】
このように、データビット幅が６４の場合、外部入力されたライトデータは、ライトデータバス切換回路８４にて隣接する４ビットのデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部入力される２ビットのアドレス信号に基づいて、ライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１１１】
[データビット幅が３２の場合]
データビット幅設定信号MS<１:0>を"ＬＬ"とすることにより、データビット幅は３２に設定される。データビット幅が３２の場合、図１１（ｅ）に示すように、入力バッファ回路１１８のみにデータ線ＤＩＸが外部接続される。入力バッファイネーブル信号ＩＢＥＮ（３）が"H"であるので、ライトデータＤＩＸが前記入力バッファ回路１１８を経てデータDINＸとしてライトデータバス切換回路８４に入力される。
【０１１２】
この時、その他の入力バッファ回路１１０〜１１７の出力DIN＜７：０＞は“L”に固定される。表２より、ライトデータバス切換信号WSEL<３:２，0>が"H"となるので、TG１０１、１０２、１０４〜１０９が導通状態となり、入力バッファ回路１１８の出力DIXはTG１０８を介してデータIOW<３>として転送されると共に、TG１０１、１０４、１０５を介してデータIOW<２:0>として転送され、また、TG１0９を介してデータIOW<４>として転送されると共に、TG１０２、１０６、１０７を介してデータIOW<７:５>として転送される。ここで、入力バッファ回路１１０〜１１７の出力DIN<７:0>は“Lに”固定されているが、TG９０〜９７が非導通状態にあるので、元々のデータIOW<７:0>とデータ衝突を起こすことはない。
【０１１３】
このように、データビット幅が３２の場合、図１４に示すように、外部から入力されたライトデータDIXは、ライトデータバス切換回路８４にて隣接する８本全てのデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部入力される３ビットのアドレス信号に基づいてライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１１４】
以上、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたライトデータバスのメタルマスク切換処理を電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数を削減でき、低コスト化を図ることができる。
【０１１５】
尚、ＴＧ９０〜９７及びＴＧ１００〜１０９のスイッチ素子を用いて電気的にデータバス切換を行なうので、データ転送に伴う遅延が懸念されるが、図１１（ａ）に示したように、隣接する８ビットのデータ入力線ＤＩＮ<７:０>の中央に配置される３ビット目と４ビット目のデータ入力線DIN<４:３>に、ＴＧ１０１、１０２、１０４〜１０７を介して、他の３ビットのデータ入力線ＤＩＮ<２:０>、ＤＩＮ<７:５>をそれぞれ接続し、更にこの２本のデータ入力線DIN<３>、DIN<４>の間に、データビット幅が３２の場合と検査時とで兼用可能なデータ入力線ＤＩＮＸを新規に配置する構成としたので、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【０１１６】
また、データビット幅が３２の場合には、入力バッファ回路１１８から８ビットのデータ入力線ＤＩＮ<７:０>の全てにライトデータを展開するので、他のデータビット構成と比較すると、特にデータ転送遅延が生じてしまう懸念があるが、入力バッファ回路１１８の駆動能力が他の入力バッファ回路１１０〜１１７より高いので、データ転送遅延を小さく制限することが可能である。
【０１１７】
また、本実施の形態によれば、データビット幅が２５６の場合には入力バッファ回路１１０〜１１７が動作し（図１１（ｂ）参照）、データビット幅が１２８の場合には入力バッファ回路１１１、１１３、１１４、１１６が動作し（図１１（ｃ）参照）、データビット幅が６４の場合には入力バッファ回路１１３、１１４が動作し（図１１（ｄ）参照）、データビット幅が３２の場合には出力バッファ回路１１８が動作する（図１１（ｅ）参照）。すなわち、データビット幅が設定されれば、そのデータビット幅に対応した入力バッファ回路が一意に固定決定される。
【０１１８】
従って、図１５に示すように、インバータ回路１２１に供給する電源レベルを入力バッファイネーブル信号IBENによって制御可能なスイッチ回路（パス切断手段）１２２を、電源供給パスに設ける構成とすれば、外部接続されない入力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイリーク電流を低減することができる。特に、幅広いデータビットを備え且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、大きなリーク電流低減効果を得ることができる。このスイッチ回路１２２は、入力バッファ回路の外部に配置しても良い。
【０１１９】
尚、本実施の形態では、図１１（ａ）に示すライトデータバス切り換え回路８４は、ＴＧ９０〜９７及びＴＧ１００〜１０９で構成したが、所望のデータバス切り換え動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されないのは勿論である。
【０１２０】
また、ライトデータバス切換回路８４及びデータ入力回路８５は、表２のロジックテーブルのステートに基づいて制御したが、所望のデータバス切換動作を実現できれば良く、表２のロジックテーブルに限定されない。
【０１２１】
更に、本実施の形態では、ライトデータバス切換回路８４の構成を図１１（ａ）の構成として、バス切換えを最大ｎ（＝２５６）ビットとして、２５６、１２８、６４及び３２ビットに切換可能としたが、本発明はこれに限定されず、その他、種々のバス切換えの構成が可能である。例えば、９ビット目の新たなデータ入力線ＤＩＮＸを設けず、２本のデータ入力線ＤＩＮ<3>、ＤＩＮ<４>を１個のＴＧで接続しても良い。この場合には、２５６、６４、３２ビットに切換可能である。また、所定の１ビットのデータ入力線（例えばＤＩＮ<0>）と他のデータ入力線ＤＩＮ<7:1>とを接続する７個のＴＧを設けても良い。この場合には、２５６、３２ビットの切換えが可能である。
【０１２２】
（第３の実施の形態）
以下、本発明の第３の実施の形態について、図面を参照しながら説明する。
【０１２３】
図１６は、本発明の第３の実施の形態の半導体記憶装置のブロック構成を示す。同図において、１３１はメモリセルアレイである。
【０１２４】
また、１３２はプリアンプ回路、１３３はデータラッチ回路、１３４はリードデータバス切換回路、１３５はデータ出力回路、１３６は第１のリード制御回路、１３７は第２のリード制御回路であって、これらの回路１３２〜１３７は図１に示したリードデータ転送回路Ａを構成する。１４２はライトドライバー回路、１４３はデータラッチ回路、１４４はライトデータバス切換回路、１４５はデータ入力回路、１４６は第３の制御回路、１４７はライト制御回路であって、これらの回路１４２〜１４７は図１０に示したライトデータ転送回路Ｂを構成する。
【０１２５】
また、図１６において、１５３はデータラッチ回路、１５４はマスクデータバス切換回路、１５５はマスクデータ入力回路である。尚、本実施の形態の構成によるDRAMマクロは、最大２５６ビットのデータビット幅に対応でき、入出力データに対するマスク機能を備えた構成となっている。
【０１２６】
図１６において、前記第１及び第２の実施の形態で説明した回路構成及び信号線と同一部分については、その説明を省略する。図１６において、MSKはデータラッチ回路１５３の出力信号をライトドライバー回路１４２に転送するデータマスク線である。DQMDはマスクデータバス切換回路１５４の出力であるデータマスク信号をデータラッチ回路１５３に転送する信号線、DQMI及びDQMIXはマスクデータ入力回路１５５の出力信号をマスクデータバス切換回路１５４に転送する転送線、DQM、DQMXは外部からデータマスク信号をマスクデータ入力回路１５５に入力するデータマスク信号入力線（データ線）である。
【０１２７】
また、図１６において、MSはDRAMコアのデータビット幅を外部から設定可能な２ビットのデータビット幅設定信号、ＡＤＤは最大ビット幅３のアドレス信号、READは読出し動作指定信号、RSELは前記第１のリード制御回路１３６で生成される８ビットの信号であって、リードデータバス切換回路１３４に接続される。OBENは、前記データビット設定信号MSとデータマスク線ＭＳＫのマスクデータラッチ信号MSKとに基づいて第２のリード制御回路１３７にて生成される信号であって、データ出力回路１３５に入力される。更に、WSEL<６:0>及びIBEN<３:0>は、前記データビット設定信号MSに基づいてライト制御回路１４７で生成される信号であって、それぞれライトデータバス切換回路１４４及びマスクデータバス切換回路１５４と、データ入力回路１４５及びマスクデータ入力回路１５５に入力される。
【０１２８】
図１７は、前記マスクデータバス切換回路１５４及びマスクデータ入力回路１５５の内部構成を示す。前記マスクデータ入力回路１５５は、８本のマスクデータ線ＤＱＭ<７:０>に対応する８個の入力バッファ回路１８０〜１８７と、追加の１本のマスクデータ線ＤＱＭＸに対応する１個の入力バッファ回路１８８とを備える。これらの入力バッファ回路１８０〜１８８の内部構成は、図１２又は図１５に示す回路構成である。
【０１２９】
更に、前記マスクデータバス切換回路１５４は、ＴＧ１６０〜１６７及びＴＧ１７０〜１７９を備える。これらのＴＧ１６０〜１６７は、図１１（ａ）に示したライトデータバス切換回路８４のＴＧ９０〜９７に相当し、ＴＧ１７０〜１７９は図１１（ａ）のライトデータバス切換回路８４のＴＧ１００〜１０９に相当する。従って、その詳細な説明を省略する。
【０１３０】
次に、本実施の形態の半導体記憶装置の動作を説明する。
【０１３１】
[リードデータマスク動作]
読出しサイクル時に所望のメモリセルから読み出されたデータは、プリアンプ回路１３２で増幅された後、データラッチ回路１３３でラッチされ、リードデータバス切換回路１３４に入力される。リードデータバス切換回路１３４では、データラッチ信号RDBが、データビット幅設定信号MSとアドレス信号ADDと読出し動作指定信号READとに基づいて第１のリード制御回路１３６で生成されるリードデータバス切換信号RSELによって、所望のデータ出力線DOUT、DOUTXと接続される。これらのデータ出力線DOUT、DOUTXは、データ出力回路１３５に入力された後、出力データDO、DOXとして外部へ出力される。
【０１３２】
一方、外部から入力されるデータマスク信号DQM、DQMXは、ライトデータDI、DIXと同様に、表２のロジックテーブルに示す入力バッファイネーブル信号IBENに基づいてマスクデータ入力回路１５５でドライブされた後、マスクデータバス切換回路１５４に入力され、ライトデータバス切換信号WSELによって所望のデータバスDQMDと接続される。
【０１３３】
データラッチ回路１５３でラッチされたマスクデータMSKは、第２のリード制御回路１３７に入力され、データ出力回路１３５を制御する出力バッファイネーブル信号OBENを生成する。データ読出しサイクルで且つデータマスクサイクル時には、出力バッファイネーブル信号OBENは"L"となり、出力バッファ回路の出力をハイインピーダンス状態にすることにより、（８ｘｍ）ビット（m=１〜３２）の出力データを選択的にマスクする。
【０１３４】
[ライトデータマスク動作]
書き込みサイクル時に外部入力されたライトデータDI、DIXは、ライト制御回路１４７からの入力バッファイネーブル信号IBENに基づいてデータ入力回路１４５でドライブされた後、ライトデータバス切換回路１４４に入力され、ここでライト制御回路１４７のライトデータバス切換信号WSELによって所望のデータ書込線IOWと接続される。これ等のデータIOWは、データラッチ回路１４３でラッチされた後、ライトドライバー回路１４２に入力される。
【０１３５】
一方、マスクデータDQM、DQMXは、ライトデータDI、DIXと同様に、入力バッファイネーブル信号IBENに基づいてマスクデータ入力回路１５５でドライブされた後、マスクデータバス切換回路１５４に入力され、ライトデータバス切換信号WSELによって所望のマスクデータ線DQMDに転送される。マスクデータDQMDは、データラッチ回路１５３でラッチされた後、データマスク信号MSKとしてライトドライバー回路１４２に入力される。
【０１３６】
ライトドライバー回路１４２では、前記データマスク信号MSK及びライトドライバーイネーブル信号WEにより制御されて、グローバルデータ線GIOを介して所望のメモリセルへのデータ書き込み動作や、データマスク動作が行われる。データ書き込みサイクルで且つデータマスクサイクルでは、データマスク信号MSKによりマスク対象となるライトドライバー回路を非活性とすることにより、（８ｘｍ）ビット（m=１〜３２）のメモリセルへのデータ書き込み動作を選択的に禁止している。
【０１３７】
以上のように、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたマスクデータバスのメタルマスク切換処理をマスクデータバス切換回路１５４により電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、入出力データのマスク機能を備え且つ複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数を削減でき、低コスト化を図ることができる。
【０１３８】
尚、図１７に示すようにＴＧ１６０〜１６７及びＴＧ１７０〜１７９のスイッチ素子を用いて電気的にマスクデータバス切換を行なうので、マスクデータ転送に伴う遅延が懸念されるが、図１７に示すように、隣接する８ビットのマスクデータバスＤＱＭＩ<７:０>の中央に配置される３ビット目と４ビット目のマスクデータバスDQMI<４:３>に、それぞれ、ＴＧ１７１、１７２、１７４〜１７７を介して他の３本のマスクデータバスDQMI<２:０>、DQMI<７:５>を接続し、更に２本のマスクデータバスDQMIN<３>、DQMIN<４>間に、データビット幅が３２の場合と検査時とで兼用可能なデータバスＤＱＭＩＸを新規に配置する構成とすることにより、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【０１３９】
また、データビット幅が３２であり且つマスクデータビットが４の場合、入力バッファ回路１８８から８ビットのマスクデータバスＤＱＭＤ<７:０>にマスクデータを展開するので、他のデータビット構成と比較すると、特にデータ転送遅延が生じる懸念があるが、入力バッファ回路１８８の駆動能力を、要求されるタイミング仕様にあわせて、他の入力バッファ回路１８０〜１８７の駆動能力よりも高く設定すれば、データ転送遅延は小さく制限される。
【０１４０】
また、本実施の形態では、データビット幅が設定されれば、マスクデータ入力回路１５５の入力バッファ回路１８０〜１８８のうち、そのデータビット幅に対応した入力バッファ回路が一意に固定決定されるので、図１５に示すように、インバータ回路１２１に供給する電源レベルを入力バッファイネーブル信号IBENによって制御可能なスイッチ回路（パス切断手段）１２２を、電源供給パスに設ける構成とすれば、外部接続されない入力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイ時のリーク電流を低減することができる。特に幅広いデータビットを備え、且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、大きなスタンバイ電流低減効果を得ることができる。
【０１４１】
尚、本実施の形態では、図１７に示すマスクデータバス切換回路１５４は、ＴＧ１６０〜１６７及びＴＧ１７０〜１７９で構成したが、所望のデータバス切換動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されないのは言うまでもない。
【０１４２】
【発明の効果】
以上説明したように、請求項１〜２２記載の発明の半導体記憶装置によれば、データビット幅の種類に応じたデータバス切換処理を電気的に行なったので、従来のようにメタルマスクの切り換え処理を行う必要がなく、マスク枚数の削減及び設計工数の削減による低コスト化を図ることができる。
【０１４３】
また、請求項７、１６記載の発明によれば、データビット幅設定信号によりデータビット幅が決定されると、そのデータビット幅に対応して、動作する出力又は入力バッファ回路が一意に固定的に決定されるので、動作しない出力又は入力バッファ回路への電源供給経路をカットできて、スタンバイリーク電流を低減でき、低消費電力化を図ることができる。
【０１４４】
更に、請求項８、１７記載の発明によれば、データ線が外部接続される出力又は入力バッファ回路を検査データ出力又は入力用のバッファ回路として兼用したので、従来のようにデータバス毎に検査データ用出力又は入力バッファ回路を設ける場合に比べて、検査データ用出力又は入力バッファ回路を削除でき、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図２（ａ）】 図１の半導体記憶装置に備えるリードデータバス切換回路及びデータ出力回路のの構成を示す図である。
【図２（ｂ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が２５６の場合のバス切換えの様子を示す図である。
【図２（ｃ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が１２８の場合にアドレス信号ADD<0>="L"のときのバス切換えの様子を示す図である。
【図２（ｄ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が１２８の場合にアドレス信号ADD<0>="Ｈ"のときのバス切換えの様子を示す図である。
【図２（ｅ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＬＬ"のときのバス切換えの様子を示す図である。
【図２（ｆ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＬＨ"のときのバス切換えの様子を示す図である。
【図２（ｇ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＨＬ"のときのバス切換えの様子を示す図である。
【図２（ｈ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＨＨ"のときのバス切換えの様子を示す図である。
【図２（ｉ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が３２の場合にアドレス信号ADD<２:０>="ＬＬＬ"のときのバス切換えの様子を示す図である。
【図２（ｊ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が３２の場合にアドレス信号ADD<２:０>="ＨＨＨ"のときのバス切換えの様子を示す図である。
【図３】 同データ出力回路に備える出力バッファ回路の構成を示す図である。
【図４】 同リードデータバス切換回路に備えるトライステートバッファ回路の構成を示す図である。
【図５】 同リードデータバス切換回路に備えるトランスファーゲート回路の構成を示す図である。
【図６】 同半導体記憶装置におけるデータビット幅２５６でのデータ読出し動作のタイミングチャートを示す図である。
【図７】 同半導体記憶装置におけるデータビット幅３２でのデータ読出し動作のタイミングチャートを示す図である。
【図８】 リードデータバス切換回路の構成の変形例を示す図である。
【図９】 出力バッファ回路の構成の変形例を示す図である。
【図１０】 本発明の第２の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図１１（ａ）】 同半導体記憶装置に備えるライトデータバス切換回路及びデータ入力回路の構成を示す図である。
【図１１（ｂ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が２５６の場合のバス切換えの様子を示す図である。
【図１１（ｃ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が１２８の場合のバス切換えの様子を示す図である。
【図１１（ｄ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が６４の場合のバス切換えの様子を示す図である。
【図１１（ｅ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が３２の場合のバス切換えの様子を示す図である。
【図１２】 同データ入力回路に備える入力バッファ回路の構成を示す図である。
【図１３】 同半導体記憶装置のデータビット幅２５６でのデータ書き込み動作のタイミングチャートを示す図である。
【図１４】 同半導体記憶装置のデータビット幅３２でのデータ書き込み動作のタイミングチャートを示す図である。
【図１５】 同入力バッファ回路の構成の変形例を示す図である。
【図１６】 本発明の第３の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図１７】 同半導体記憶装置に備えるマスクデータバス切換回路及びマスクデータ入力回路の構成を示す図である。
【図１８】 従来の半導体記憶装置の全体概略構成を示すブロック図である。
【図１９】 同従来の半導体記憶装置に備えるデータ出力回路と、データビット幅が異なる場合に必要となる出力データバスのメタルマスク切換処理を説明するための図である。
【符号の説明】
Ａ リードデータバス切換回路
Ｂ ライトデータバス切換回路
１、８１、１３１ メモリアレイ
２、１３２ プリアンプ回路
３、１３３ データラッチ回路
４、１３４ リードデータバス切換回路
５、１３５ データ出力回路
６、１３６ 第１のリード制御回路
７、１３７ 第２のリード制御回路
１０〜１７ トライステートバッファ回路（遮断用スイッチ回路）
２０〜２７ トランスファゲート回路（パス切換用スイッチ回路）
２８、２９ トランスファゲート回路
（追加のパス切換用スイッチ回路）
３０〜３８ 出力バッファ回路
４９、１２２ スイッチ回路（パス切断手段）
８２、１４２ ライトドライバ回路（ライトバッファ回路）
８３、１４３ データラッチ回路
８４、１４４ ライトデータバス切換回路
８５、１４５ データ入力回路
８６、１４６ 第３の制御回路
８７、１４７ ライト制御回路
９０〜９７ トライステートトランスファゲート回路
（遮断用スイッチ回路）
１００〜１０７ トライステートトランスファゲート回路
（バス切換用スイッチ回路）
１０８、１０９ トライステートトランスファゲート回路
（追加のバス切換用スイッチ回路）
１１０〜１１７ 入力バッファ回路
１５３ データラッチ回路
１５４ マスクデータバス切換回路
１５５ マスクデータ入力回路
１６０〜１６７
１７０〜１７９ トライステートトランスファゲート回路
１８０〜１８７ 入力バッファ回路
ＭＳ データビット幅設定信号
ＡＤＤ アドレス信号
ＤＯＵＴ、ＤＯＵＴＸ データ出力線（リードデータバス）
ＤＯ、ＤＯＸ データ線
ＤＩＮ データ入力線（ライトデータバス）
ＤＱＭＩ マスクデータ転送線
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、論理回路と混載されるＤＲＡＭマクロに有効なデータ入出力バス構成に関するものである。
【０００２】
【従来の技術】
近年、１つのチップ上に、ＤＲＡＭマクロをＣＰＵやＡＳＩＣなどの論理回路と混載させる混載DRAM技術が注目されている。この混載DRAM技術には、高速処理、低消費電力、チップ点数削減などの利点があり、様々な機器の性能アップに効果が大きい。この混載ＤＲＡＭマクロに要求されるデータビット幅は、チップの使用目的に応じて３２〜２５６ビットと様々である。従来、様々なデータビット幅のＤＲＡＭマクロを実現するために、データビット幅を設定するデータビット幅設定信号を作成し、この信号を外部から設定したり、又はメタルマスクを用いて設定する手法が用いられているが、入出力データバスについては、設定されるデータビット幅毎にメタルマスクで切り換える手法が一般的である。
【０００３】
図１８に、一例として最大２５６のデータビット幅に対応したＤＲＡＭマクロにおけるリードデータ転送回路のブロック図を示す。同図において、１９１は複数のメモリセルからなるメモリセルアレイ、１９２はプリアンプ回路、１９３はデータラッチ回路、１９４はデータ出力回路、１９５は制御回路である。
【０００４】
また、同図において、GIOはメモリセルアレイ上をグローバルにレイアウト配線され、
プリアンプ回路１９２に接続されるグローバルデータ線、PAOはプリアンプ回路１９２の出力信号をデータラッチ回路１９３に転送するプリアンプ出力信号線、RDBはデータラッチ回路１９３の出力信号をデータ出力回路１９４に転送するリードデータ信号線、DOはデータ出力回路１９４の出力信号を外部の論理回路などに出力する出力データ線である。更に、ADDは最大ビット幅３のアドレス信号、READは読出し動作指定信号、OEは前記アドレス信号ADD及び読出し動作指定信号READに基づいて制御回路１９５で生成される８ビットの出力バッファイネーブル信号であって、データ出力回路１９４に入力される。
【０００５】
図１８のリードデータ転送回路の動作を説明する。読出しサイクル時に、所望のメモリセルから読み出されたデータは、プリアンプ回路１９２で増幅された後、データラッチ回路１９３でラッチされ、データ出力回路１９４に入力される。データ出力回路１９４では、制御回路１９５で生成される出力バッファイネーブル信号OEに基づき、データラッチ信号線RDBのラッチデータが出力データ線DOから外部へ出力される。
【０００６】
図１９は、８ビットのデータを出力するデータ出力回路１９４のブロック図を示す。同図において、２００〜２０７は出力バッファ回路であり、各出力バッファ回路２００〜２０７は、制御回路１９５で生成される出力バッファイネーブル信号OE<７:0>によって制御される。出力バッファ回路２００〜２０７に接続された出力データ線DO<７:0>に対しては、設定されるデータビット幅毎に、メタルマスクによる短絡処理が行なわれる。例えば、データビット幅が２５６の場合、出力バッファ回路２００〜２０７に入力されるリードデータ信号線RDB<７:0>上のリードデータは、そのまま出力データ線DO<７:0>から外部に出力されるが、データビット幅が１２８の場合は、破線２１０で示すように隣接２ビットの出力データ線同士をメタルマスクで短絡処理し、１ビットの外部アドレス信号に基づいて選択される４個の出力バッファ回路（例えば２００、２０２、２０４、２０６）、及び４本の出力データ線ＤＯ<０,２,４,６>から４ビットのリードデータが出力される。同様に、データビット幅が６４の場合には、破線２１１で示すように隣接４ビットの出力データ線をメタルマスクで短絡処理し、２ビットの外部アドレス信号に基づいて選択される２個の出力バッファ回路（例えば２００、２０４）、及び２本の出力データ線ＤＯ<０,４>を介して２ビットのリードデータが出力され、データビット幅が３２の場合には、破線２１２で示すように８ビットの出力データ線をメタルマスクで短絡処理し、３ビットの外部アドレス信号に基づいて選択される１個の出力バッファ回路（例えば２００）、及び１本の出力データ線ＤＯ<０>を介して１ビットのリードデータが外部に出力される。
【０００７】
【発明が解決しようとする課題】
このように、従来では、データビット幅の異なるＤＲＡＭコアを設計する場合には、データビット構成毎にメタルマスク切換が必要となるため、マスク枚数や設計工数が増加してしまうという問題や、回路及びレイアウト等の設計データ管理が複雑になってしまうという問題があった。
【０００８】
また、データビット幅の広いDRAMマクロにおいては、テストデータ用のデータバスを設けて、データビット幅を圧縮して検査するのが一般的であるが、データビット幅毎にメタルマスク切換えが必要な前記従来の構成では、通常データ用の出力バッファ回路と同数のテストデータ用出力バッファ回路を設けなければならず、チップ面積が大きくなってしまうという問題があった。
【０００９】
本発明は、前記従来の問題点を解決するものであり、その目的は、データビット幅構成が異なるＤＲＡＭマクロを設計する場合でも、外部からデータビット幅を設定するだけで、データ入出力部におけるメタルマスク切換えが不要なＤＲＡＭマクロを実現する半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
前記目的を達成するために、本発明では、リードデータ転送回路又はライトデータ転送回路において、リード又はライトデータバスを切換えるリード又はライトデータバス切換回路を設け、このデータバスの切換動作を、外部入力するデータビット幅設定信号に基づいて制御し、これにより、外部接続されるデータ線のビット幅に良好に対応した半導体記憶装置を得ることとする。
【００１１】
すなわち、請求項１記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する４ビットのリードデータバスを１単位とし、前記単位となる４ビットのリードデータバスのうち、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記４ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、前記バス切換用及び遮断用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビットと（ｎ/４）ビットに切換えることを特徴とする。
【００１２】
請求項２記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する８ビットのリードデータバスを１単位とし、前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、前記２ビットの所定のリードデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビットおよび（n/8）ビットに切換えることを特徴とする。
【００１３】
請求項３記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、前記リードデータバス切換回路は、隣接する８ビットのリードデータバスを１単位とし、前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、９ビット目の新たなリードデータバスと、前記９ビット目のリードデータバスと前記２ビットの所定のリードデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記リードデータバス切換回路は、更に隣接する２ビットのリードデータバスを 1 単位として、前記単位となる２ビットのリードデータバス同士を接続するバス切換用スイッチ回路とを備え、前記バス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記リードデータバス切換回路において、単位となる８ビットのデータバスは、隣接する４ビットのリードデータバスと他の隣接する４ビットのデータバスとが線対称に配置され、前記９ビット目のリードデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのリードデータバスと他の隣接する４ビットのリードデータバスとの間にレイアウト配置されることを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記データ出力回路はｎ+（n/8）個の出力バッファ回路を備えたことを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項 1 、２、３及び４の何れか１項に記載の半導体記憶装置において、前記データ出力回路は複数の出力バッファ回路を備え、前記複数の出力バッファ回路のうち、データ読出し動作時に活性化する出力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各出力バッファ回路を指定する外部アドレス信号には依存しないことを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項３又は４記載の半導体記憶装置において、前記データ出力回路は複数の出力バッファ回路を備え、前記複数の出力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する出力バッファ回路は、検査時に活性化する出力バッファ回路を兼用することを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１、２、３及び４の何れか１項に記載の半導体記憶装置において、前記データ出力回路は、複数の出力バッファ回路と、前記複数の出力バッファ回路のうち、データ読出し動作時に非活性となる出力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えたことを特徴とする。
【００２０】
請求項１０記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する４ビットのライトデータバスを１単位とし、前記単位となる４ビットのライトデータバスのうち、所定の1ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記４ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、前記バス切換用及び遮断用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビットと（n/４）ビットとに切換えることを特徴とする。
【００２１】
請求項１１記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する８ビットのライトデータバスを１単位とし、前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、前記２ビットの所定のライトデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２２】
請求項１２記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレ イを有すると共に、外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、前記ライトデータバス切換回路は、隣接する８ビットのライトデータバスを１単位とし、前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、９ビット目の新たなライトデータバスと、前記９ビット目のライトデータバスと前記２ビットの所定のライトデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２３】
請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記ライトデータバス切換回路は、更に隣接する２ビットのライトデータバスを 1 単位とし、前記単位となる２ビットのライトデータバス同士を接続するバス切換用スイッチ回路とを備え、前記バス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換えることを特徴とする。
【００２４】
請求項１４記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記ライトデータバス切換回路において、単位となる８ビットのライトデータバスは、隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとが線対称に配置され、前記９ビット目のライトデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとの間にレイアウト配置されることを特徴とする。
【００２５】
請求項１５記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記データ入力回路はn+（n/8）個の入力バッファ回路を備え、前記n＋（n/8）個の入力バッファ回路のうち、（n/8）個の入力バッファ回路の駆動能力は、他のn個の入力バッファ回路の駆動能力よりも高いことを特徴とする。
【００２６】
請求項１６記載の発明は、前記請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置において、前記データ入力回路は複数の入力バッファ回路を備え、前記複数の入力バッファ回路のうち、データ書込み動作時に活性化する入力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各入力バッファ回路を指定する外部アドレス信号には依存しないことを特徴とする。
【００２７】
請求項１７記載の発明は、前記請求項１２又は１３記載の半導体記憶装置において、前記データ入力回路は複数の入力バッファ回路を備え、前記複数の入力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する入力バッファ回路は、検査時に活性化する入力バッファ回路を兼用することを特徴とする。
【００２８】
請求項１８記載の発明は、前記請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置において、前記データ入力回路は、複数の入力バッファ回路と、前記複数の入力バッファ回路のうち、データ書込み動作時に非活性となる入力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えたことを特徴とする。
【００２９】
請求項１９記載の発明の半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、前記請求項１〜４の何れか１項に記載のリードデータ転送回路と、前記請求項１０〜１４の何れか１項に記載のライトデータ転送回路と、（n/8）ビットのデータマスク信号が入力されるマスクデータ入力回路と、前記マスクデータ入力回路からのデータマスク信号が入力され、これらのデータマスク信号のバスを切換えるマスクデータバス切換回路と、データビット幅設定信号に基づいて前記マスクデータ入力回路の入力動作及び前記マスクデータバス切換回路のバス切換動作を制御するマスク制御回路とを備え、前記データビット幅設定信号に基づいて、前記リードデータ転送回路のデータ出力回路から出力される並列データ、及び前記ライトデータ制御回路のデータ出力回路から前記メモリセルに書き込むデータの一部をマスクすることを特徴とする。
【００３０】
請求項２０記載の発明は、前記請求項１９記載の半導体記憶装置において、前記マスクデータバス切換回路からのデータマスク信号は、前記リードデータ転送回路の第２のリード制御回路及び前記ライトデータ転送回路のライトバッファ回路に入力され、前記第２のリード制御回路が前記データマスク信号に基づいて前記リードデータ転送回路のデータ出力回路からのリードデータの一部をマスクし、前記ライトバッファ回路が前記データマスク信号に基づいて前記メモリセルアレイへのライトデータの一部をマスクすることを特徴とする。
【００３１】
請求項２１記載の発明は、前記請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置において、前記データビット幅設定信号はパッドから供給され、扱う並列データのビット幅を使用目的に応じてボンディングオプションにより外部設定可能としたことを特徴とする。
【００３２】
請求項２２記載の発明は、前記請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置において、前記データビット幅設定信号は論理回路から供給され、扱う並列データのビット幅を使用目的に応じて前記論理回路から外部設定可能としたことを特徴とする。
【００３３】
以上により、請求項１〜２２記載の発明の半導体記憶装置では、リードデータ転送回路及びライトデータ転送回路にデータバス切換回路が設けられ、この切換回路のバス切換動作が、外部から入力されるデータビット幅設定信号に基づいて制御されて、データバス切換処理が電気的に行われる。従って、従来のようにメタルマスクの切り換えによってデータバス切換を行う必要がなく、外部からデータビット幅設定信号入力するだけで、接続するデータ線のビット幅に種々対応可能な半導体記憶装置が得られ、マスク枚数の削減と設計工数の削減とを図ることができる。
【００３４】
また、請求項７、１６記載の発明では、データビット幅設定信号によりデータビット幅が決定されると、そのデータビット幅に対応して、動作する出力又は入力バッファ回路が一意に固定的に決定されるので、動作しない出力又は入力バッファ回路への電源供給経路をカットできて、スタンバイリーク電流を低減でき、低消費電力化を図ることができる。
【００３５】
更に、請求項８、１７記載の発明では、データビット幅設定信号の設定ビット幅が最大ビット数ｎの（ｎ／８）の場合に活性化する出力バッファ回路、すなわちデータ線が外部接続される出力バッファ回路を、検査時に活性化する検査データ出力用のバッファ回路として兼用するので、従来のようにデータバス毎に検査データ用出力バッファ回路を設ける場合に比べて、検査データ用出力バッファ回路の削除が可能であり、チップサイズを縮小して低コスト化を図ることができる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態について、図面を参照しながら説明する。
【００３７】
図１は、本発明の第１の実施の形態の半導体記憶装置のブロック構成を示す。同図において、１はメモリセルアレイ、Ａは前記メモリセルアレイ１から読み出したデータを転送するリードデータ転送回路である。
【００３８】
前記リードデータ転送回路Ａにおいて、２はプリアンプ回路、３はデータラッチ回路、４はリードデータバス切換回路、５はデータ出力回路、６は第１のリード制御回路、７は第２のリード制御回路である。尚、本実施の形態のDRAMマクロは、最大２５６ビットのデータビット幅に対応できる構成であるとして説明する。
【００３９】
GIOは、メモリセルアレイ上をグローバルにレイアウト配線され、プリアンプ回路２に接続されるグローバルデータ線である。PAOはプリアンプ回路２の出力信号をデータラッチ回路３に転送するプリアンプ出力信号線、RDBはデータラッチ回路３の出力信号であるデータラッチ信号をリードデータバス切換回路４に転送するデータラッチ信号線である。DOUT及びDOUTXはリードデータバス切換回路４から出力されるリードデータをデータ出力回路５に転送するデータ出力線、DO及びDOXはデータ出力回路５の出力信号を外部出力するデータ線（外部接続されるデータ線）であって、外部の論理回路などに接続される。
【００４０】
また、ＭＳは、DRAMコアのデータビット幅、換言すれば前記データ出力回路５に接続されるデータ出力線Ｄ０のビット幅を外部から設定可能な２ビットのデータビット幅設定信号であって、前記第１及び第２のリード制御回路６、７の双方に入力される。また、ADDは最大ビット幅３のアドレス信号、READは読出し動作指定信号であって、第１のリード制御回路６に入力される。RSELは前記第１のリード制御回路６から出力される８ビットの信号であって、リードデータバス切換回路４に入力される。OBENは前記第２のリード制御回路６７から出力される４ビットの信号であって、データ出力回路５に入力される。
【００４１】
前記データビット幅設定信号ＭＳは、本半導体記憶装置に設ける電極パッドから内部に供給されるようにボンディングオプションとして構成しても良く、また、同一基板に混載された論理回路から供給されるように構成しても良い。このことは、以下に説明する第２及び第３の実施の形態でも同様である。
【００４２】
次に、図１の半導体記憶装置の動作を説明する。尚、各信号線ＧＩＯ、ＰＡＯ、ＲＤＢ、ＤＯＵＴ及びＤＯ上のデータに各信号線と同一符号を付して説明する。
【００４３】
読出しサイクル時、メモリセルアレイ１内の所望のメモリセルから読み出されたデータGIOは、プリアンプ回路２で増幅された後、データラッチ回路３でラッチされ、リードデータバス切換回路４にデータラッチ信号RDBとして入力される。リードデータバス切換回路４では、第１のリード制御回路６で生成されるリードデータバス切換信号RSELによって、データラッチ信号線RDBが所望のデータ出力線DOUT又はDOUTXと切換接続される。データ出力回路５に入力されたデータDOUT、DOUTXはデータ線DO又はDOXから外部へ出力される。
【００４４】
図２（ａ）は、２５６ビットのうち、８ビットのデータラッチ信号線RDB<７:０>が接続されるリードデータバス切換回路４、及びデータ出力回路５の構成図を示す。
【００４５】
同図のリードデータバス切換回路４において、１０〜１７はトライステートバッファ回路（以下、TSBと記す）、２０〜２９はトランスファーゲート（以下、TGと記す）である。また、データ出力回路５において、３０〜３８は出力バッファ回路である。
【００４６】
前記リードデータバス切換回路４において、８個のTSB１０〜１７は各々対応するデータラッチ信号線RDB<7:0>に配置される。これらのTSB１０〜１７は全て前記TG２０〜２９の配置位置よりも読み出しデータの入力端側に配置されていて、データラッチ信号線RDB<7:0>のラッチデータを対応するデータ出力線ＤＯＵＴ<7:0>に転送することを遮断するための遮断用スイッチ回路として機能する。
【００４７】
また、TG２０〜２３は、８ビットのデータ出力線（リードデータバス）DOUT<７:0>のうち、隣接する２本のデータ出力線ＤＯＵＴ同士を接続する４個のパス切換用スイッチ回路であって、TG２０は２本のデータ出力線DOUT<0>、DOUT<１>同士を、TG２１は２本のデータ出力線DOUT<２>、DOUT<３>同士を、TG２２は２本のデータ出力線DOUT<４>、DOUT<５>同士を、TG２３は２本のデータ出力線DOUT<６>、DOUT<７>同士を各々接続する。
【００４８】
更に、前記TG２１、２４、２５は、４本のデータ出力線ＤＯＵＴ<3:0>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ出力線ＤＯＵＴ<3>に接続され、他端は、TG２１ではデータ出力線ＤＯＵＴ<２>に、TG２４ではデータ出力線ＤＯＵＴ<１>に、TG２５ではデータ出力線ＤＯＵＴ<０>に各々接続される。同様に、前記TG２２、２６、２７は、４本のデータ出力線ＤＯＵＴ<７:４>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ出力線ＤＯＵＴ<４>に接続され、他端は、TG２２ではデータ出力線ＤＯＵＴ<５>に、TG２６ではデータ出力線ＤＯＵＴ<６>に、TG２７ではデータ出力線ＤＯＵＴ<７>に各々接続される。ＴＧ２１及びＴＧ２２は前記遮断用スイッチ回路としても兼用されている。
【００４９】
そして、リードデータバス切換回路４とデータ出力回路５との間には、この両者を結ぶデータ出力線ＤＯＵＴ<7:0>に加えて、９ビット目の新たなデータ出力線（リードデータバス）ＤＯＵＴＸが配置される。リードデータバス切換回路４内において、ＴＧ２８は前記９ビット目の新たなデータ出力線ＤＯＵＴＸとデータ出力線ＤＯＵＴ<３>とを接続する追加のバス切換用スイッチ回路であり、また、ＴＧ２９は前記９ビット目の新たなデータ出力線ＤＯＵＴＸとデータ出力線ＤＯＵＴ<４>とを接続する追加のバス切換用スイッチ回路である。
【００５０】
前記４ビットのデータ出力線ＤＯＵＴ<３:0>とこれに隣接する他の４ビットのデータ出力線ＤＯＵＴ<７:４>とは、線対称に配置され、この線対称の中心位置、すなわち、データ出力線ＤＯＵＴ<３>とデータ出力線ＤＯＵＴ<４>との間に、前記９ビット目の新たなデータ出力線ＤＯＵＴＸと、２個のＴＧ２８、２９とがレイアウト配置されている。
【００５１】
前記TSB１０〜１７及びTG２０〜２９は、それぞれ、第１のリード制御回路６からのリードデータバス切換信号RSEL<７:0>によって制御される。尚、データラッチ信号線RDB<７:0>はTSB１０〜１７を介してデータ出力線DOUT<７:0>に接続されるが、データラッチ信号線RDB<0,２,５,７>が接続されるTSB１０、１２、１５、１７は、データビット幅に拘わらず、常に電源電圧が印加されていて導通状態にある。
【００５２】
また、図２（ａ）において、データ出力回路５は、前記８ビットのデータ出力線ＤＯＵＴ<7:0>に対応する８個の出力バッファ回路３０〜３７と、前記９ビット目の新たなデータ出力線ＤＯＵＴＸに接続された出力バッファ回路３８とを備え、これら出力バッファ回路３０〜３８は、第２のリード制御回路７からの出力バッファイネーブル信号OBEN<３:0>によって制御される。
【００５３】
図３に前記出力バッファ回路３０の一構成例を示す。他の出力バッファ回路３１〜３８も同一構成である。同図において、４０はPMOSトランジスタ、４１はNMOSトランジスタ、４２はNAND回路、４３はNOR回路、４４はインバータ回路である。電源とGND間に前記PMOSトランジスタ４０及びNMOSトランジスタ４１が設けられ、PMOSトランジスタ４０のゲートにはNAND回路４２の出力信号が入力される。前記ＮＡＮＤ回路４２には、出力データDOUTと出力バッファイネーブル信号OBENとが入力される。前記NMOSトランジスタ４１のゲートにはNOR回路４３の出力信号が入力され、前記ＮＯＲ回路４３には出力データDOUTと出力バッファイネーブル信号OBENの反転信号とが入力される。前記PMOSトランジスタ４０とNMOSトランジスタ４１との中間ノードから出力データDOが取り出される構成である。
【００５４】
図３に示す出力バッファ回路は、出力バッファイネーブル信号OBENが"H"の期間は、出力データDOUTと同相の出力データDOを出力し、出力バッファイネーブル信号OBENが"L"の期間は、出力データDOUTのステートに拘わらず、データ線DOはハイインピーダンス状態となる。
【００５５】
図４にTSB１０の回路構成例を、図５にTG２０の回路構成例を各々示す。他のＴＳＢ１１〜１７、ＴＧ２１〜２９も同様である。
【００５６】
表１は、設定されるデータビット幅、ビット幅設定信号MS、外部アドレス信号ADD<２:0>、リードデータバス切換信号RSEL<７:0>、及び出力バッファイネーブル信号OBEN<３:0>のロジックテーブルを示す。
【００５７】
【表１】
以下、設定されるデータビット幅が２５６、１２８、６４、３２のそれぞれの場合について、リードデータバス切換回路４及び出力バッファ回路５の動作を前記図２〜図７及び表１を参照しながら説明する。
【００５９】
[データビット幅が２５６の場合]
データビット幅設定信号MS<１:0>を"HH"とすることにより、データビット幅は２５６に設定される。データビット幅が２５６の場合、図２（ｂ）に示すように、出力バッファ回路３０〜３７に各々データ線ＤＯ<7:0>が外部接続され、メモリセルアレイ１からのリードデータはこれらの出力バッファ回路３０〜３７から外部に出力される。尚、この時、出力バッファイネーブル信号OBEN<３>は“L”であり、出力バッファ回路３８の出力DOXはハイインピーダンス状態にある。
【００６０】
図６に、２５６データビット構成におけるデータ読出し動作（“H”→“L”）の簡単なタイミングチャートを示す。同図において、PAEはプリアンプ回路２を制御するプリアンプイネーブル信号であり、PAE="H"の期間においてメモリセルから読み出されたデータを増幅する。
【００６１】
ACT動作に伴いワード線が活性化し、センス動作によりデータがビット線上に増幅された時点でリードコマンドを入力し、所望のコラム選択線を選択すると、相補なグローバル信号GIO/NGIO間に微小電圧差ΔＶが生じる。ここで、プリアンプイネーブル信号PAEをアクティブにすることにより、この微小電位差ΔＶが増幅され、ラッチされて、データラッチ信号RDBはリードデータバス切換回路４に入力される。この時、表１より、リードデータバス切換信号RSEL<５:４>及び出力バッファイネーブル信号OBEN<２:0>は"H"であるので、TSB１１、１３、１４、１６及び出力バッファ回路３０〜３７は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してリードデータDOUT<７:0>として出力バッファ回路３０〜３７に入力され、出力データDO<７:0>として外部へ出力される。
【００６２】
[データビット幅が１２８の場合]
データビット幅設定信号MS<１:0>を"HL"とすることにより、データビット幅は１２８に設定され、アドレス信号ADD<0>が有効となる。データビット幅が１２８の場合、図２（ｃ）、（ｄ）に示すように、出力バッファ回路３１、３３、３４、３６に各々データ線ＤＯ<１>、ＤＯ<３>、ＤＯ<４>、ＤＯ<６>が外部接続される。この時、出力バッファイネーブル信号OBEN<２:１>は"H"となるので、メモリセルアレイ１からのリードデータは前記出力バッファ回路３１、３３、３４、３６から外部に出力される。尚、この時、出力バッファ回路３０、３２、３５、３７、３８の出力はハイインピーダンス状態にある。
【００６３】
＜ADD<0>="L"の時＞
この場合のデータの伝達の様子を図２（ｃ）に示す。表１より、リードデータバス切換信号RSEL<５:４>が"H"となるので、データビット幅が２５６の場合と同様に、このリードデータバス切換信号RSEL<５:４>で制御されるTSB１１、１３、１４、１６は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してそのままリードデータDOUT<７:0>として出力バッファ回路３０〜３７に入力される。しかし、出力バッファイネーブル信号OBEN<２:１>が"H"であるので、データ線が外部接続された出力バッファ回路３１、３３、３４、３６に入力される４ビットのリードデータDOUT<１,３,４,６>、すなわち、ラッチデータRDB<１,３,４,６>のみが外部に出力される。
【００６４】
＜ADD<0>="H"の時＞
この場合のデータの伝達の様子を図２（ｄ）に示す。表１より、リードデータバス切換信号RSEL<１:0>が"H"となり、リードデータバス切換信号RSEL<５:４>が"L"となるので、TG２0〜２３が導通状態、TSB１１、１３、１４、１６が非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、データラッチ信号線RDB<１,３,４,６>は非導通状態にあるので、それらのラッチデータＲＤＢ<１,３,４,６>は転送されず、これに代わってデータラッチ信号RDB<0,２,５,７>がそれぞれTSB１0、１２、１５、１７及びTG２0〜２３を介して出力データ線DOUT<１,３,４,６>に転送され、データ線が外部接続された出力バッファ回路３１、３３、３４、３６から外部に出力される。
【００６５】
[データビット幅が６４の場合]
データビット幅設定信号MS<１:0>を"LH"とすることにより、データビット幅は６４に設定され、アドレス信号はADD<１:0>が有効となる。データビット幅が６４の場合、図２（ｅ）〜（ｈ）に示すように、出力バッファ回路３３、３４に各々データ線ＤＯ<３>、ＤＯ<４>が外部接続される。この時、出力バッファイネーブル信号OBEN<２>が"H"であるので、メモリセルからのリードデータは前記出力バッファ回路３３、３４を介して外部データ線に接続される。尚、この時、出力バッファ回路３０〜３２、３５〜３８の出力はハイインピーダンス状態にある。
【００６６】
＜ADD<１:0>="LL"の時＞
この場合のデータの伝達の様子を図２（ｅ）に示す。表１より、リードデータバス切換信号RSEL<５:４>が"H"となるので、リードデータバス切換信号RSEL<５:４>に制御されるTSB１１、１３、１４、１６は導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>はTSB１０〜１７を介してそのまま出力データDOUT<７:0>として出力バッファ回路３０〜３７に入力されるが、出力バッファ回路３３、３４に入力される出力データDOUT<３,４>、すなわちラッチデータRDB<３,４>のみがデータ線ＤＯ<３,４>から外部に出力される。
【００６７】
＜ADD<１:0>="LH"の時＞
この場合のデータの伝達の様子を図２（ｆ）に示す。表１より、リードデータバス切換信号RSEL<４,１>が"H"となるので、TSB１１、１６及びTG２１、２２が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTSB１３、１４が非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、代わってラッチデータRDB<７:５,２:0>のうち、ラッチデータRDB<５,２>がそれぞれTRB１２、１５とTG２１、２２を介してデータ出力線DOUT<３,４>に転送され、出力バッファ回路３３、３４から外部に出力される。
【００６８】
＜ADD<１:0>="HL"の時＞
この場合のデータの伝達の様子を図２（ｇ）に示す。表１より、リードデータバス切換信号RSEL<４,２>が"H"となるので、TSB１0〜１２、１５〜１７及びTG２４、２６が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTSB１３、１４は非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、代わってラッチデータRDB<７:５,２:0>のうちラッチデータRDB<６,１>がそれぞれTＳB１１、１６及びTG２４、２６を介してデータ出力線DOUT<３,４>に転送され、出力バッファ回路３３、３４から外部に出力される。
【００６９】
＜ADD<１:0>="HH"の時＞
この場合のデータの伝達の様子を図２（ｈ）に示す。表１より、リードデータバス切換信号RSEL<４,３>が"H"となるので、TSB１0〜１２、１５〜１７及びTG２５、２７が導通状態となり、リードデータバス切換信号RSEL<５>に制御されるTRB１３、１４は非導通状態となる。すなわち、データラッチ回路３でラッチされたラッチデータRDB<７:0>のうち、ラッチデータRDB<３,４>は、非導通状態にあるTSB１３、１４によってデータ出力線DOUT<３,４>には転送されず、これ代わってラッチデータRDB<７:５,２:0>のうちラッチデータRDB<７,0>が、それぞれTSB１0、１７及びTG２５、２７を介してデータ出力線DOUT<３,４>に転送されて、出力バッファ回路３３、３４から外部に出力される。
【００７０】
[データビット幅が３２の場合]
データビット幅設定信号MS<１:0>を"ＬＬ"とすることにより、データビット幅は３２に設定され、アドレス信号ADD<２:0>が有効となる。データビット幅が３２の場合、図２（ｉ）、（ｊ）に示すように、出力バッファ回路３８にデータ線ＤＯＸが外部接続される。この時、出力バッファイネーブル信号OBEN<３>だけが"H"であるので、図２（ｉ）、（ｊ）に示すように、メモリセルからのリードデータは新規に設けた出力バッファ回路３８を介して外部データ線に出力される。この時、出力バッファ回路３０〜３７の出力DO<７:0>はハイインピーダンス状態にある。
【００７１】
＜ADD<２:0>="LLL"の時＞
この場合のデータの伝達の様子を図２（ｉ）に示す。表１より、アドレス信号ADD<２>が"L"の場合、リードデータバス切換信号RSEL<７:0>は、そのうち切換信号RSEL<６>が"H"になっていることを除くと、データビット幅が６４の場合と同じ論理であることが判る。すなわち、データビット幅が３２であり且つアドレス信号ADD<２:0>が"LLL"の場合には、図７に示すように、データビット幅が６４の場合と同じパスでデータ出力線DOUT<３>に転送されたデータが、更にTG２８を介してデータ出力線DOUTXに接続され、出力バッファ回路３８から出力データDOXとして外部に出力される。
【００７２】
＜ADD<２:0>="HHH"の時＞
この場合のデータの伝達の様子を図２（ｊ）に示す。表１より、アドレス信号ADD<２>が"H"の場合、リードデータバス切換信号RSEL<７:0>は、そのうちリードデータバス切換信号RSEL<７>が"H"になっていることを除くと、データビット幅が６４の場合と同じ論理であることが判る。すなわち、データビット幅が３２で且つアドレス信号ＡＤＤ<２:0>が"HHH"の場合は、図７に示すように、データビット幅が６４の場合と同じパスでデータ出力線ＤＯＵＴ<７>に転送されたデータが、更にTG２７、２９を介してデータ出力線ＤＯＵＴＸに転送され、出力バッファ回路３８から出力データDOXとして外部に出力される。
【００７３】
アドレス信号ＡＤＤが他の場合のデータの伝達は、前記ADD<２:0>="LLL"、"HHH"の時の説明、及び前記データビット幅が６４の場合の説明から容易に類推される。すなわち、ADD<２:0>="LLＨ"の時はデータ出力線ＤＯＵＴ<２>に転送されたデータがデータ出力線DOUTXを経て出力データDOXとして外部に出力され、ADD<２:0>="LＨL"の時はデータ出力線DOUT<１>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="LＨＨ"の時はデータ出力線DOUT<０>に転送されたデータが出力データDOXとして外部に出力される。また、ADD<２:0>="ＨＬＬ"の時はデータ出力線DOUT<４>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="ＨＬＨ"の時はデータ出力線DOUT<５>に転送されたデータが出力データDOXとして外部に出力され、ADD<２:0>="ＨＨＬ"の時はデータ出力線DOUT<６>に転送されたデータが出力データDOXとして外部に出力される。
【００７４】
以上のように、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたリードデータバスのメタルマスク切換処理を電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数削減による低コスト化を図ることができる。
【００７５】
尚、TSB１０〜１７及びＴＧ２０〜２９のスイッチ素子を用いて電気的にデータバス切換を行なうので、データ転送に伴う遅延が懸念されるが、図２（ａ）に示すように、隣接する８ビットのデータ出力線ＤＯＵＴ<7:0>の中央に配置される３ビット目と４ビット目のデータ出力線DOUT<４:３>に、ＴＧ２１、２２、２４〜２７を介してそれぞれそ他３本のデータ出力線ＤＯＵＴ<2:0>、ＤＯＵＴ<5:7>を接続し、更にデータ出力線DOUT<３>、DOUT<４>間に、データビット幅が３２の場合と検査時とで兼用可能なデータ出力線ＤＯＵＴＸを新規に配置する構成とすることにより、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【００７６】
また、図８に示すように、図２（ａ）のTSB１０〜１７の出力側とデータ出力線DOUT<７:0>との間に、それぞれTG５０〜５７を設けた構成にすると、各TSB１０〜１７が駆動する出力バッファ回路３０〜３７のゲート容量を切り離すことができるので、素子数は増加するが、データ転送の更なる高速化を図ることができる。
【００７７】
更に、本実施の形態によれば、図２（ｉ）、（ｊ）に示したように、データビット幅が３２の場合にデータ線ＤＯＸが外部接続される出力バッファ回路３８を、検査時のテストデータ用出力バッファ回路として兼用することが可能であるので、従来のようにデータビットの個数分配置する必要があったテストデータ出力用バッファ回路を削減でき、その分、チップサイズを縮小して、低コスト化を実現することができる。
【００７８】
更に、本実施の形態によれば、データビット幅が２５６の場合には出力バッファ回路３０〜３７が動作し（図２（ｂ）参照）、データビット幅が１２８の場合には出力バッファ回路３１、３３、３４、３６が動作し（図２（ｃ）、（ｄ）参照）、データビット幅が６４の場合には出力バッファ回路３３、３４が動作し（図２（ｅ）〜（ｈ）参照）、データビット幅が３２の場合には出力バッファ回路３８が動作する（図２（ｉ）、（ｊ）参照）。すなわち、データビット幅が設定されれば、そのデータビット幅に対応した出力バッファ回路が一意に固定決定されて、外部アドレス信号ＡＤＤには依存しない。
【００７９】
従って、図９に示すように、出力バッファ回路３０’（他のバッファ回路３１〜３８も同様）に対し、ＰＭＯＳトランジスタ４０に供給する電源レベルを出力バッファイネーブル信号OBENによって制御可能なスイッチ回路（パス切断手段）４９を、電源供給パスに設ける構成とすれば、外部接続されない出力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイリーク電流を低減することができる。特に幅広いデータビットを備え且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、最も大きなリーク電流低減効果を得ることができる。前記スイッチ回路４９を出力バッファ回路３０’の外部に配置しても良いのは勿論である。
【００８０】
尚、本実施の形態では、図２（ａ）に示したリードデータバス切り換え回路４は、図４に示すＴＳＢ１０〜１７と、図５に示すＴＧ２０〜２９とにより構成したが、所望のデータバス切り換え動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されない。
【００８１】
また、リードデータバス切り換え回路４は、表１のロジックテーブルのステートに基づいて制御したが、所望のデータバス切り換え動作を実現できれば良く、表１のロジックテーブルに限定されない。
【００８２】
更に、本実施の形態では、リードデータバス切換回路４の構成を図２（ａ）の構成として、バス切換えを最大ｎ（＝２５６）ビットとして、２５６、１２８、６４及び３２ビットに切換可能としたが、本発明はこれに限定されず、その他、種々のバス切換えの構成が可能である。例えば、９ビット目の新たなデータ出力線ＤＯＵＴＸを設けず、２本のデータ出力線ＤＯＵＴ<3>、ＤＯＵＴ<４>を１個のＴＧで接続しても良い。この場合には、２５６、６４、３２ビットにバス切換可能である。また、所定の１ビットのデータ出力線（例えばＤＯＵＴ<0>）と他のデータ出力線ＤＯＵＴ<7:1>とを接続する７個のＴＧを設けても良い。この場合には、２５６、３２ビットのバス切換えが可能である。
【００８３】
（第２の実施の形態）
以下、本発明の第２の実施の形態について、図面を参照しながら説明する。
【００８４】
図１０は、本発明の第２の実施の形態の半導体記憶装置のブロック構成を示す。同図において、８１はメモリセルアレイ、Ｂはライトデータ転送回路である。
【００８５】
前記ライトデータ転送回路Ｂにおいて、８２はライトドライバー回路（ライトバッファ回路）、８３はデータラッチ回路、８４はライトデータバス切換回路、８５はデータ入力回路、８６は第３の制御回路、８７はライト制御回路である。本実施の形態の構成によるDRAMマクロは最大２５６ビットのデータビット幅に対応できる構成であるとして説明する。
【００８６】
また、図１０において、GIOはメモリセルアレイ８１上をグローバルにレイアウト配線され、ライトドライバー回路８２の出力側に接続されるグローバルデータ線である。WDBはデータラッチ回路８３の出力信号であるデータラッチ信号をライトドライバー回路８２に転送する信号線である。IOWはライトデータバス切換回路８４から出力されるデータ信号をデータラッチ回路８３に転送するデータ書込線、DIN及びDINXはデータ入力回路８５から出力されるライトデータをライトデータバス切換回路８４に転送するデータ線、DI及びDIXは外部からデータ入力回路８５に入力するライトデータ信号用のデータ線である。
【００８７】
また、MSは、DRAMコアのデータビット幅、換言すれば前記データ入力回路８５に接続されるデータ線ＤＩ、ＤＩＸのビット幅を外部から設定可能な２ビットのデータビット幅設定信号である。ＡＤＤは最大ビット幅３のアドレス信号、WRITEは書き込み動作指定信号、WEは第３の制御回路８６で生成される８ビットの制御信号であってライトドライバー回路８２に入力される。WSEL及びIBENはライト制御回路８７で生成される６ビットと４ビットの信号であって、それぞれ、ライトデータバス切換回路８４及びデータ入力回路８５に入力される。
【００８８】
次に、図１０の半導体記憶装置の動作を説明する。尚、各信号線ＧＩＯ、ＷＤＢ、ＩＯＷ、ＤＩＮ及びＤＩ上のデータに各信号線と同一符号を付して説明する。
【００８９】
書き込みサイクル時に外部から入力されたライトデータＤＩ、ＤＩＸは、データ入力回路８５においてドライブされた後、ライトデータバス切換回路８４に入力される。ライトデータバス切換回路８４では、データ入力回路８５からのデータDIN、DINXが、ビット幅設定信号MSに基づいてライト制御回路８７で生成されるライトデータバス切換信号WSELによって所望のデータ線IOWと選択的に接続される。データ線IOWのデータはデータラッチ回路８３でラッチされた後、その出力信号WDBがライトドライバー回路８２に入力され、第３の制御回路８６で生成されるライトドライバーイネーブル信号WEにより制御されて、グローバルデータ線GIOを介してメモリセルアレイ８１内の所望のメモリセルにデータが書き込まれる。
【００９０】
図１１（ａ）は、データ入力回路８５及びライトデータバス切換回路８４のブロック構成を示す。データ入力回路８５には、外部から最大９ビットのライトデータDI<７:0>、DIXが入力される。ライトデータバス切換回路８４には、データ入力回路８５の出力信号DIN<７:0>、DINXが入力される。
【００９１】
前記データ入力回路８５において、１１０〜１１８は入力バッファ回路である。また、前記ライトデータバス切換回路８４において、９０〜９７及び１００〜１０９はTGである。
【００９２】
前記ＴＧ９０〜９７は全て他のTG１００〜１０９の配置位置よりもライトデータの入力端側に配置されていて、データ入力線DＩＮ<7:0>のライトデータを対応するデータ書込線ＩＯＷ<7:0>に転送することを遮断するための遮断用スイッチ回路として機能する。
【００９３】
また、TG１００〜１０３は隣接する２本のデータ入力線ＤＩＮ同士を接続するバス切換用スイッチ回路であって、TG１００はデータ入力線（ライトデータバス）ＤＩＮ<7:0>のうち、隣接する２本のデータ入力線DIN<0>、DIN<１>同士を、TG１０１は隣接する２本のデータ入力線DIN<２>、DIN<３>同士を、TG１０２は隣接する２本のデータ入力線DIN<４>、DIN<５>同士を、TG１０３は２本のデータ入力線DIN<６>、DIN<７>同士を各々接続する。
【００９４】
更に、前記TG１０１、１０４、１０５は、４本のデータ入力線ＤＩＮ<3:0>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ入力線ＤＩＮ<3>に接続され、他端は、TG１０１ではデータ入力線ＤＩＮ<２>に、TG１０４ではデータ入力線ＤＩＮ<１>に、TG１０５ではデータ入力線ＤＩＮ<０>に各々接続される。同様に、前記TG１０２、１０６、１０７は、４本のデータ入力線ＤＩＮ<７:４>を１単位として配置された３個のパス切換用スイッチ回路であって、一端は全て所定の１本のデータ入力線ＤＩＮ<４>に接続され、他端は、TG１０２ではデータ入力線ＤＩＮ<５>に、TG１０６ではデータ入力線ＤＩＮ<６>に、TG１０７ではデータ入力線ＤＩＮ<７>に各々接続されている。ＴＧ１０１及びＴＧ１０２は前記遮断用スイッチ回路としても兼用されている。
【００９５】
前記４ビットのデータ入力線ＤＩＮ<３:0>とこれに隣接する他の４ビットのデータ入力線ＤＩＮ<７:４>とは、線対称に配置される。この線対称の中心位置、すなわち、データ入力線ＤＩＮ<３>とデータ入力線ＤＩＮ<４>との間には、９ビット目の新たなデータ入力線（ライトデータバス）ＤＩＮＸと、２個のＴＧ１０８、ＴＧ１０９とがレイアウト配置されている。
【００９６】
前記９ビット目の新たなデータ入力線ＤＩＮＸは、その一端がこのデータ入力線ＤＩＮＸに対応してデータ入力回路８５内に新たに設けた入力バッファ回路１１８に接続され、その他端は、ライトデータバス切換回路８４内に配置したＴＧ１０８、ＴＧ１０９に接続される。前記ＴＧ１０８は、前記９ビット目の新たなデータ入力線ＤＩＮＸとデータ入力線ＤＩＮ<３>とを接続する追加のバス切換用スイッチ回路であり、ＴＧ１０９は前記９ビット目の新たなデータ入力線ＤＩＮＸとデータ入力線ＤＩＮ<４>とを接続する追加のバス切換用スイッチ回路である。
【００９７】
また、図１１（ａ）において、既述したように、データ入力回路８５は、８ビットのデータ入力線ＤＩＮ<7:0>に対応する８個の入力バッファ回路１１０〜１１７と、９ビット目の新たなデータ入力線ＤＩＮＸに接続された追加の入力バッファ回路１１８とを備えるが、この追加の入力バッファ回路１１８の駆動能力は、他の８個の入力バッファ回路１１０〜１１７の駆動能力よりも高く設定されている。
【００９８】
前記ライトデータバス切換回路８４の１８個のTG９０〜９７、TG１００〜１０９は、それぞれ、ライト制御回路８７からのライトデータバス切換信号WSEL<６:0>によって制御され、データ入力回路８５の入力バッファ回路１１０〜１１８は、それぞれ、ライト制御回路８７からの入力バッファイネーブル信号IBEN<３:0>によって制御される。
【００９９】
次に、図１２に入力バッファ回路１１０の一構成例を示す。他の入力バッファ回路１１１〜１１８も同一構成である。同図において、１２０はNAND回路、１２１はインバータ回路である。NAND回路１２０には、ライトデータDIとライト制御回路８７からの入力バッファイネーブル信号IBEN<３:0>とが入力され、NAND回路１２０の出力がインバータ回路１２１に入力される。同図の入力バッファ回路は、入力バッファイネーブル信号IBENが"H"の場合は、ライトデータDIと同相の出力信号DINを出力し、入力バッファイネーブル信号IBENが"L"の場合には、ライトデータDIのステートに拘わらず、出力信号DINは“L”状態となる。
【０１００】
表２に、設定されるデータビット幅、ビット幅設定信号MS、ライトデータバス切換信号WSEL<６:0>、入力バッファイネーブル信号IBEN<３:0>のロジックテーブルを示す。
【０１０１】
【表２】
以下、データビット幅が、２５６、１２８、６４、３２のそれぞれの場合について、ライトデータバス切換回路８４の動作を図１１〜１４及び表２を参照しながら説明する。
【０１０３】
[データビット幅が２５６の場合]
データビット幅設定信号MS<１:0>を"HH"とすることにより、データビット幅は２５６に設定される。データビット幅が２５６の場合、図１１（ｂ）に示すように、入力バッファ回路１１０〜１１７にデータ線ＤＩ<7:0>が外部接続される。入力データDI<７:0>は、入力バッファイネーブル信号ＩＢＥＮ<２:０>が"H"であるので、前記入力バッファ回路１１０〜１１７を経て、ライトデータDIN<７:0>としてライトデータバス切換回路８４に入力される。この時、入力バッファイネーブル信号IBEN<３>は"L"であるので、入力バッファ回路１１８の出力DINXは"L"に固定される。
【０１０４】
表２より、ライトデータバス切換信号WSEL<６:４>は"H"であるので、ライトデータバス切換信号WSEL<６:４>に制御されるTG９０〜９７は導通状態となり、図１３に示すように、入力バッファ回路１１０〜１１７の出力信号DIN<７:0>は、TG９０〜９７を介してデータIOW<７:0>として出力される。このデータIOW<７:0>は、データラッチ回路８３にてラッチされ、データラッチ信号WDB<７:0>としてライトドライバー回路８２に入力される。ライトドライバー回路８２は、第３の制御回路８６のライトドライバーイネーブル信号WE<７:0>により制御されるが、データビット幅が２５６の場合、２５６個の全てのライトドライバーが活性化して、所望のメモリセルにデータを書き込む。
【０１０５】
[データビット幅が１２８の場合]
データビット幅設定信号MS<１:0>を"HL"とすることにより、データビット幅は１２８に設定される。データビット幅が１２８の場合、図１１（ｃ）に示すように、入力バッファ回路１１１、１１３、１１４、１１６にデータ線ＤＩ<１,３,４,６>が外部接続される。入力バッファイネーブル信号ＩＢＥＮ（２:１）が"H"であるので、ライトデータＤＩ<１,３,４,６>は前記入力バッファ回路１１１、１１３、１１４、１１６を経て、データDIN<１,３,４,６>としてライトデータバス切換回路８４に入力される。
【０１０６】
この時、入力バッファイネーブル信号ＩＢＥＮ<３,0>は"L"であるので、入力バッファ回路１１０、１１２、１１５、１１７、１１８の出力信号DIN<0,２,５,７>、DINXは"L"に固定される。表２より、ライトデータバス切換信号WSEL<６,５,１,0>が"H"となるので、TG９１、９３、９４、９６、１００〜１０３が導通状態となり、入力バッファ回路１１１の出力DIN<１>はTG９１を介してデータIOW<１>として出力されると共に、TG１００を介してデータIOW<0>として出力される。入力バッファ回路１１３の出力DIN<３>は、TG９３を介してデータIOW<３>として出力されると共に、TG１０１を介してデータIOW<２>として出力される。同様に、入力バッファ回路１１４の出力DIN<４>は、TG９４を介してデータIOW<４>として出力されると共に、TG１０２を介してデータIOW<５>として出力され、入力バッファ回路１１６の出力DIN<６>はTG９６を介してデータIOW<６>として出力されると共に、TＧ１０３を介してデータIOW<７>として出力される。この時、外部接続されない入力バッファ回路１１０、１１２、１１５、１１７、１１８の出力DIN<0,２,５,７>及びDINXは“L”に固定されているが、TG９０、９２、９５、９７、１０８、１０９が非導通状態にあるので、元々のデータIOW<0,２,５,７>とデータ衝突を起こすことはない。
【０１０７】
このように、データビット幅が１２８の場合には、外部から入力されたライトデータは、ライトデータバス切換回路８４にて隣接するデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部から入力される１ビットの外部アドレス信号に基づいてライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１０８】
[データビット幅が６４の場合]
データビット幅設定信号MS<１:0>を"LH"とすることにより、データビット幅は６４に設定される。データビット幅が６４の場合、図１１（ｄ）に示すように、入力バッファ回路１１３、１１４にデータ線ＤＩ<３,４>が外部接続される。入力バッファイネーブル信号ＩＢＥＮ（２）が"H"であるので、データＤＩ<３,４>は前記入力バッファ回路１１３、１１４を経て、データDIN<３,４>としてライトデータバス切換回路８４に入力される。
【０１０９】
この時、入力バッファ回路１１０〜１１２、１１５〜１１８の出力DI<0:２,５:７>及びDIXはL"に固定される。表２より、ライトデータバス切換信号WSEL<５,２,0>が"H"となるので、TG９３、９４、１０１、１０２、１０４〜１０７が導通状態となり、入力バッファ回路１１３の出力DIN<３>はTG９３を介してデータIOW<３>として転送されると共に、更にTG１０１、１０４、１０５を介してデータIOW<２:0>として転送される。一方、入力バッファ回路１１４の出力DIN<４>は、TG９４を介してデータIOW<４>として転送されると共に、更にTG１０２、１０６、１０７を介してデータIOW<７：５>として転送される。この時、外部接続されない入力バッファ回路１１０〜１１２、１１５〜１１８の出力DIN<７:５,２:0>及びDＩＮXは“L”に固定されているが、TG９０〜９２、９５〜９７、１０８、１０９が非導通状態にあるので、元々のデータIOW<７：５,２：0>とデータ衝突を起こすことはない。
【０１１０】
このように、データビット幅が６４の場合、外部入力されたライトデータは、ライトデータバス切換回路８４にて隣接する４ビットのデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部入力される２ビットのアドレス信号に基づいて、ライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１１１】
[データビット幅が３２の場合]
データビット幅設定信号MS<１:0>を"ＬＬ"とすることにより、データビット幅は３２に設定される。データビット幅が３２の場合、図１１（ｅ）に示すように、入力バッファ回路１１８のみにデータ線ＤＩＸが外部接続される。入力バッファイネーブル信号ＩＢＥＮ（３）が"H"であるので、ライトデータＤＩＸが前記入力バッファ回路１１８を経てデータDINＸとしてライトデータバス切換回路８４に入力される。
【０１１２】
この時、その他の入力バッファ回路１１０〜１１７の出力DIN＜７：０＞は“L”に固定される。表２より、ライトデータバス切換信号WSEL<３:２，0>が"H"となるので、TG１０１、１０２、１０４〜１０９が導通状態となり、入力バッファ回路１１８の出力DIXはTG１０８を介してデータIOW<３>として転送されると共に、TG１０１、１０４、１０５を介してデータIOW<２:0>として転送され、また、TG１0９を介してデータIOW<４>として転送されると共に、TG１０２、１０６、１０７を介してデータIOW<７:５>として転送される。ここで、入力バッファ回路１１０〜１１７の出力DIN<７:0>は“Lに”固定されているが、TG９０〜９７が非導通状態にあるので、元々のデータIOW<７:0>とデータ衝突を起こすことはない。
【０１１３】
このように、データビット幅が３２の場合、図１４に示すように、外部から入力されたライトデータDIXは、ライトデータバス切換回路８４にて隣接する８本全てのデータ書込線IOWに同じデータとして転送されるが、ライトドライバー回路８２にて、外部入力される３ビットのアドレス信号に基づいてライトドライバーを選択的に動作させることにより、所望のメモリセルにデータを書き込むことができる。
【０１１４】
以上、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたライトデータバスのメタルマスク切換処理を電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数を削減でき、低コスト化を図ることができる。
【０１１５】
尚、ＴＧ９０〜９７及びＴＧ１００〜１０９のスイッチ素子を用いて電気的にデータバス切換を行なうので、データ転送に伴う遅延が懸念されるが、図１１（ａ）に示したように、隣接する８ビットのデータ入力線ＤＩＮ<７:０>の中央に配置される３ビット目と４ビット目のデータ入力線DIN<４:３>に、ＴＧ１０１、１０２、１０４〜１０７を介して、他の３ビットのデータ入力線ＤＩＮ<２:０>、ＤＩＮ<７:５>をそれぞれ接続し、更にこの２本のデータ入力線DIN<３>、DIN<４>の間に、データビット幅が３２の場合と検査時とで兼用可能なデータ入力線ＤＩＮＸを新規に配置する構成としたので、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【０１１６】
また、データビット幅が３２の場合には、入力バッファ回路１１８から８ビットのデータ入力線ＤＩＮ<７:０>の全てにライトデータを展開するので、他のデータビット構成と比較すると、特にデータ転送遅延が生じてしまう懸念があるが、入力バッファ回路１１８の駆動能力が他の入力バッファ回路１１０〜１１７より高いので、データ転送遅延を小さく制限することが可能である。
【０１１７】
また、本実施の形態によれば、データビット幅が２５６の場合には入力バッファ回路１１０〜１１７が動作し（図１１（ｂ）参照）、データビット幅が１２８の場合には入力バッファ回路１１１、１１３、１１４、１１６が動作し（図１１（ｃ）参照）、データビット幅が６４の場合には入力バッファ回路１１３、１１４が動作し（図１１（ｄ）参照）、データビット幅が３２の場合には出力バッファ回路１１８が動作する（図１１（ｅ）参照）。すなわち、データビット幅が設定されれば、そのデータビット幅に対応した入力バッファ回路が一意に固定決定される。
【０１１８】
従って、図１５に示すように、インバータ回路１２１に供給する電源レベルを入力バッファイネーブル信号IBENによって制御可能なスイッチ回路（パス切断手段）１２２を、電源供給パスに設ける構成とすれば、外部接続されない入力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイリーク電流を低減することができる。特に、幅広いデータビットを備え且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、大きなリーク電流低減効果を得ることができる。このスイッチ回路１２２は、入力バッファ回路の外部に配置しても良い。
【０１１９】
尚、本実施の形態では、図１１（ａ）に示すライトデータバス切り換え回路８４は、ＴＧ９０〜９７及びＴＧ１００〜１０９で構成したが、所望のデータバス切り換え動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されないのは勿論である。
【０１２０】
また、ライトデータバス切換回路８４及びデータ入力回路８５は、表２のロジックテーブルのステートに基づいて制御したが、所望のデータバス切換動作を実現できれば良く、表２のロジックテーブルに限定されない。
【０１２１】
更に、本実施の形態では、ライトデータバス切換回路８４の構成を図１１（ａ）の構成として、バス切換えを最大ｎ（＝２５６）ビットとして、２５６、１２８、６４及び３２ビットに切換可能としたが、本発明はこれに限定されず、その他、種々のバス切換えの構成が可能である。例えば、９ビット目の新たなデータ入力線ＤＩＮＸを設けず、２本のデータ入力線ＤＩＮ<3>、ＤＩＮ<４>を１個のＴＧで接続しても良い。この場合には、２５６、６４、３２ビットに切換可能である。また、所定の１ビットのデータ入力線（例えばＤＩＮ<0>）と他のデータ入力線ＤＩＮ<7:1>とを接続する７個のＴＧを設けても良い。この場合には、２５６、３２ビットの切換えが可能である。
【０１２２】
（第３の実施の形態）
以下、本発明の第３の実施の形態について、図面を参照しながら説明する。
【０１２３】
図１６は、本発明の第３の実施の形態の半導体記憶装置のブロック構成を示す。同図において、１３１はメモリセルアレイである。
【０１２４】
また、１３２はプリアンプ回路、１３３はデータラッチ回路、１３４はリードデータバス切換回路、１３５はデータ出力回路、１３６は第１のリード制御回路、１３７は第２のリード制御回路であって、これらの回路１３２〜１３７は図１に示したリードデータ転送回路Ａを構成する。１４２はライトドライバー回路、１４３はデータラッチ回路、１４４はライトデータバス切換回路、１４５はデータ入力回路、１４６は第３の制御回路、１４７はライト制御回路であって、これらの回路１４２〜１４７は図１０に示したライトデータ転送回路Ｂを構成する。
【０１２５】
また、図１６において、１５３はデータラッチ回路、１５４はマスクデータバス切換回路、１５５はマスクデータ入力回路である。尚、本実施の形態の構成によるDRAMマクロは、最大２５６ビットのデータビット幅に対応でき、入出力データに対するマスク機能を備えた構成となっている。
【０１２６】
図１６において、前記第１及び第２の実施の形態で説明した回路構成及び信号線と同一部分については、その説明を省略する。図１６において、MSKはデータラッチ回路１５３の出力信号をライトドライバー回路１４２に転送するデータマスク線である。DQMDはマスクデータバス切換回路１５４の出力であるデータマスク信号をデータラッチ回路１５３に転送する信号線、DQMI及びDQMIXはマスクデータ入力回路１５５の出力信号をマスクデータバス切換回路１５４に転送する転送線、DQM、DQMXは外部からデータマスク信号をマスクデータ入力回路１５５に入力するデータマスク信号入力線（データ線）である。
【０１２７】
また、図１６において、MSはDRAMコアのデータビット幅を外部から設定可能な２ビットのデータビット幅設定信号、ＡＤＤは最大ビット幅３のアドレス信号、READは読出し動作指定信号、RSELは前記第１のリード制御回路１３６で生成される８ビットの信号であって、リードデータバス切換回路１３４に接続される。OBENは、前記データビット設定信号MSとデータマスク線ＭＳＫのマスクデータラッチ信号MSKとに基づいて第２のリード制御回路１３７にて生成される信号であって、データ出力回路１３５に入力される。更に、WSEL<６:0>及びIBEN<３:0>は、前記データビット設定信号MSに基づいてライト制御回路１４７で生成される信号であって、それぞれライトデータバス切換回路１４４及びマスクデータバス切換回路１５４と、データ入力回路１４５及びマスクデータ入力回路１５５に入力される。
【０１２８】
図１７は、前記マスクデータバス切換回路１５４及びマスクデータ入力回路１５５の内部構成を示す。前記マスクデータ入力回路１５５は、８本のマスクデータ線ＤＱＭ<７:０>に対応する８個の入力バッファ回路１８０〜１８７と、追加の１本のマスクデータ線ＤＱＭＸに対応する１個の入力バッファ回路１８８とを備える。これらの入力バッファ回路１８０〜１８８の内部構成は、図１２又は図１５に示す回路構成である。
【０１２９】
更に、前記マスクデータバス切換回路１５４は、ＴＧ１６０〜１６７及びＴＧ１７０〜１７９を備える。これらのＴＧ１６０〜１６７は、図１１（ａ）に示したライトデータバス切換回路８４のＴＧ９０〜９７に相当し、ＴＧ１７０〜１７９は図１１（ａ）のライトデータバス切換回路８４のＴＧ１００〜１０９に相当する。従って、その詳細な説明を省略する。
【０１３０】
次に、本実施の形態の半導体記憶装置の動作を説明する。
【０１３１】
[リードデータマスク動作]
読出しサイクル時に所望のメモリセルから読み出されたデータは、プリアンプ回路１３２で増幅された後、データラッチ回路１３３でラッチされ、リードデータバス切換回路１３４に入力される。リードデータバス切換回路１３４では、データラッチ信号RDBが、データビット幅設定信号MSとアドレス信号ADDと読出し動作指定信号READとに基づいて第１のリード制御回路１３６で生成されるリードデータバス切換信号RSELによって、所望のデータ出力線DOUT、DOUTXと接続される。これらのデータ出力線DOUT、DOUTXは、データ出力回路１３５に入力された後、出力データDO、DOXとして外部へ出力される。
【０１３２】
一方、外部から入力されるデータマスク信号DQM、DQMXは、ライトデータDI、DIXと同様に、表２のロジックテーブルに示す入力バッファイネーブル信号IBENに基づいてマスクデータ入力回路１５５でドライブされた後、マスクデータバス切換回路１５４に入力され、ライトデータバス切換信号WSELによって所望のデータバスDQMDと接続される。
【０１３３】
データラッチ回路１５３でラッチされたマスクデータMSKは、第２のリード制御回路１３７に入力され、データ出力回路１３５を制御する出力バッファイネーブル信号OBENを生成する。データ読出しサイクルで且つデータマスクサイクル時には、出力バッファイネーブル信号OBENは"L"となり、出力バッファ回路の出力をハイインピーダンス状態にすることにより、（８ｘｍ）ビット（m=１〜３２）の出力データを選択的にマスクする。
【０１３４】
[ライトデータマスク動作]
書き込みサイクル時に外部入力されたライトデータDI、DIXは、ライト制御回路１４７からの入力バッファイネーブル信号IBENに基づいてデータ入力回路１４５でドライブされた後、ライトデータバス切換回路１４４に入力され、ここでライト制御回路１４７のライトデータバス切換信号WSELによって所望のデータ書込線IOWと接続される。これ等のデータIOWは、データラッチ回路１４３でラッチされた後、ライトドライバー回路１４２に入力される。
【０１３５】
一方、マスクデータDQM、DQMXは、ライトデータDI、DIXと同様に、入力バッファイネーブル信号IBENに基づいてマスクデータ入力回路１５５でドライブされた後、マスクデータバス切換回路１５４に入力され、ライトデータバス切換信号WSELによって所望のマスクデータ線DQMDに転送される。マスクデータDQMDは、データラッチ回路１５３でラッチされた後、データマスク信号MSKとしてライトドライバー回路１４２に入力される。
【０１３６】
ライトドライバー回路１４２では、前記データマスク信号MSK及びライトドライバーイネーブル信号WEにより制御されて、グローバルデータ線GIOを介して所望のメモリセルへのデータ書き込み動作や、データマスク動作が行われる。データ書き込みサイクルで且つデータマスクサイクルでは、データマスク信号MSKによりマスク対象となるライトドライバー回路を非活性とすることにより、（８ｘｍ）ビット（m=１〜３２）のメモリセルへのデータ書き込み動作を選択的に禁止している。
【０１３７】
以上のように、本実施の形態によれば、データビット幅の異なるDRAMマクロを設計する際、従来必要とされていたマスクデータバスのメタルマスク切換処理をマスクデータバス切換回路１５４により電気的に行なうことが可能となるので、外部からデータビット幅を設定するだけで、入出力データのマスク機能を備え且つ複数のデータビット幅に対応可能なDRAMマクロを実現することができる。これにより、マスク枚数や設計工数を削減でき、低コスト化を図ることができる。
【０１３８】
尚、図１７に示すようにＴＧ１６０〜１６７及びＴＧ１７０〜１７９のスイッチ素子を用いて電気的にマスクデータバス切換を行なうので、マスクデータ転送に伴う遅延が懸念されるが、図１７に示すように、隣接する８ビットのマスクデータバスＤＱＭＩ<７:０>の中央に配置される３ビット目と４ビット目のマスクデータバスDQMI<４:３>に、それぞれ、ＴＧ１７１、１７２、１７４〜１７７を介して他の３本のマスクデータバスDQMI<２:０>、DQMI<７:５>を接続し、更に２本のマスクデータバスDQMIN<３>、DQMIN<４>間に、データビット幅が３２の場合と検査時とで兼用可能なデータバスＤＱＭＩＸを新規に配置する構成とすることにより、データパス長を短く抑え、またデータバスの負荷を分散させることができ、データ転送遅延を小さく抑制することができる。
【０１３９】
また、データビット幅が３２であり且つマスクデータビットが４の場合、入力バッファ回路１８８から８ビットのマスクデータバスＤＱＭＤ<７:０>にマスクデータを展開するので、他のデータビット構成と比較すると、特にデータ転送遅延が生じる懸念があるが、入力バッファ回路１８８の駆動能力を、要求されるタイミング仕様にあわせて、他の入力バッファ回路１８０〜１８７の駆動能力よりも高く設定すれば、データ転送遅延は小さく制限される。
【０１４０】
また、本実施の形態では、データビット幅が設定されれば、マスクデータ入力回路１５５の入力バッファ回路１８０〜１８８のうち、そのデータビット幅に対応した入力バッファ回路が一意に固定決定されるので、図１５に示すように、インバータ回路１２１に供給する電源レベルを入力バッファイネーブル信号IBENによって制御可能なスイッチ回路（パス切断手段）１２２を、電源供給パスに設ける構成とすれば、外部接続されない入力バッファ回路への電源供給パスを完全にカットすることができる。これにより、スタンバイ時のリーク電流を低減することができる。特に幅広いデータビットを備え、且つ設定データビット幅の狭いDRAMマクロ、例えば２５６ビット幅を備えた３２ビット幅設定のDRAMマクロにおいて、大きなスタンバイ電流低減効果を得ることができる。
【０１４１】
尚、本実施の形態では、図１７に示すマスクデータバス切換回路１５４は、ＴＧ１６０〜１６７及びＴＧ１７０〜１７９で構成したが、所望のデータバス切換動作を実現する回路であれば良く、データバスの切換構成手段は本実施の形態に限定されないのは言うまでもない。
【０１４２】
【発明の効果】
以上説明したように、請求項１〜２２記載の発明の半導体記憶装置によれば、データビット幅の種類に応じたデータバス切換処理を電気的に行なったので、従来のようにメタルマスクの切り換え処理を行う必要がなく、マスク枚数の削減及び設計工数の削減による低コスト化を図ることができる。
【０１４３】
また、請求項７、１６記載の発明によれば、データビット幅設定信号によりデータビット幅が決定されると、そのデータビット幅に対応して、動作する出力又は入力バッファ回路が一意に固定的に決定されるので、動作しない出力又は入力バッファ回路への電源供給経路をカットできて、スタンバイリーク電流を低減でき、低消費電力化を図ることができる。
【０１４４】
更に、請求項８、１７記載の発明によれば、データ線が外部接続される出力又は入力バッファ回路を検査データ出力又は入力用のバッファ回路として兼用したので、従来のようにデータバス毎に検査データ用出力又は入力バッファ回路を設ける場合に比べて、検査データ用出力又は入力バッファ回路を削除でき、低コスト化を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図２（ａ）】 図１の半導体記憶装置に備えるリードデータバス切換回路及びデータ出力回路のの構成を示す図である。
【図２（ｂ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が２５６の場合のバス切換えの様子を示す図である。
【図２（ｃ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が１２８の場合にアドレス信号ADD<0>="L"のときのバス切換えの様子を示す図である。
【図２（ｄ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が１２８の場合にアドレス信号ADD<0>="Ｈ"のときのバス切換えの様子を示す図である。
【図２（ｅ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＬＬ"のときのバス切換えの様子を示す図である。
【図２（ｆ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＬＨ"のときのバス切換えの様子を示す図である。
【図２（ｇ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＨＬ"のときのバス切換えの様子を示す図である。
【図２（ｈ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が６４の場合にアドレス信号ADD<１:０>="ＨＨ"のときのバス切換えの様子を示す図である。
【図２（ｉ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が３２の場合にアドレス信号ADD<２:０>="ＬＬＬ"のときのバス切換えの様子を示す図である。
【図２（ｊ）】 同リードデータバス切換回路及びデータ出力回路においてデータビット幅が３２の場合にアドレス信号ADD<２:０>="ＨＨＨ"のときのバス切換えの様子を示す図である。
【図３】 同データ出力回路に備える出力バッファ回路の構成を示す図である。
【図４】 同リードデータバス切換回路に備えるトライステートバッファ回路の構成を示す図である。
【図５】 同リードデータバス切換回路に備えるトランスファーゲート回路の構成を示す図である。
【図６】 同半導体記憶装置におけるデータビット幅２５６でのデータ読出し動作のタイミングチャートを示す図である。
【図７】 同半導体記憶装置におけるデータビット幅３２でのデータ読出し動作のタイミングチャートを示す図である。
【図８】 リードデータバス切換回路の構成の変形例を示す図である。
【図９】 出力バッファ回路の構成の変形例を示す図である。
【図１０】 本発明の第２の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図１１（ａ）】 同半導体記憶装置に備えるライトデータバス切換回路及びデータ入力回路の構成を示す図である。
【図１１（ｂ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が２５６の場合のバス切換えの様子を示す図である。
【図１１（ｃ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が１２８の場合のバス切換えの様子を示す図である。
【図１１（ｄ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が６４の場合のバス切換えの様子を示す図である。
【図１１（ｅ）】 同リードデータバス切換回路及びデータ入力回路においてデータビット幅が３２の場合のバス切換えの様子を示す図である。
【図１２】 同データ入力回路に備える入力バッファ回路の構成を示す図である。
【図１３】 同半導体記憶装置のデータビット幅２５６でのデータ書き込み動作のタイミングチャートを示す図である。
【図１４】 同半導体記憶装置のデータビット幅３２でのデータ書き込み動作のタイミングチャートを示す図である。
【図１５】 同入力バッファ回路の構成の変形例を示す図である。
【図１６】 本発明の第３の実施の形態の半導体記憶装置の全体概略構成を示すブロック図である。
【図１７】 同半導体記憶装置に備えるマスクデータバス切換回路及びマスクデータ入力回路の構成を示す図である。
【図１８】 従来の半導体記憶装置の全体概略構成を示すブロック図である。
【図１９】 同従来の半導体記憶装置に備えるデータ出力回路と、データビット幅が異なる場合に必要となる出力データバスのメタルマスク切換処理を説明するための図である。
【符号の説明】
Ａ リードデータバス切換回路
Ｂ ライトデータバス切換回路
１、８１、１３１ メモリアレイ
２、１３２ プリアンプ回路
３、１３３ データラッチ回路
４、１３４ リードデータバス切換回路
５、１３５ データ出力回路
６、１３６ 第１のリード制御回路
７、１３７ 第２のリード制御回路
１０〜１７ トライステートバッファ回路（遮断用スイッチ回路）
２０〜２７ トランスファゲート回路（パス切換用スイッチ回路）
２８、２９ トランスファゲート回路
（追加のパス切換用スイッチ回路）
３０〜３８ 出力バッファ回路
４９、１２２ スイッチ回路（パス切断手段）
８２、１４２ ライトドライバ回路（ライトバッファ回路）
８３、１４３ データラッチ回路
８４、１４４ ライトデータバス切換回路
８５、１４５ データ入力回路
８６、１４６ 第３の制御回路
８７、１４７ ライト制御回路
９０〜９７ トライステートトランスファゲート回路
（遮断用スイッチ回路）
１００〜１０７ トライステートトランスファゲート回路
（バス切換用スイッチ回路）
１０８、１０９ トライステートトランスファゲート回路
（追加のバス切換用スイッチ回路）
１１０〜１１７ 入力バッファ回路
１５３ データラッチ回路
１５４ マスクデータバス切換回路
１５５ マスクデータ入力回路
１６０〜１６７
１７０〜１７９ トライステートトランスファゲート回路
１８０〜１８７ 入力バッファ回路
ＭＳ データビット幅設定信号
ＡＤＤ アドレス信号
ＤＯＵＴ、ＤＯＵＴＸ データ出力線（リードデータバス）
ＤＯ、ＤＯＸ データ線
ＤＩＮ データ入力線（ライトデータバス）
ＤＱＭＩ マスクデータ転送線
Claims (22)
- 複数のメモリセルを有するメモリセルアレイを有すると共に、
前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、
前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、
前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、
前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、
前記リードデータバス切換回路は、
隣接する４ビットのリードデータバスを１単位とし、
前記単位となる４ビットのリードデータバスのうち、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、
前記４ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、
前記バス切換用及び遮断用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビットと（ｎ/４）ビットに切換える
ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを有すると共に、
前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列データのバスを切換えるリードデータバス切換回路と、
前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、
前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、
前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、
前記リードデータバス切換回路は、
隣接する８ビットのリードデータバスを１単位とし、
前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、
前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、
前記２ビットの所定のリードデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、
前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビットおよび（n/8）ビットに切換える
ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを有すると共に、
前記メモリセルアレイから読み出されたｎビットの並列データが入力され、この並列デ ータのバスを切換えるリードデータバス切換回路と、
前記リードデータバス切換回路からの出力データが入力され、入力データの全部又は一部を選択して出力するデータ出力回路と、
前記データ出力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号、及び外部アドレス信号に基づいて、前記リードデータバス切換回路のバス切換動作を制御する第１のリード制御回路と、
前記データビット幅設定信号に基づいて前記データ出力回路の選択動作を制御する第２のリード制御回路とからなるリードデータ転送回路を有する半導体記憶装置であって、
前記リードデータバス切換回路は、
隣接する８ビットのリードデータバスを１単位とし、
前記単位となる８ビットのリードデータバスのうち、４ビットのリードデータバス毎に、所定の１ビットのリードデータバスと他の３ビットのリードデータバスとを各々接続するバス切換用スイッチ回路と、
前記８ビットのリードデータバスの各々に配置され、前記リードデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、
９ビット目の新たなリードデータバスと、
前記９ビット目のリードデータバスと前記２ビットの所定のリードデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、
前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換える
ことを特徴とする半導体記憶装置。 - 前記リードデータバス切換回路は、
更に隣接する２ビットのリードデータバスを 1 単位として、
前記単位となる２ビットのリードデータバス同士を接続するバス切換用スイッチ回路とを備え、
前記バス切換用スイッチ回路が前記第１のリード制御回路により制御されて、前記メモリセルから外部に読み出される並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換える
ことを特徴とする請求項３記載の半導体記憶装置。 - 前記リードデータバス切換回路において、
単位となる８ビットのデータバスは、
隣接する４ビットのリードデータバスと他の隣接する４ビットのデータバスとが線対称に配置され、
前記９ビット目のリードデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのリードデータバスと他の隣接する４ビットのリードデータバスとの間にレイアウト配置される
ことを特徴とする請求項３又は４記載の半導体記憶装置。 - 前記データ出力回路はｎ+（n/8）個の出力バッファ回路を備えた
ことを特徴とする請求項３又は４記載の半導体記憶装置。 - 前記データ出力回路は複数の出力バッファ回路を備え、
前記複数の出力バッファ回路のうち、データ読出し動作時に活性化する出力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各出力バッファ回路を指定する外部アドレス信号には依存しない
ことを特徴とする請求項 1 、２、３及び４の何れか１項に記載の半導体記憶装置。 - 前記データ出力回路は複数の出力バッファ回路を備え、
前記複数の出力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する出力バッファ回路は、検査時に活性化する出力バッファ回路を兼用する
ことを特徴とする請求項３又は４記載の半導体記憶装置。 - 前記データ出力回路は、
複数の出力バッファ回路と、
前記複数の出力バッファ回路のうち、データ読出し動作時に非活性となる出力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えた
ことを特徴とする請求項１、２、３及び４の何れか１項に記載の半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを有すると共に、
外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、
前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、
前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、
前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、
前記ライトデータバス切換回路は、
隣接する４ビットのライトデータバスを１単位とし、
前記単位となる４ビットのライトデータバスのうち、所定の1ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、
前記４ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路とを備え、
前記バス切換用及び遮断用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビットと（n/４）ビットとに切換える
ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを有すると共に、
外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、
前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、
前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、
前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、
前記ライトデータバス切換回路は、
隣接する８ビットのライトデータバスを１単位とし、
前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、
前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、
前記２ビットの所定のライトデータバス同士を接続する追加のバス切換用スイッチ回路とを備え、
前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換える
ことを特徴とする半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイを有すると共に、
外部から最大ｎビット（ｎは整数）の並列データが入力されるデータ入力回路と、
前記データ入力回路からライトデータが入力され、このライトデータのパスを切換えるライトデータバス切換回路と、
前記ライトデータバス切換回路からのライトデータを前記メモリセルアレイに書き込むライトバッファ回路と、
前記データ入力回路に外部接続されるデータ線のビット幅を設定するデータビット幅設定信号に基づいて、前記データ入力回路の入力動作及び前記ライトデータバス切換回路のバス切換動作を制御するライト制御回路とからなるライトデータ転送回路を有する半導体記憶装置であって、
前記ライトデータバス切換回路は、
隣接する８ビットのライトデータバスを１単位とし、
前記単位となる８ビットのライトデータバスのうち、４ビットのライトデータバス毎に、所定の１ビットのライトデータバスと他の３ビットのライトデータバスとを各々接続するバス切換用スイッチ回路と、
前記８ビットのライトデータバスの各々に配置され、前記ライトデータバス切換回路のデータ入力端と前記バス切換用スイッチ回路の接続位置との間に位置する遮断用スイッチ回路と、
９ビット目の新たなライトデータバスと、
前記９ビット目のライトデータバスと前記２ビットの所定のライトデータバスとを各々接続する追加のバス切換用スイッチ回路とを備え、
前記バス切換用、遮断用及び追加のバス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/４）ビット及び（n/８）ビットに切換える
ことを特徴とする半導体記憶装置。 - 前記ライトデータバス切換回路は、
更に隣接する２ビットのライトデータバスを 1 単位とし、
前記単位となる２ビットのライトデータバス同士を接続するバス切換用スイッチ回路とを備え、
前記バス切換用スイッチ回路が前記ライト制御回路により制御されて、前記メモリセルアレイに外部から書き込む並列データのビット幅をｎビット、（ｎ/２）ビット、（ｎ/４）ビット及び（n/８）ビットに切換える
ことを特徴とする請求項１２記載の半導体記憶装置。 - 前記ライトデータバス切換回路において、
単位となる８ビットのライトデータバスは、
隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとが線対称に配置され、
前記９ビット目のライトデータバス、及び前記９ビット目のリーデータバスに接続される追加のバス切換用スイッチ回路は、共に、前記隣接する４ビットのライトデータバスと他の隣接する４ビットのライトデータバスとの間にレイアウト配置される
ことを特徴とする請求項１２又は１３記載の半導体記憶装置。 - 前記データ入力回路はn+（n/8）個の入力バッファ回路を備え、
前記n＋（n/8）個の入力バッファ回路のうち、（n/8）個の入力バッファ回路の駆動能力は、他のn個の入力バッファ回路の駆動能力よりも高い
ことを特徴とする請求項１２又は１３記載の半導体記憶装置。 - 前記データ入力回路は複数の入力バッファ回路を備え、
前記複数の入力バッファ回路のうち、データ書込み動作時に活性化する入力バッファ回路は、前記データビット幅設定信号に応じて固定的に決定され、各入力バッファ回路を指定する外部アドレス信号には依存しない
ことを特徴とする請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置。 - 前記データ入力回路は複数の入力バッファ回路を備え、
前記複数の入力バッファ回路のうち、前記データビット幅設定信号の設定ビット幅が最大ビット幅ｎの（n/8）である場合に活性化する入力バッファ回路は、検査時に活性化する入力バッファ回路を兼用する
ことを特徴とする請求項１２又は１３記載の半導体記憶装置。 - 前記データ入力回路は、
複数の入力バッファ回路と、
前記複数の入力バッファ回路のうち、データ書込み動作時に非活性となる入力バッファ回路への電源供給パスを、前記データビット幅設定信号に基づいて切断するパス切断手段とを備えた
ことを特徴とする請求項１０、１１、１２及び１３の何れか１項に記載の半導体記憶装置。 - 複数のメモリセルを有するメモリセルアレイと、
前記請求項１〜４の何れか１項に記載のリードデータ転送回路と、
前記請求項１０〜１４の何れか１項に記載のライトデータ転送回路と、
（n/8）ビットのデータマスク信号が入力されるマスクデータ入力回路と、
前記マスクデータ入力回路からのデータマスク信号が入力され、これらのデータマスク信号のバスを切換えるマスクデータバス切換回路と、
データビット幅設定信号に基づいて前記マスクデータ入力回路の入力動作及び前記マスクデータバス切換回路のバス切換動作を制御するマスク制御回路とを備え、
前記データビット幅設定信号に基づいて、前記リードデータ転送回路のデータ出力回路から出力される並列データ、及び前記ライトデータ制御回路のデータ出力回路から前記メモリセルに書き込むデータの一部をマスクする
ことを特徴とする半導体記憶装置。 - 前記マスクデータバス切換回路からのデータマスク信号は、前記リードデータ転送回路の第２のリード制御回路及び前記ライトデータ転送回路のライトバッファ回路に入力され、
前記第２のリード制御回路が前記データマスク信号に基づいて前記リードデータ転送回路のデータ出力回路からのリードデータの一部をマスクし、
前記ライトバッファ回路が前記データマスク信号に基づいて前記メモリセルアレイへのライトデータの一部をマスクする
ことを特徴とする請求項１９記載の半導体記憶装置。 - 前記データビット幅設定信号はパッドから供給され、
扱う並列データのビット幅を使用目的に応じてボンディングオプションにより外部設定可能とした
ことを特徴とする請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置。 - 前記データビット幅設定信号は論理回路から供給され、
扱う並列データのビット幅を使用目的に応じて前記論理回路から外部設定可能とした
ことを特徴とする請求項１〜４及び１０〜１４の何れか１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348237A JP4034959B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001348237A JP4034959B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003151275A JP2003151275A (ja) | 2003-05-23 |
| JP4034959B2 true JP4034959B2 (ja) | 2008-01-16 |
Family
ID=19161099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001348237A Expired - Lifetime JP4034959B2 (ja) | 2001-11-14 | 2001-11-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4034959B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532471B1 (ko) * | 2003-09-26 | 2005-12-01 | 삼성전자주식회사 | 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법 |
| KR100630694B1 (ko) * | 2004-08-03 | 2006-10-02 | 삼성전자주식회사 | 전류 모드 시그널링 방식의 싱글 비트 버스 구조를 갖는메모리 장치 |
| JP4980800B2 (ja) * | 2007-06-07 | 2012-07-18 | 株式会社オリンピア | 遊技機及び遊技機用メモリモジュール |
| JP2024075828A (ja) | 2022-11-24 | 2024-06-05 | ルネサスエレクトロニクス株式会社 | Ｄｒａｍ回路 |
-
2001
- 2001-11-14 JP JP2001348237A patent/JP4034959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003151275A (ja) | 2003-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6282128B1 (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
| US6424554B1 (en) | Semiconductor memory with multistage local sense amplifier | |
| US6169418B1 (en) | Efficient routing from multiple sources to embedded DRAM and other large circuit blocks | |
| KR100413774B1 (ko) | 래이 아웃 면적을 감소시키는 반도체 메모리 장치 | |
| US6975151B2 (en) | Latch circuit having reduced input/output load memory and semiconductor chip | |
| US7948808B2 (en) | Data output circuit for semiconductor memory device | |
| KR20000048102A (ko) | 메모리 장치 및 방법 | |
| JP4034959B2 (ja) | 半導体記憶装置 | |
| JP3089247B2 (ja) | Ｉ／ｏ装置を構成する方法及び回路 | |
| US7719918B2 (en) | Semiconductor memory device having input/output sense amplification circuit with reduced junction loading and circuit layout area | |
| JPH06195968A (ja) | 集積半導体メモリ装置 | |
| US6639855B2 (en) | Semiconductor device having a defect relief function of relieving a failure | |
| JP2001035181A (ja) | 半導体記憶装置 | |
| US7379358B2 (en) | Repair I/O fuse circuit of semiconductor memory device | |
| KR100674936B1 (ko) | 강화된 파우워를 갖는 반도체 메모리장치 및 이의 파우워강화 방법 | |
| US7579876B1 (en) | Multi-use input/output pin systems and methods | |
| US7151699B2 (en) | Semiconductor memory device | |
| JPH1145600A (ja) | 複合データテスト回路が簡素化された半導体メモリ装置 | |
| US7031201B2 (en) | Semiconductor memory device with late write function and data input/output method therefor | |
| US7307295B2 (en) | Method and an apparatus for a hard-coded bit value changeable in any layer of metal | |
| US7075834B2 (en) | Semiconductor integrated circuit device | |
| KR20050000990A (ko) | 반도체 메모리 소자의 양방향 버스 리피터 | |
| JP2006324359A (ja) | 半導体チップ及び半導体装置 | |
| US6529419B2 (en) | Apparatus for varying data input/output path in semiconductor memory device | |
| TWI249838B (en) | Circuit of redundancy IO fuse in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040916 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070710 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071002 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071026 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4034959 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |