JP2002319284A - データ伝送方法および装置 - Google Patents

データ伝送方法および装置

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JP2002319284A
JP2002319284A JP2002079611A JP2002079611A JP2002319284A JP 2002319284 A JP2002319284 A JP 2002319284A JP 2002079611 A JP2002079611 A JP 2002079611A JP 2002079611 A JP2002079611 A JP 2002079611A JP 2002319284 A JP2002319284 A JP 2002319284A
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シュテファン，ディートリッヒ
Peter Schroegmeier
ペーター，シュレッグマイヤー
Sabine Kieser
ザビーネ，キーザー
Christian Weis
クリスチャン，ヴァイス
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Abstract

(57)【要約】 【課題】 半導体メモリーに関する伝送経路のデータ伝
送帯域幅を、簡単で信頼性を保ちながら向上させるデー
タ伝送方法を提供する。 【解決手段】 半導体メモリーの内部データ伝送経路１
０上でのデータ伝送のために、第１マルチプレクサ／デ
マルチプレクサ１２が、データシーケンスを符号化し、
適切な電流・電圧レベルのデータ信号を生成する。そし
て、クロック信号に同期させながら、伝送経路１０を用
いて送信（伝送）する。その後、第２マルチプレクサ／
デマルチプレクサ１３がデータ信号を受信し、その電流
・電圧レベルを査定することにより、データシーケンス
を導出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体構造素子、
とりわけ半導体メモリーおよびこれに相当するデータ伝
送装置内の、および／または、これらのための、内部お
よび／または外部伝送経路でのデータ伝送方法に関する
ものである。
【０００２】
【従来の技術】半導体技術分野の急速な進歩によって、
ギガヘルツ領域のクロックレートを有するマイクロプロ
セッサーの開発が実現されている。このようなマイクロ
プロセッサーを効果的に用いるには、マイクロプロセッ
サーのためのデータを含む半導体メモリーも、同じよう
に高い処理速度で作動すること、および、マイクロプロ
セッサーと半導体メモリーとの間のデータ伝送に関する
データ伝送帯域幅（Datenuebertragungsbandbreiten）
を大きくすることが必要である。例えば、現代のグラフ
ィックカード（Grafikkarten）の場合、コントローラー
としてグラフィックカードに組み込まれたマイクロプロ
セッサーと、画像データメモリーとして組み込まれた半
導体メモリーとの間に設定された伝送帯域幅が、機能を
制限する要素（leistungslimitierende Element）とな
る。
【０００３】ここでは、マイクロプロセッサーもしくは
コントローラーとの間でデータ交換を行う半導体メモリ
ーとして、特に、任意かつ頻繁なデータの読み込み・読
み出しができ、かつ、自由選択的アクセス（ＲＡＭ）を
有する読み／書きメモリーが用いられる。この読み／書
きメモリーは、作動電圧が隣接している場合、書き込ま
れたデータを任意に長く保存できるスタティックメモリ
ー（ＳＲＡＭ）として、もしくは、メモリーセル内のデ
ータを周期的に復元できるダイナミックメモリー（ＤＲ
ＡＭ）として形成される。なお、ＤＲＡＭは、メモリー
セルを集積する際に、ＳＲＡＭに対して明確な利点を有
しており、したがって、コンピューターの中で優れた半
導体メモリーである。
【０００４】マイクロプロセッサーもしくはコントロー
ラーと半導体メモリーとの間のデータ伝送、および、半
導体メモリーでのデータ処理は、内部または外部に設定
されたシステムクロックを用いて、従来どおり同時に行
われる。この場合、通常、半導体メモリーのデータ入力
／出力の度に、ビット信号が、クロックサイクル内で同
期されて伝送される。ビット信号のロジック状態は、伝
送レベルとして定義されている。例えば、最大３．３ボ
ルトに設定された電圧レベルの場合、システムクロック
の立ち上がりの０ボルト信号は、ロジック「０」を意味
し、３．３ボルト信号は、ロジック「１」を意味する。伝
送された信号レベルを確実に判断するために、レベル領
域は、従来どおりの方法で量的に２段階に分けられ、そ
れぞれがビット信号として解釈される。この場合、例え
ば０ボルトから１．６５ボルトの信号レベル領域は、ロ
ジック「０」の信号レベルと見なされ、１．６６ボルトか
ら３．３ボルトの信号レベル領域は、ロジック「１」の信
号レベルと見なされる。
【０００５】このような同時に作動している半導体メモ
リーのデータ伝送率をさらに高めるために、ＲＡＭＢＵ
Ｓ社は、２倍の伝送率で半導体メモリーを作動させられ
る伝送方法を開発した。この方法では、クロックサイク
ルごとに、システムクロックの立ち上がりでも立ち下が
りでも、半導体メモリーによって認識されるビット信号
をそれぞれ伝送するようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、マイク
ロプロセッサーもしくはコントローラーと半導体メモリ
ーとの間におけるデータ伝送帯域幅に関する要求がさら
に高まると、半導体メモリーに対して、もしくは、半導
体メモリーにおいて、とりわけ同時に機能するＤＲＡＭ
の場合もまた、データ伝送率をさらに高めることが必要
である。その１つの可能性は、データ伝送用のシステム
クロックレートを上昇させるという点にある。しかし、
この場合は、高周波数効果によって、クロックレートの
最大限界が定められている。また別の可能性は、半導体
メモリーにおける平行なデータ入力／出力数を増大させ
ることである。しかし、これに関しても、チップの大き
さが設定されているため、製造限界がある。
【０００７】米国特許５，０９５，２３０によって、半
導体構造素子のデータ出力回路に関するデータ伝送方法
は周知となっている。この方法では、データ信号におけ
る電圧レベルの確認によってデータシーケンス（Datenf
olge）が符号化され、次にデータ信号が伝送され、続い
て、伝送されたデータシーケンスを導出する（ermittel
n）ために、データ信号が電圧レベルに基づいて符号化
される。米国特許４，４７７，８９６によって周知とな
っているデータ伝送方法、および、これに応じた装置で
は、同一の導線上で、データの電流パルス一方向に、デ
ータの電圧パルスを他方向に伝送するようになってい
る。
【０００８】したがって、本発明の目的は、半導体メモ
リーに対する、または、半導体メモリーにおける、伝送
経路のデータ伝送帯域幅を、簡単で信頼性のある方法で
高めるような、データ伝送方法および装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のデータ伝送方法（本伝送方法）は、半導
体構造素子、特に半導体メモリーの内部の内部伝送経路
上、および／または、半導体構造素子、特に半導体メモ
リーに対する外部伝送経路上のデータ伝送方法であり、
データ信号の電流レベルおよび電圧レベルを決定するこ
とによるデータシーケンスの符号化方法工程と、データ
信号の伝送方法工程と、伝送されたデータシーケンスを
導出するために、上記電流レベルおよび電圧レベルを査
定することによるデータ信号の解号方法工程とを含むこ
とを特徴としている。
【００１０】本伝送方法では、上記の伝送されたデータ
シーケンスは、電圧相対化されたビットシーケンスであ
ってもよい。
【００１１】また、本伝送方法では、上記データ信号
が、クロック信号に同期されて伝送されることが好まし
い。また、データ信号は、クロック信号の立ち上がりお
よび／または立ち下がりに同期されて伝送されることが
さらに好ましい。
【００１２】また、本伝送方法では、上記の電流レベル
が、少なくとも２つの電流強度から、また、上記電圧レ
ベルが、少なくとも２つの電圧水準から多重化されるこ
とが好ましい。
【００１３】また、本伝送方法では、上記データ信号の
電流レベルを基準信号の電流レベルと比較するために、
また、上記電圧レベルを基準信号の電圧レベルと比較す
るために、電流レベルおよび電圧レベルを有する基準信
号がさらに伝送されることも好ましい。
【００１４】また、本発明のデータ伝送装置（本伝送装
置）は、半導体構造素子（特に半導体メモリー）におけ
る内部の内部伝送経路上のデータ伝送装置、および／ま
たは、半導体構造素子（特に半導体メモリー）に対する
外部伝送経路上のデータ伝送装置であり、データ信号の
電流レベルと電圧レベルとを決定することにより、デー
タシーケンスを符号化するための第１マルチプレクサ／
デマルチプレクサと、上記データ信号を伝送するための
伝送経路と、上記の伝送されたデータシーケンスを導出
するために、受信した電流レベルと受信した電圧レベル
とを査定することによりデータ信号を解号するための第
２マルチプレクサ／デマルチプレクサとを有する構成で
ある。
【００１５】また、本伝送装置は、双方向データ伝送の
ために伝送経路を備えていることが好ましい。
【００１６】また、本伝送装置では、上記マルチプレク
サは、少なくとも２つの電流強度から構成される電流レ
ベルと少なくとも２つの電圧水準から構成される電圧レ
ベルとを多重化するために、少なくとも２つの、別々に
接続可能で同じ駆動力を有するＣＭＯＳインバータを備
えていることが好ましい。
【００１７】また、本伝送装置では、上記デマルチプレ
クサは、電圧測定器、電流測定器、電圧比較器および電
流比較器を備えており、上記電圧比較器は、電圧測定器
によって測定された電圧を査定し、上記電流比較器は、
電流測定器によって測定された電流強度を査定するよう
になっていることが好ましい。
【００１８】また、上記の目的は、請求項１に従った方
法によって、および、請求項６に従った装置によって達
成される。有利な実施形態については、従属請求項に示
している。
【００１９】本発明により、データシーケンスを、デー
タ信号のための電流レベルおよび電圧レベルの確定によ
って符号化し、次に、データ信号を伝送経路を介して伝
送し、続いて、伝送するデータシーケンスを導出するた
めに、データ信号を、電流レベルおよび電圧レベルを査
定することによって同様に解号する。本発明の信号符号
化によって、電圧レベルとともに、信号符号化およびビ
ット信号の伝送に関する電流レベルも組み込めるように
なる。これによって、データ伝送率をはるかに高められ
る。通常の単なる電圧レベル多重化と比較して、データ
多重化に電流レベルも電圧レベルも組み込むことによっ
て、ハイグレードの多重化（hohen Multiplexgrad)で
は、個々のレベル水準（Pegelniveaus）間の十分な信号
間隔も獲得できる。これにより、信号減衰、および、基
準レベル（Pegeluntergrund）に影響される信号雑音（S
ignalrauschen）があっても、受信の際、信号分解能（S
ignalaufloesung）をきれいにできる。本発明の信号符
号化によって、とりわけ電圧相対化されたビットシーケ
ンス（Bitfolge）も、何重もの多重化に簡単に移行でき
る。
【００２０】さらに、所定の電流レベルおよび所定の電
圧レベルを有する基準信号を伝送することが有利であ
る。これは、基準信号の電流レベルおよび伝送データ信
号の電圧レベルを有する伝送データ信号の電流レベル
と、基準信号の電圧レベルとを比較するためである。基
準信号を付加的に伝送することによって、多重レベル多
重化（Vielfachpegel-Multiplexen）を実現できる。こ
の多重化においては、個々のレベル水準間では、必要な
信号間隔はほんのわずかである。というのも、最大レベ
ルと基準レベルとから独立して実施される信号レベル基
準化（Signalpegel-referenzierung）のゆえに、レベル
の間隔が狭い場合にも、良好なレベル分解能を保証でき
る。
【００２１】本発明によると、データ信号の電流レベル
および電圧レベルを確定することでデータシーケンスを
符号化するマルチプレクサ（多重化装置）として、少な
くとも２つのＣＭＯＳインバータを有する回路が用いら
れる。これらのＣＭＯＳインバータは、別々に接続可能
で同じ駆動力（Treiberstaerke）を有するものである。
これは、少なくとも２つの電流強度から成る電流レベ
ル、および、少なくとも２つの電圧水準から成る電圧レ
ベルを多重化するためである。電圧相対化されたビット
シーケンスを、電流レベルおよび電圧レベルを有する多
重化データ信号に簡単に変換することは、この簡単な回
路を用いた場合にはとりわけ可能である。
【００２２】さらに、本発明によると、受信された電流
レベルを判断することでデータ信号を符号化するデマル
チプレクサは、電圧測定器（Spannungsaufnehmer）、電
流測定器、電圧比較器、および、電流比較器を有するこ
とが有利である。この場合、電圧比較器において、電流
測定器によって測定される電流強度が判断される。この
１重デマルチプレクサ回路は、確実な方法で、電流レベ
ルおよび電圧レベルから多重化されるデータ信号から、
電圧相対化されたビットシーケンスを再生する（zuruec
k zu uebersetzen）。
【００２３】
【発明の実施の形態】本発明を、図面に基づいて詳述す
る。
【００２４】図１は、自由選択的アクセス（ＲＡＭ）の
マトリックスメモリーとして構成された読み／書きメモ
リーの原理的構造を示している。ここでは、このメモリ
ーマトリックスは、ＸＹアドレス線（いわゆるビット線
３およびワード線４）の交点に存在する多数のメモリー
セル２によって構成されている。このメモリーセル２
に、データがビットごとに保存されるようになってい
る。ここでは、ワード線４は、行デコーダー５に接続さ
れている。この行デコーダー５は、行アドレス線６を介
して供給される行アドレスを解号する。ビット線３は、
列デコーダー８を有する制御ユニット７に接続されてい
る。列デコーダー８は、メモリーアドレス線１５を介し
て供給される列アドレスを解号する。
【００２５】さらに、制御ユニット７は、書き・読み増
幅器を有する入力／出力回路９を備えている。この回路
は、列または行アドレスによってメモリーセル２を選択
する場合には、所望とする機能の実現、すなわち、メモ
リーセル２への書き込み、もしくは、メモリーセル２か
らの読み出しに用いられる。入力／出力回路９は、双方
向の内部データ伝送経路（データ伝送線）１０を介し
て、半導体メモリーのデータ入力／出力部１１に結合さ
れている。ここで、図１においては、伝送経路を有する
データ入力／出力部のみを具体例として示している。Ｒ
ＡＭの設計次第では、図１に示した制御ユニット７への
接続部と並んで、制御データ入力用の別の接続部を備え
るようにしてもよい。
【００２６】入力／出力回路９に関して、データ入力／
出力部１１からの速い内部データ伝送を可能にするため
に、データ入力／出力部１１に、第１マルチプレクサ／
デマルチプレクサ１２が備えられ、入力／出力回路９に
おける内部データ伝送経路（内部伝送経路）１０の端部
に、第２マルチプレクサ／デマルチプレクサ１３が備え
られている。第１および第２マルチプレクサ／デマルチ
プレクサ１２・１３は、内部データ伝送経路１０におい
て信号レベル多重化を行うために用いられるものであ
る。そして、この信号レベル多重化によって、ＲＡＭ内
での伝送経路１０を介したデータ伝送率を高められる。
ここで、本発明の信号レベル多重化では、送信側では、
所定ビット数からなる電圧相対化されたデータシーケン
スを、所定の電流レベルおよび所定の電圧レベルに変換
する。次に、これらの多重化された電流レベルおよび多
重化された電圧レベルを有するデータ信号が伝送され
る。そして、受信側では、伝送データ信号の電流レベル
および電圧レベルが、電圧相対化されたビットからなる
データシーケンスに再変換される。
【００２７】図３は、２つの異なる電圧レベル（電圧レ
ベルＶ0,電圧レベルＶ1）、および、２つの異なる電流
レベル（電流レベルＩ0,電流レベルＩ1）を有する、本
発明の１重レベル多重化（Einfachpegel-Multiplexen）
を説明するための図である。これら２つの電圧レベル、
および、２つの電流レベルを伴って、２ビット情報が、
データ信号ごとに伝送される。ここでは、電圧レベルＶ
0および電流レベルＩ0を有する伝送データ信号は、ロジ
ックなビットシーケンス「００」に相当する。データ信号
用の電圧レベルＶ0および電流レベルＩ1を伴って、ロジ
ックなビットシーケンス「０１」を伝送する。データ信号
用の電圧レベルＶ1および電流レベルＩ0は、ビットシー
ケンス「１０」に相当し、電圧レベルＶ1および電流レベ
ルＩ1は、ビットシーケンス「１１」に相当する。一般的
に、信号レベル多重化では、電流および電圧の多重化さ
れたデータ信号に存在する（Ｎ＋Ｎ）の２値の情報が、
Ｎ＋１の電圧レベルとＮ＋１の電流レベルとから構成さ
れうる。
【００２８】本発明によって、電流レベル−電圧レベル
−多重化を結合することは、特に有利である。これによ
って、従来から用いられている単なる電圧レベル多重化
に比して、伝送帯域幅をより広くできる。さらに、限ら
れたレベル水準数だけを組み込む必要があることも保証
される。これにより、個々のレベル水準間には常に十分
な信号分離間隔が生じることになる。一方、電圧レベル
と電流レベルとの、信号妨害から独立した信号レベル分
解能を確実に実現可能とするために、多重化された電流
レベルおよび多重化された電圧レベルを有するデータ信
号に対して付加的に、基準電流レベルおよび基準電圧レ
ベルを有する基準信号を伝送できる。これら基準電流レ
ベルおよび基準電圧レベルは、伝送データ信号の多重化
された電流レベルおよび多重化された電圧レベルを分解
するために、比較レベルとして用いられる。
【００２９】一方、既述の発明に基づく、多重化された
電圧および電流レベルを有するデータ伝送方法は、図１
に示したように、ＲＡＭ内部における内部伝送経路に使
用されるだけではなく、ＲＡＭとコントローラーもしく
はプロセッサーとの間の外部データ伝送にも使用され
る。図２において、このような第２の実施形態を示す。
この実施形態では、ＲＡＭ１のデータ入力／出力部１１
とコントローラー１８との間の外部データ伝送経路１６
に対して、電流レベルおよび電圧レベルの信号レベル多
重化が実施される。このために、ＲＡＭのデータ入力／
出力部１１の前側に外部第３マルチプレクサ／デマルチ
プレクサ１７が接続されている。この構造では、外部デ
ータは、外部コントローラー１８からＲＡＭ１まで伝送
される。このデータ伝送は、図１に示したデータ伝送と
関連して、ＲＡＭ内部に同様に実施されている。さら
に、ＲＡＭに対する外部データ伝送も、ＲＡＭ内部での
内部データ伝送も、本発明によるデータ伝送技術により
行うことが可能である。この場合、伝送される電圧レベ
ルも、伝送される電流レベルも多重化されている。そし
て、図１および図３で示した実施形態を合成したものを
データ伝送装置として使用する。
【００３０】図１および図３に示したＲＡＭは、スタテ
ィックＲＡＭ（ＳＲＡＭ）でもあり、ダイナミックＲＡ
Ｍ（ＤＲＡＭ）でもある。ＳＡＲＭでは、操作電圧が供
給されている間中、メモリーセルのデータは保持されて
いる。ＤＲＡＭでは、メモリーセルのデータは定期的に
更新されなければならない。このようなＲＡＭの他に、
伝送されるデータ信号の電流レベルも電圧レベルも多重
化されている、本発明によるデータ伝送方法は、内部も
しくは外部データ伝送のための他の半導体構造素子にお
いても使用できる。
【００３１】図４に、送信側のマルチプレクサユニット
（マルチプレクサ）２０、伝送経路１００、伝送経路の
受信側のデマルチプレクサユニット（デマルチプレク
サ）３０を示す。マルチプレクサユニット２０は、図示
した実施形態では、２つの電流レベルおよび２つの電圧
レベルをレベル多重化するために用いられる。マルチプ
レクサユニット２０は、制御回路２１および後続のイン
バータ回路２２から構成されている。制御回路２１の平
行なデータ入力部ＤＡＴＡ０，ＤＡＴＡ１に多重化する
べきビットシーケンスが供給される。図示した実施形態
では、２ビットデータシーケンスが多重化される。この
とき、第１ビットは、データ入力部ＤＡＴＡ０に対し
て、また第２ビットは、データ入力部ＤＡＴＡ１に接続
されている。制御回路２１は、制御回路を活性化させる
制御入力部ＥＮＡＢＬＥ（ＥＮ）をさらに備えている。
【００３２】並列に接続されている２つのＣＭＯＳイン
バータ２３，２４は、基本的に同一であり、インバータ
回路（インバータ）２２を構成している。ＣＭＯＳイン
バータ２３は、Ｐチャネル電界効果トランジスターＰ０
とＮチャネル電界効果トランジスターＮ０との直列接続
を有し、また、ＣＭＯＳインバータ２４は、Ｐチャネル
電界効果トランジスターＰ１とＮチャネル電界効果トラ
ンジスターＮ１との直列接続を備えている。ここでは、
全電界効果トランジスターＰ０，Ｎ０，Ｐ１，Ｎ１は、
遮断層タイプである。また、Ｎチャネル電界効果トラン
ジスターは、自己遮断である。つまり、電流が接地状態
であり、閾値電圧がゲートに供給されたとき初めてソー
スとドレインとの間に電流の流れが生じる。これに対
し、Ｐチャネル電界効果トランジスターは、自己伝導で
ある。つまり、ゲートに電圧が供給されていない場合、
ソースとドレインとの間に電流の流れが生じる。一方、
Ｐチャネルトランジスターは、ゲートが閾値電圧になっ
たときに遮断される。
【００３３】両ＣＭＯＳインバータ２３，２４は、それ
ぞれ、接地電位ＧＭＤのＰチャネル電界効果トランジス
ターＰ０，Ｐ１のソース入力部に接続されている。これ
に対し、ＮチャネルトランジスターＮ０，Ｎ１のドレイ
ン出力は、供給電位ＶＣＣに接続されている。トランジ
スターのゲート制御入力部は、全て制御回路２１と接続
されている。第１インバータ２３のＰチャネルトランジ
スターＰ１とＮチャネルトランジスターＮ１との間の出
力ＯＵＴ１、および、第２インバータ２４のＰチャネル
トランジスターＰ０とＮチャネルトランジスターＮ０と
の間の出力ＯＵＴ２は、並列に接続されており、伝送経
路１００と接続されている。
【００３４】伝送経路１００の受信側のデマルチプレク
サ３０は、合成された電流／電圧測定器３１を備えてい
る。伝送されたデータ信号の電流レベル、もしくは電圧
レベルは、測定器３１によって決定される。また、この
測定器３１は、合成された電流／電圧比較器３２と接続
されている。比較器３２からデータ出力ＤＡＴＡ０，Ｄ
ＡＴＡ１が出ている。前述の場合には、２つのデータが
解号されるので、出力側と同じように、２つのデータ出
力がデマルチプレクサ３０に備えられている。図４の実
施形態において示した、合成された電流／電圧測定器３
１もしくは電流／電圧比較器３２は、別々のユニットと
しても備えられる。データ信号のほかに、基準信号も付
加的に伝送される場合、もう１つの基準信号測定器（図
示しない）がさらに備わっていることもある。この場
合、このような基準信号測定器は、デマルチプレクサ３
０内部の比較器３２と接続される。
【００３５】図４に示したマルチプレクサユニット（符
号化装置）２０の２ビットデータシーケンスに対して可
能な符号化プロセスは、図５に示すパターンによって行
われる。図５に、データ入力部ＤＡＴＡ０・ＤＡＴＡ１
および制御回路２１の制御入力部ＥＮでの信号、これか
ら生成するゲート制御回路２１の出力部での制御信号、
ならびに、伝送経路１００に供給されたインバータ回路
２２の電流および電圧レベルを示す。ゲート制御回路２
１の出力部は、インバータ回路２２のトランジスターＰ
０，Ｐ１，Ｎ１の制御配線に接続されている。
【００３６】半導体メモリーにおけるデータ伝送は、従
来、システムクロックに同期されて行われる。このこと
は、データ信号が、クロック信号に同期されて伝送され
ることを意味する。クロック信号は、外部コントローラ
ーによって、またはプロセッサーもしくは半導体メモリ
ー自体によって予め設定されている。このとき、伝送さ
れた信号レベルは、システムクロック信号のエッジで査
定される。同期的半導体メモリーにおける従来のデータ
伝送方法では、データ信号は、一般的にクロック信号の
立ち上がりに同期されて伝送される。しかし、ＲＡＭＢ
ＵＳ社により使用された改変型によると、システムクロ
ックの立ち下がりにデータ信号を伝送する可能性がさら
に生じる。このことにより、データ伝送率が倍増され
る。
【００３７】図４および図５において示した実施形態に
おいて、同期的なデータ伝送は、制御回路２１の制御入
力部ＥＮを介して調整される。データが伝送されない場
合、つまり、制御回路２１のデータ入力部ＤＡＴＡ０，
ＤＡＴＡ１にデータが供給されていない場合、制御回路
２１の制御入力部ＥＮには低レベルが供給される。従っ
て、制御回路２１は、基本状態である。このとき、Ｐチ
ャネル電界効果トランジスターＰ０・Ｐ１のゲート制御
入力部に高レベルが、Ｎチャネル電界効果トランジスタ
ーＰ０・Ｐ１のゲート制御入力部に低レベルが供給され
る。従って、全トランジスターが遮断するので、インバ
ータ回路２２は遮断され、データ伝送経路１００にデー
タ信号は出力されない。
【００３８】これに対し、制御回路２１のデータ入力部
ＤＡＴＡ０，ＤＡＴＡ１にビット信号が供給されると、
レベル多重化を行うために、制御回路２１は、制御配線
ＥＮを介して高レベルに設定される。データ入力部ＤＡ
ＴＡ０，ＤＡＴＡ１にビットシーケンス「００」が供給
されると（つまり、それぞれ低いレベルが設定される
と）、制御回路２１から、両ＣＭＯＳインバータ２３の
全トランジスターのゲート制御配線に高レベルが供給さ
れる。このことは、結果としてＣＭＯＳインバータ２
３，２４のチャネルトランジスターＮ０，Ｎ１はそれぞ
れ通電される。一方、ＰチャネルトランジスターＰ０，
Ｐ１は遮断される。その結果、インバータ回路２２の出
力部には低電圧レベルＶ０が出力される。しかし、Ｎチ
ャネルトランジスターＮ０，Ｎ１を経由した両電流は、
高い電流レベル２Ｉに出力部で加算される。従って、デ
ータ信号は、低い電圧レベルＶ０および高い電流強度２
Ｉによって伝送される。
【００３９】データ入力部ＤＡＴＡ０，ＤＡＴＡ１にビ
ットシーケンス「０１」、つまり低レベルと高レベルと
が供給される場合、トランジスターＰ０，Ｎ０，Ｐ１の
ゲート制御配線に高レベルが供給される。一方、トラン
ジスターＮ１のゲート制御配線には、低レベルが接続さ
れる。この接続状態では、インバータ回路２２の出力部
に、低い電圧レベルＶ０および電流強度Ｉを有するデー
タ信号が出力される。なぜなら、ＣＭＯＳインバータ２
３のトランジスターＮ１だけが通電されている一方、他
のトランジスターは遮断されているからである。
【００４０】制御回路２１のデータ入力部ＤＡＴＡ０，
ＤＡＴＡ１に、ビットシーケンス「１０」が供給される
場合、インバータ回路２２内部のトランジスターＰ０，
Ｎ０，Ｎ１のゲート制御配線は、低レベルに保たれる。
一方、トランジスターＰ１は、高レベルである。これに
より、ＣＭＯＳインバータ２３のトランジスターＰ０は
通電される一方、他の全てのトランジスターは遮断され
る。従って、インバータ回路の出力部では、データ信号
は、高い電圧レベルＶ１を示し、低い電流レベルＩを有
する。
【００４１】制御回路２１の両データ入力部ＤＡＴＡ
０，ＤＡＴＡ１にビットシーケンス「１１」を示す高い
信号レベルがそれぞれ供給される場合、制御回路２１か
らトランジスターのゲート制御入力部に対し、それぞれ
低いレベルが出力される。これにより、ＣＭＯＳインバ
ータ２３，２４内部の両ＰチャネルトランジスターＰ
０，Ｐ１が通電される。その結果、インバータ回路２２
の出力部に、高い電圧レベルＶおよび高い電流強度２Ｉ
を有するデータ信号が供給される。
【００４２】従って、本発明のマルチプレクサ２０によ
って、電圧相対化された２ビットデータシーケンスは、
多重化された電流レベルと多重化された電圧レベルとを
有するデータ信号に変換される。上記回路は、簡単な構
造と、小さな回路構造とにより特徴付けられる。
【００４３】両ＣＭＯＳインバータ２３，２４に対して
異なる電流レベルを使用する場合、あるいは、既述され
た４つの情報状態の代わりに、８つの情報状態を伝送で
きる。従って、３ビットデータシーケンスを逆多重化で
きる。相当に多数のデータビットを多重化するために、
特に、伝送されるデータ信号に使用する電流レベルを改
良する場合には、ＣＭＯＳインバータ回路をさらに備え
ることも当然可能である。また、このように拡大された
ビットシーケンスであってもデータ信号によって伝送で
きるように、付加的な電圧水準をさらに備えることもで
きる。
【００４４】元来の電圧相対化されたビットデータシー
ケンスを再現するために、伝送された多重化されたデー
タ信号は、デマルチプレクサ３０によって、再度、解号
される。このために、電流／電圧測定器３１において、
電圧もしくは電流レベルが導出される。そして、多重化
されたビットシーケンスを導出するために、比較器３２
によって、電圧もしくは電流レベルが査定される。続い
て、このビットシーケンスは、同様に、デマルチプレク
サ３０のデータ入力部ＤＡＴＡ０，ＤＡＴＡ１に供給さ
れる。
【００４５】なお、本発明では、内部および／または外
部の伝送経路上、および／または半導体構造素子、特に
半導体メモリーに対するデータ伝送のために、第１マル
チプレクサ／デマルチプレクサ内部でデータシーケンス
が、データ信号の電流レベルと電圧レベルとを決定する
ことにより符号化されるといえる。そして、伝送経路上
をクロック信号に同期されて伝送され、第２マルチプレ
クサ／デマルチプレクサ内部で、伝送されたデータシー
ケンスを導出するために受信した電流レベルと受信した
電圧レベルを査定することによって解号されるといえ
る。
【００４６】また、本発明のデータ伝送方法を、半導体
構造素子（特に半導体メモリー）の内部の伝送経路上、
あるいは、半導体構造素子と外部との間の伝送経路上で
データを伝送（送受信）するためのデータ伝送方法であ
り、データシーケンスの内容に応じた電流レベルおよび
電圧レベルを有するデータ信号を生成する符号化工程
と、生成したデータ信号を伝送する伝送工程と、伝送さ
れたデータ信号の電流レベルおよび電圧レベルを査定
（判断）するとによってデータシーケンスを導出する解
号（デコード）工程とを含む方法、と表現することもで
きる。
【００４７】また、本発明のデータ伝送装置を、半導体
構造素子（特に半導体メモリー）の内部の伝送経路上、
あるいは、半導体構造素子と外部との間の伝送経路上で
データを伝送（送受信）するためのデータ伝送装置であ
り、データシーケンスの内容に応じた電流レベルおよび
電圧レベルを有するデータ信号を生成するマルチプレク
サと、上記データ信号を伝送するための伝送経路と、伝
送されたデータ信号の電流レベルおよび電圧レベルを査
定（判断）するとによってデータシーケンスを導出（解
号）するデマルチプレクサとを有する構成である、と表
現することもできる。また、上記のマルチプレクサは、
入力された複数のデータシーケンスの内容に応じて、複
数の電流レベルおよび複数の電圧レベルのなかからデー
タ信号の電流レベルおよび電圧レベルを選択するように
なっていることが好ましい。また、マルチプレクサは、
各データシーケンスのビット値に応じた電流値・電圧値
を有する信号（電流）を出力するＣＭＯＳインバータ
を、入力されるデータシーケンスの数以上備えており、
各ＣＭＯＳインバータの出力信号を合成することで、デ
ータ信号の電流レベルおよび電圧レベルを設定する（あ
るいは、データ信号を生成する）ようになっていること
が好ましい。
【００４８】また、前記の説明、図面、および請求項で
開示された本発明の特徴は、単独でも、任意の組み合わ
せでも、本発明を具体化するために、その様々な実施形
態に意味がある。
【００４９】
【発明の効果】以上のように、本発明により、データシ
ーケンスを、データ信号のための電流レベルおよび電圧
レベルの確定によって符号化し、次に、データ信号を伝
送経路を介して伝送し、続いて、伝送するデータシーケ
ンスを導出するために、データ信号を、電流レベルおよ
び電圧レベルを査定することによって同様に解号する。
本発明の信号符号化によって、電圧レベルとともに、信
号符号化およびビット信号の伝送に関する電流レベルも
組み込めるようになる。これによって、データ伝送率を
はるかに高められる。通常の単なる電圧レベル多重化と
比較して、データ多重化に電流レベルも電圧レベルも組
み込むことによって、ハイグレードの多重化では、個々
のレベル水準間の十分な信号間隔も獲得できる。これに
より、信号減衰、および、基準レベルに影響される信号
雑音があっても、受信の際、信号分解能をきれいにでき
る。本発明の信号符号化によって、とりわけ電圧相対化
されたビットシーケンスも、何重もの多重化に簡単に移
行できる。
【００５０】さらに、所定の電流レベルおよび所定の電
圧レベルを有する基準信号を伝送することが有利であ
る。これは、基準信号の電流レベルおよび伝送データ信
号の電圧レベルを有する伝送データ信号の電流レベル
と、基準信号の電圧レベルとを比較するためである。基
準信号を付加的に伝送することによって、多重レベル多
重化を実現できる。この多重化においては、個々のレベ
ル水準間では、必要な信号間隔はほんのわずかである。
というのも、最大レベルと基準レベルとから独立して実
施される信号レベル基準化のゆえに、レベルの間隔が狭
い場合にも、良好なレベル分解能を保証できる。
【００５１】本発明によると、データ信号の電流レベル
および電圧レベルを確定することでデータシーケンスを
符号化するマルチプレクサ（多重化装置）として、少な
くとも２つのＣＭＯＳインバータを有する回路が用いら
れる。これらのＣＭＯＳインバータは、別々に接続可能
で同じ駆動力を有するものである。これは、少なくとも
２つの電流強度から成る電流レベル、および、少なくと
も２つの電圧水準から成る電圧レベルを多重化するため
である。電圧相対化されたビットシーケンスを、電流レ
ベルおよび電圧レベルを有する多重化データ信号に簡単
に変換することは、この簡単な回路を用いた場合にはと
りわけ可能である。
【００５２】さらに、本発明によると、受信された電流
レベルを判断することでデータ信号を符号化するデマル
チプレクサは、電圧測定器、電流測定器、電圧比較器、
および、電流比較器を有することが有利である。この場
合、電圧比較器において、電流測定器によって測定され
る電流強度が判断される。この１重デマルチプレクサ回
路は、確実な方法で、電流レベルおよび電圧レベルから
多重化されるデータ信号から圧相対化されたビットシー
ケンスを再生する。
【図面の簡単な説明】
【図１】本発明によるＲＡＭの内部データ伝送における
原理的構造を示す図である。
【図２】本発明によるＲＡＭの外部データ伝送における
原理的構造を示す図である。
【図３】１重レベル多重化を有する本発明によるデータ
伝送方法を説明するための図である。
【図４】本発明のデータ伝送装置を示す図である。
【図５】図４に示されたデータ伝送装置のマルチプレク
サにおける、本発明によるデータ符号化を示す図であ
る。
【符号の説明】
１ ＲＡＭ ２ メモリーセル ３ ビット線 ４ ワード線 ５ 行デコーダー ６ 行アドレス線 ７ 制御ユニット ８ 列デコーダー ９ 入力／出力回路 １０ 内部データ伝送経路 １１ データ入力／出力部 １２ 第１マルチプレクサ／デマルチプレクサ １３ 第２マルチプレクサ／デマルチプレクサ １５ メモリーアドレス線 １６ 外部データ伝送経路 １７ 外部第３マルチプレクサ／デマルチプレクサ １８ 外部コントローラー ２０ マルチプレクサユニット ２１ ゲート制御回路 ２２ インバータ回路 ２３ ＣＭＯＳインバータ ２４ ＣＭＯＳインバータ ３０ デマルチプレクサユニット ３１ 電流／電圧測定器 ３２ 電流／電圧比較器 １００ データ伝送経路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザビーネ，キーザー ドイツ連邦共和国 83734 ハウスハム ザイアースベルガー シュトラーセ １デ ー (72)発明者 クリスチャン，ヴァイス ドイツ連邦共和国 82110 ゲルメリンク ハルトシュトラーセ 85 Ｆターム(参考） 5B015 HH01 HH03 JJ21 KB08 KB36 5M024 AA49 AA91 BB03 BB04 BB17 BB33 BB34 DD04 DD40 DD60 JJ03 PP01 PP03 PP10

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体構造素子、特に半導体メモリーの内
    部の内部伝送経路上、および／または、半導体構造素
    子、特に半導体メモリーに対する外部伝送経路上のデー
    タ伝送方法であり、 データ信号の電流レベルおよび電圧レベルを決定するこ
    とによるデータシーケンスの符号化方法工程と、データ
    信号の伝送方法工程と、 伝送されたデータシーケンスを導出するために、上記電
    流レベルおよび電圧レベルを査定することによるデータ
    信号の解号方法工程とを含んでいることを特徴とするデ
    ータ伝送方法。
  2. 【請求項２】上記の伝送されたデータシーケンスは、電
    圧相対化されたビットシーケンスであることを特徴とす
    る請求項１に記載のデータ伝送方法。
  3. 【請求項３】上記データ信号が、クロック信号、好まし
    くはこのクロック信号の立ち上がりおよび／または立ち
    下がりに同期されて伝送されることを特徴とする請求項
    １または２に記載のデータ伝送方法。
  4. 【請求項４】上記電流レベルが、少なくとも２つの電流
    強度から、また、上記電圧レベルが、少なくとも２つの
    電圧水準から多重化されることを特徴とする請求項１〜
    ３のいずれかに記載のデータ伝送方法。
  5. 【請求項５】上記データ信号の電流レベルを基準信号の
    電流レベルと、また、上記電圧レベルを基準信号の電圧
    レベルと比較するために、電流レベルおよび電圧レベル
    を有する基準信号がさらに伝送されることを特徴とする
    請求項１〜４のいずれかに記載のデータ伝送方法。
  6. 【請求項６】半導体構造素子、特に半導体メモリーの内
    部の内部伝送経路上、および／または、半導体構造素
    子、特に半導体メモリーに対する外部伝送経路上の、デ
    ータ伝送装置であり、 データ信号の電流レベルと電圧レベルとを決定すること
    により、データシーケンスを符号化するための第１マル
    チプレクサ／デマルチプレクサ（１２，１３，１７）
    と、 上記データ信号を伝送するための伝送経路（１０，１
    ６，１００）と、 上記の伝送されたデータシーケンスを導出するために、
    受信した電流レベルと受信した電圧レベルとを査定する
    ことによりデータ信号を解号するための第２マルチプレ
    クサ／デマルチプレクサ（１２，１３，１７）とを有す
    ることを特徴とするデータ伝送装置。
  7. 【請求項７】双方向データ伝送のために伝送経路（１
    ０，１６，１００）が備えられていることを特徴とする
    請求項６に記載のデータ伝送装置。
  8. 【請求項８】上記マルチプレクサ（２０）は、少なくと
    も２つの電流強度から構成される電流レベルと、少なく
    とも２つの電圧水準から構成される電圧レベルとを多重
    化するために、別々に接続可能で同じ駆動力を有する少
    なくとも２つのＣＭＯＳインバータ（２３，２４）を備
    えていることを特徴とする請求項６または７に記載のデ
    ータ伝送装置。
  9. 【請求項９】上記デマルチプレクサ（３０）は、電圧測
    定器（３１）、電流測定器（３１）、電圧比較器（３
    ２）および電流比較器（３２）を備えており、上記電圧
    比較器は、電圧測定器によって測定された電圧を査定
    し、上記電流比較器は、電流測定器によって測定された
    電流強度を査定することを特徴とする請求項６〜８のい
    ずれかに記載のデータ伝送装置。
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