KR20020075277A - 데이터 전송방법 및 장치 - Google Patents

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Abstract

반도체 소자, 특히 반도체 메모리 내의 및/또는 반도체 메모리로의 내부 및/또는 외부 전송구간에서 데이터를 전송하기 위해, 제 1 멀티플렉서/디멀티플렉서에서 데이터 시퀀스가 데이터 신호에 대한 전류 레벨 및 전압 레벨의 결정에 의해 코딩된 다음, 전송구간에서 클록신호와 동기로 전송되고, 제 2 멀티플렉서/디멀티플렉서에서 수신된 전류 레벨과 수신된 전압 레벨의 평가에 의해 디코딩됨으로써, 전송된 데이터 시퀀스가 검출된다.

Description

데이터 전송방법 및 장치{Process and device for data transmission}
본 발명은 반도체 소자, 특히 반도체 메모리 내의 및/또는 반도체 메모리로의 내부 전송구간 및/또는 외부 전송구간에서 데이터를 전송하기 위한 방법 및 장치에 관한 것이다.
반도체 기술의 신속한 진보는 기가헤르츠 범위의 클록률을 가진 프로세서의개발을 가능하게 했다. 이러한 프로세서를 효과적으로 이용하기 위해서는, 프로세서용 데이터를 포함하는 반도체 메모리도 유사한 높은 처리 속도로 동작해야 하고, 프로세서와 반도체 메모리 사이의 데이터 전송을 위해 큰 데이터 전송 대역폭이 제공되어야 한다. 예컨대, 파워 제한 소자로서 최근의 그래픽 카드에서는, 콘트롤러로서 그래픽 카드에 사용되는 프로세서와 이미지 데이터 메모리로서 사용되는 반도체 메모리 사이의 미리 주어진 전송 대역폭이 중요하다.
프로세서 또는 콘트롤러와의 데이터 교환을 위한 반도체 메모리로는 특히 랜덤 액세스 기록/판독 메모리(RAM)가 사용되는데, 상기 메모리에서는 데이터가 임의로 자주 기록 및 판독될 수 있다. 기록/판독 메모리는 스태틱 메모리(SRAM) 또는 다이내믹 메모리(DRAM)로 형성된다. 스태틱 메모리에서는 동작 전압의 인가 시에 기록된 데이터가 임의로 오래 저장될 수 있는 한편, 다이내믹 메모리에서는 메모리 셀 내의 데이터가 주기적 간격으로 리프레시 되어야 한다. 그러나, DRAM은 SRAM에 비해 메모리 셀의 집적도 면에서 탁월한 장점을 갖기 때문에, 컴퓨터에서 바람직한 반도체 메모리이다.
프로세서 또는 콘트롤러와 반도체 메모리 사이의 데이터 전송 및 반도체 메모리에서 데이터 처리는 종래의 방식대로 내부 또는 외부에서 미리 주어진 시스템 클록과 동기로 이루어진다. 통상적으로 반도체 메모리의 데이터 입출력 당 하나의 비트 신호가 하나의 클록 주기 내에서 동기로 전송된다. 비트 신호의 논리 상태는 전압 레벨로 규정된다. 즉, 미리 주어진 최대 전압 레벨이 예컨대 3.3 볼트일 때, 시스템 클록의 상승 에지에 인가되는 0볼트 신호는 논리 "0"을 의미하고, 3.3 볼트신호는 논리 "1"을 의미한다. 전송된 신호 레벨을 확실하게 평가하기 위해, 미리 주어진 레벨 범위가 종래의 방식대로 2단계로 규정되고 각각 비트 신호로 해석된다. 예컨대, 0 볼트 내지 1.65 볼트의 신호 레벨 범위는 논리 "0"에 대한 신호 레벨이고, 1.66 볼트 내지 3.3 볼트의 신호 레벨 범위는 논리 "1"에 대한 신호 레벨이다.
이러한 동기로 동작하는 반도체 메모리에서 데이터 전송률을 더욱 높이기 위해, RAMBUS 사에 의해 반도체 메모리가 2배의 전송률로 동작할 수 있게 하는 전송방법이 개발되었다. 이 방법에서는 클록 주기 마다 시스템 클록의 상승 에지 및 하강 에지에서 각각 하나의 비트 신호가 전송되고, 상기 비트 신호가 반도체 메모리에 의해 평가된다.
그러나, 프로세서 또는 콘트롤러와 반도체 메모리 사이의 데이터 전송 대역폭에 대한 요구가 계속 더욱 커짐으로 인해, 특히 동기로 동작하는 DRAM에서도 반도체 메모리로의 또는 반도체 메모리 자체 내에서의 데이터 전송률이 더욱 증가되어야 한다. 하나의 가능성은 데이터 전송용 시스템 클록률을 높이는 것이다. 그러나, 고주파수 효과에 의해 최대로 가능한 클록률이 제한된다. 다른 가능성은 반도체 메모리의 병렬 데이터 입출력의 수를 증가시키는 것이다. 그러나, 이 경우에는 미리 주어진 칩 크기로 인해 제조가 제한된다.
미국 특허 제 5,095,230호에는 반도체 소자의 데이터 출력 회로와 함께 데이터 전송방법이 공지되어 있다. 여기서는 하나의 데이터 시퀀스가 데이터 신호에 대한 전압 레벨의 결정에 의해 코딩된 다음, 데이터 신호가 전송되고, 그 다음에,전송된 데이터 시퀀스를 검출하기 위해 데이터 신호가 전압 레벨의 평가에 의해 디코딩된다. 미국 특허 제 4,477,896호에는 데이터가 한 방향에서 전류 펄스로서 그리고 다른 방향에서 전압 펄스로서 동일한 라인에 전송되는 또 다른 데이터 전송방법 및 장치가 공지되어 있다.
본 발명의 목적은 간단하고 확실한 방식으로 데이터 전송 대역폭이 증가될 수 있도록, 반도체 메모리 내의 및/또는 반도체 메모리 메모리로의 전송구간에서 데이터를 전송하기 위한 방법 및 장치를 제공하는 것이다.
도 1a은 본 발명에 따른 내부 데이터 전송이 이루어지는 RAM의 구성을 나타낸 회로도.
도 1b는 본 발명에 따른 외부 데이터 전송이 이루어지는 RAM의 구성을 나타낸 회로도.
도 2는 단일 레벨 다중화가 이루어지는 본 발명에 따른 데이터 전송방법을 나타낸 도표.
도 3은 본 발명에 따른 데이터 전송장치를 나타낸 회로도.
도 4는 도 3에 도시된 데이터 전송장치의 멀티플렉서에 의한 본 발명에 따른 데이터 코딩을 나타낸 도표.
상기 목적은 청구항 제 1항에 따른 방법 및 청구항 제 6항에 따른 장치에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
본 발명에 따라 하나의 데이터 시퀀스가 데이터 신호에 대한 전류 레벨 및 전압 레벨의 결정에 의해 코딩된 다음, 데이터 신호가 전송구간을 통해 전송되고, 그 다음에, 전송된 데이터 시퀀스를 검출하기 위해, 데이터 신호가 전류 레벨 및 전압 레벨의 평가에 의해 다시 디코딩된다. 본 발명에 따른 신호 코딩에 의해, 전압 레벨과 더불어 전류 레벨이 신호 코딩을 위해 그리고 그에 따라 비트 신호의 전송을 위해 사용될 수 있는 가능성이 주어진다. 이로 인해, 데이터 전송률이 현저히 증가될 수 있다. 데이터 다중화를 위해 전류 레벨 및 전압 레벨을 사용함으로써, 통상의 순수한 전압 레벨 다중화에 비해, 높은 다중화율에서도 개별 레벨 사이의 충분한 신호 간격이 제공됨으로써, 신호가 댐핑될 때 그리고 신호 잡음이 레벨그라운드에 의해 영향을 받을 때도 수신 시 깨끗한 신호 분해가 보장된다. 본 발명에 따른 신호 코딩에 의해, 특히 전압 관련 비트 시퀀스가 간단한 방식으로 멀티 다중화될 수 있다.
바람직한 실시예에 따라 미리 주어진 전류 레벨 및 미리 주어진 전압 레벨을 가진 기준 신호가 부가로 전송됨으로써, 전송된 데이터 신호의 전류 레벨이 기준 신호의 전류 레벨과 비교되고, 전송된 데이터 신호의 전압 레벨이 기준 신호의 전압 레벨과 비교된다. 기준 신호의 부가 전송에 의해, 개별 레벨간에 적은 신호 간격만이 필요한, 멀티 레벨 다중화가 이루어질 수 있는 가능성이 있다. 그 이유는 최대 레벨과 레벨 그라운드와 무관하게 실시되는 신호 레벨 기준화로 인해 레벨 간격이 작을 때도 깨끗한 레벨 분해가 보장되기 때문이다.
본 발명에 따라 데이터 신호에 대한 전류 레벨과 전압 레벨의 결정에 의해 데이터 시퀀스를 코딩하기 위한 멀티플렉서로서, 동일한 드라이버 세기를 가진 적어도 2개의 별도로 스위칭 가능한 CMOS 인버터를 포함하여 적어도 2개의 전류 세기로부터 전류 레벨을 그리고 적어도 2개의 전압 레벨로부터 전압 레벨을 다중화하는 회로가 사용된다. 이러한 간단한 회로에 의해, 특히 전압 관련 비트 시퀀스가 간단한 방식으로 전류 레벨 및 전압 레벨을 가진 다중화된 데이터 신호로 변환될 수 있다.
본 발명에 따라, 수신된 전류 레벨의 평가에 의해 데이터 신호를 디코딩하기 위한 디멀티플렉서가 전압 센서, 전류 센서, 전압 비교기 및 전류 비교기를 포함하는 것이 바람직하다. 전압 비교기에서는 전압 센서에 의해 측정된 전압이 평가되고, 전류 비교기에서는 전류 센서에 의해 측정된 전류 세기가 평가된다. 이러한 간단한 디멀티플렉서 회로는 확실한 방식으로 전류 레벨과 전압 레벨로부터 다중화된 데이터 신호를전압 관련 비트 시퀀스로 재변환할 수 있다.
이하, 본 발명을 첨부한 도면을 참고로 상세히 설명한다.
도 1A는 매트릭스 메모리로서 구성된 랜덤 액세스 기록/판독 메모리(RAM)의 기본 구성을 도시한다. 메모리 매트릭스는 다수의 메모리 셀(2)로 구성되며, 상기 메모리 셀은 XY-어드레스 라인, 즉 비트 라인(3)과 워드 라인(4)의 교차점에 배치된다. 상기 메모리 셀(2)에는 비트 형태 데이터가 저장될 수 있다. 워드 라인(4)은 하나의 행 디코더(5)에 접속된다. 상기 행 디코더(5)는 행 어드레스 라인(6)을 통해 인가된 행 어드레스를 디코딩한다. 비트 라인(3)은 제어 유닛(7)에 접속되며, 상기 제어 유닛은 메모리 어드레스 라인(15)을 통해 인가된 열 어드레스를 디코딩하는 열 디코더(8)을 포함한다.
제어 유닛(8)은 또한 행 또는 열 어드레스를 통해 선택된 메모리 셀(2)에서 원하는 기능을 실행하기 위해, 즉 메모리 셀(2)내로의 기록 또는 메모리 셀(2)로부터의 판독을 위해 사용되는 기록 및 판독 증폭기를 가진 입출력 회로(9)를 포함한다. 입출력 회로(9)는 양방향성 데이터 전송 라인(10)을 통해 반도체 메모리의 데이터 입출력(11)에 접속된다. 도 1A에는 전송 구간을 가진 단 하나의 데이터 입출력만이 예시적으로 도시된다. 제어 유닛(8)에는 도 1A에 도시된 단자와 더불어, RAM의 설계에 따라 제어 데이터의 입력을 위한 부가의 단자가 제공된다.
데이터 입출력(11)으로부터 입출력 회로(9)로의 신속한 내부 데이터 전송을위해, 데이터 입출력(11)에는 제 1 멀티플렉서/디멀티플렉서(12)가 그리고 입출력 회로(9)에서 내부 전송 구간(10)의 단부에는 제 2 멀티플렉서/디멀티플렉서(13)가 제공된다. 제 1 및 제 2 멀티플렉서/디멀티플렉서(12, 13)는 내부 데이터 전송 구간(10)에서 신호 레벨 다중화를 수행하기 위해 사용되며, 상기 다중화에 의해 RAM 내의 전송 구간(10)에서 높은 데이터 전송률이 얻어진다. 본 발명에 따른 신호 다중화가 실시됨으로써, 송신측에서 예정된 수의 전압 관련 비트로 이루어진 데이터 시퀀스가 예정된 전류 레벨 및 예정된 전압 레벨로 변환된 다음, 다중화된 전류 레벨 및 다중화된 전압 레벨을 가진 데이터 신호가 전송된다. 수신측에서, 전송된 데이터의 전류 레벨 및 전압 레벨이 다시 전압 관련 비트로 이루어진 데이터 시퀀스로 재변환된다.
도 2는 2개의 상이한 전압 레벨, 즉 전압 레벨(V0) 및 전압 레벨(V1), 그리고 2개의 상이한 전류 레벨, 즉 전류 레벨(I0) 및 전류 레벨(I1)을 가진 본 발명에 따른 단일 레벨 다중화를 도시한다. 상기 2개의 전압 레벨 및 상기 2개의 전류 레벨에 의해 데이터 신호 당 2 비트 정보가 전송될 수 있다. 전압 레벨(V0) 및 전류 레벨(I0)을 가진 전송된 데이터 신호는 논리 비트 시퀀스 "00"에 상응한다. 전압 레벨(V0) 및 전류 레벨(I1)을 가진 데이터 신호는 논리 비트 시퀀스 "01"에 상응한다. 전압 레벨(V1) 및 전류 레벨(I0)을 가진 데이터 신호는 비트 시퀀스 "10"에 상응하고, 전압 레벨(V1) 및 전류 레벨(I1)을 가진 데이터 신호는 비트 시퀀스 "11"에 상응한다. 일반적으로 N+1 전압 레벨 및 N+1 전류 레벨의 조합에 의한 신호 레벨 다중화시에는 (N+N) 2진 정보를 전류 및 전압 다중화된 데이터 신호에 통합할 수 있는 가능성이 있다.
본 발명에 따라 조합된 전류 레벨-전압 레벨-다중화가 실시되는 것이 특히 바람직하다. 이로 인해, 종래의 순수한 전압 레벨 다중화에 비해 확대된 전송 대역폭이 얻어지고, 제한된 수의 레벨만이 사용되면 되기 때문에, 항상 개별 레벨 사이에 충분한 신호 분리 간격이 주어질 수 있다. 그러나, 신호 간섭과 무관한, 전압 레벨 및 전류 레벨의 분해를 위해, 다중화된 전류 레벨 및 다중화된 전압 레벨을 가진 데이터 신호에 부가해서, 기준 전류 레벨 및 기준 전압 레벨을 가진 기준 신호가 전송될 수 있다. 상기 기준 전류 레벨 및 기준 전압 레벨은 전송된 데이터 신호의 다중화된 전류 레벨 및 다중화된 전압 레벨을 분해하기 위한 비교 레벨로 사용된다.
다중화된 전류 레벨 및 전압 레벨을 가진 전술한 본 발명에 따른 데이터 전송방법은 도 1A에 도시된 바와 같은 RAM 내의 내부 전송 구간에서 사용될 뿐만 아니라, RAM과 콘트롤러 또는 프로세서 사이의 외부 데이터 전송을 위해서도 사용될 수 있다. 도 1B는 이러한 제 2 실시예를 도시한다. 여기서는 전류 레벨 및 전압 레벨의 다중화가 RAM(1)의 데이터 입출력(11)과 콘트롤러(18) 사이의 외부 데이터 전송 구간(16)에서 실시된다. 이것을 위해, RAM의 데이터 입출력(11) 앞에는 외부의 제 3 멀티플렉서/디멀티플렉서(17)가 접속된다. 이러한 구성에 의해, 외부 콘트롤러(18)로부터 RAM(1)으로의 외부 데이터 전송이 이루어질 수 있다. 상기 데이터 전송은 도 1A와 관련해서 설명한 RAM 내에서의 데이터 전송과 유사하게 이루어진다. 또한, RAM에 대한 외부 데이터 전송 및 RAM 내의 내부 데이터 전송은 전송된 전압 레벨 및 전송된 전류 레벨이 다중화되는 본 발명에 따른 데이터 전송 기술에 의해 실시될 수도 있다. 데이터 전송장치로는 도 1A 및 도 1B에 도시된 실시예의 조합이 사용될 수 있다.
도 1A 및 도 1B에 도시된 RAM으로는 스태틱 RAM(SRAM) 및 다이내믹 RAM(DRAM)이 사용될 수 있다. SRAM에서는 동작 전압이 인가되는 전체 지속 시간 동안 데이터가 메모리 셀 내에 홀딩된다. DRAM에서는 메모리 셀 내의 데이터가 주기적으로 리프레시 되어야 한다. 전송된 데이터 신호의 전류 레벨 및 전압 레벨이 다중화되는 본 발명에 따른 데이터 전송방법은 상기 RAM과 더불어, 다른 반도체 소자에서도 내부 또는 외부 데이터 전송을 위해 사용될 수 있다.
도 3은 전송 구간(100), 상기 전송 구간의 송신측에 멀티플렉서 유닛(20), 수신측에 디멀티플렉서 유닛(30)을 가진 실시예를 도시한다. 도시된 실시예에서, 멀티플렉서 유닛(20)은 2개의 전류 레벨 및 2개의 전압 레벨의 다중화를 위해 사용된다. 멀티플렉서 유닛(20)은 제어 회로(21) 및 그 다음에 배치된 인버터 회로(22)로 이루어진다. 병렬 데이터 입력(DATA0, DATA1)에서 다중화될 비트 시퀀스가 제어 회로(21)에 인가된다. 도시된 실시예에서는, 2 비트 데이터 시퀀스가 다중화된다. 제 1 비트는 데이터 입력(DATA0)에 그리고 제 2 비트는 데이터 입력(DATA1)에 인가된다. 제어 회로(21)는 또한 제어 회로를 활성화시키는 제어 입력 ENABLE(EN)을 갖는다. 인버터 회로(22)는 2개의 병렬 접속된, 실질적으로 동일한 CMOS 인버터(23, 24)로 이루어진다. 각각의 CMOS 인버터(23, 24)는 P-채널 FET(P0, P1) 및 N-채널 FET(N0, N1)로 이루어진 직렬 회로를 포함한다. 모든 FET (P0, N0, P1, N1)는 블로킹 층 타입이다. N-채널 FET는 셀프 블로킹된다. 즉, 기본 상태에서 전류 흐름이 차단되고, 게이트에 한계 전압이 인가될 때야 비로소 소오스와 드레인 사이의 전류 흐름이 이루어진다. 이에 반해, P-채널 FET는 셀프 컨덕팅된다. 즉, 게이트에 전압이 인가되지 않으면, 소오스와 드레인 사이에 전류가 흐르고, 게이트에 한계 전압이 인가되면, P-채널 트랜지스터가 차단된다.
2개의 CMOS 인버터(23, 24) 각각은 접지 전위(GMD)에 접속된 P-채널 FET(P0, P1)의 소오스 입력에 접속되는 한편, N-채널 FET(N0, N1)의 드레인 출력은 공급 전위(VCC)에 접속된다. 트랜지스터의 게이트 제어 입력은 모두 제어 회로(21)에 접속된다. 제 1 인버터(23)의 P-채널 트랜지스터(P0)와 N-채널 트랜지스터(N0) 사이의 출력(OUT1), 및 제 2 인버터(24)의 P-채널 트랜지스터(P1)와 N-채널 트랜지스터(N1) 사이의 출력(OUT2)은 병렬 접속되며 전송 구간(100)에 접속된다.
전송 구간(100)의 수신측에서 디멀티플렉서(30)는 조합된 전류/전압 센서(31)를 갖는다. 상기 센서에 의해 전송된 데이터 신호의 전류 레벨 또는 전압 레벨이 측정될 수 있다. 센서(31)는 조합된 전류/전압 비교기(32)에 접속되고, 상기 비교기로부터 데이터 출력(DATA0, DATA1)이 출력된다. 본 경우에는 2개의 데이터가 디코딩되기 때문에, 출력측에서와 같이 2개의 데이터 출력이 디멀티플렉서(30)에 제공된다. 도 3에 따른 실시예에 도시된 조합된 전류/전압 센서(31) 또는 전류/전압 비교기(32)는 별도의 유닛으로도 설계될 수 있다. 또한,데이터 신호와 더불어 부가로 기준 신호가 전송되면, 기준 신호 센서(도시되지 않음)가 제공될 수도 있다. 이러한 기준 신호 센서는 디멀티플렉서(30) 내의 비교기(32)에 접속될 것이다.
도 3에 도시된 코더(20)에 의한 2 비트 데이터 시퀀스의 가능한 코딩 과정은 도 4에 도시된 도표에 따라 이루어진다. 도 4는 제어 회로(21)의 데이터 입력(DATA0, DATA1) 및 제어 입력(EN)의 신호들, 그것으로부터 얻어져서, 인버터 회로(22)의 트랜지스터(P0, N0, P1, N1)의 제어 라인에 인가되는, 게이트 제어 회로(21)의 출력의 제어 신호들, 그리고 전송 구간(100)에 출력되는 인버터 회로(22)의 전류 및 전압 레벨들을 나타낸다.
반도체 메모리에서 데이터 전송은 통상적으로 시스템 클록과 동기로 이루어진다. 즉, 데이터 신호는 외부 콘트롤러 또는 프로세서에 의해 또는 반도체 메모리 자체에 의해 미리 주어지는 클록 신호와 동기로 전송된다. 전송된 신호 레벨은 시스템 클록 신호의 에지에서 평가된다. 종래의, 동기 반도체 메모리에서의 데이터 전송방법에서는 데이터 신호가 일반적으로 클록 신호의 상승 에지와 동기로 전송된다. 그러나, RAMBUS 사에 의해 사용된 변형예에 따라, 부가적으로 시스템 클록의 하강 에지에서도 데이터 신호가 전송될 수 있고, 그로 인해 데이터 전송률이 2배로 될 수 있다.
도 3 및 도 4에 도시된 실시예에서, 동기 데이터 전송은 제어 회로(21)의 제어 입력(EN)에 의해 조정된다. 데이터가 전송되지 않아야 하면, 즉, 제어 회로(21)의 데이터 입력(DATA0, DATA1)에 데이터가 인가되지 않으면, 제어회로(21)의 제어 입력(21)에 낮은 레벨이 인가된다. 이때, 제어 회로(21)는 기본 상태에 놓인다. P-채널 FET(P0, P1)의 게이트 제어 입력에는 높은 레벨이 인가되고, N-채널 FET(N0, N1)의 게이트 제어 입력에는 낮은 레벨이 인가된다. 모든 트랜지스터가 차단됨으로써, 인버터 회로(22)가 차단되고, 데이터 신호가 데이터 전송 구간(100)으로 출력되지 않는다.
이에 반해, 제어 회로(21)의 데이터 입력(DATA0, DATA1)에 비트 신호가 인가되면, 제어 회로(21)는 제어 라인(EN)을 통해 높은 레벨로 세팅됨으로써, 레벨 다중화가 실시된다. 데이터 입력(DATA0, DATA1)에 비트 시퀀스"00"이 인가되면, 즉 각각 낮은 레벨이 미리 주어지면, 제어 회로(21)로부터 2개의 CMOS 인버터(23)의 모든 트랜지스터의 게이트 제어 라인으로 높은 레벨이 인가된다. 이것은 CMOS 인버터(23, 24)의 N-채널 트랜지스터(N0, N1)가 도통되는 반면, P-채널 트랜지스터(P0, P1)는 차단되는 결과를 가져온다. 따라서, 인버터 회로(21)의 출력에서 낮은 전압 레벨(V0)이 출력되지만, N-채널 트랜지스터(N0, N1)를 통해 흐르는 두 전류는 출력의 높은 전압 레벨(2I)에 부가된다. 그 결과, 낮은 전압 레벨(V0) 및 높은 전류 세기(2I)를 가진 데이터 신호가 전송된다.
데이터 입력(DATA0, DATA1)에 비트 시퀀스"01"이 인가되면, 즉 낮은 레벨 및 높은 레벨이 인가되면, 트랜지스터(P0, N0, P1)의 게이트 제어 라인이 높은 레벨로 접속되는 반면, 트랜지스터(N1)의 게이트 제어 라인은 낮은 레벨로 접속된다. 이러한 스위칭 상태에서는, CMOS 인버터(23)의 트랜지스터(N1)만이 도통되는 반면, 다른 트랜지스터들은 차단되기 때문에, 인버터 회로(21)의 출력에 낮은 전압레벨(V0) 및 전류 세기(I)를 가진 데이터 신호가 출력된다.
제어 회로(21)의 데이터 입력(DATA0, DATA1)에 비트 시퀀스"10"이 인가되면, 인버터 회로(22) 내의 트랜지스터(P0, N0, N1)의 게이트 제어 라인이 낮은 레벨로 되는 반면, 트랜지스터(P1)는 높은 레벨로 된다. 이것은 CMOS 인버터(23)의 트랜지스터(P0)가 도통되는 반면, 다른 모든 트랜지스터는 차단되는 결과를 가져온다. 따라서, 인버터 회로의 출력에는 높은 전압 레벨(V1) 및 낮은 전류 레벨(I)을 가진 데이터 신호가 출력된다.
제어 회로(21)의 2개의 데이터 입력(DATA0, DATA1)에 각각 높은 신호 레벨이 인가되면, 즉 비트 시퀀스 "11"이 인가되면, 제어 회로(21)로부터 트랜지스터의 게이트 제어 입력으로 낮은 레벨이 인가된다. 이것은 CMOS 인버터(23, 24)의 2개의 P-채널 트랜지스터(P0, P1)가 도통됨으로써, 인버터 회로(22)의 출력에 높은 전압 레벨(V) 및 높은 전류 세기(2I)를 가진 데이터 신호가 출력되는 결과를 가져온다.
따라서, 본 발명에 따른 멀티플렉서(20)에 의해 간단한 방식으로 전압 관련 2 비트 데이터 시퀀스가 다중화된 전류 레벨 및 다중화된 전압 레벨을 가진 데이터 신호로 변환될 수 있다. 도시된 회로는 간단한 구성 및 낮은 회로 비용을 특징으로 한다.
2개의 CMOS 인버터(23, 24)에 상이한 전류 레벨을 사용하는 경우에는, 대안으로서 도시된 4개의 정보 상태 대신에 8개의 정보 상태가 전송됨으로써, 3 비트 데이터 시퀀스가 다중화될 수 있다. 물론, 전송된 데이터 신호의 전류 레벨을 미세화함으로써 상응하게 증가된 수의 데이터 비트를 다중화하기 위해 부가의 CMOS인버터 회로가 제공될 수도 있다. 또한, 대안으로서, 증가된 비트 시퀀스를 하나의 데이터 신호로 전송하기 위해 부가의 전압 레벨이 제공될 수도 있다.
전송된 다중화된 데이터 신호가 디멀티플렉서(30)에서 다시 디코딩됨으로써, 원래의 전압 관련 비트 데이터 시퀀스가 얻어진다. 이것을 위해, 전류/전압 센서(31)에서 전압 또는 전류 레벨이 측정되고 비교기(32)에서 평가됨으로써, 다중화된 비트 시퀀스가 검출되고, 상기 비트 시퀀스는 디멀티플렉서(30)의 데이터 출력(DATA0, DATA1)에서 병렬로 출력된다.
전술한 설명, 도면 및 청구범위에 개시된 본 발명의 특징은 개별적으로 그리고 임의로 조합해서 본 발명을 여러 실시예로 구현하기 위해 중요하다.
본 발명에 따르면, 간단하고 확실한 방식으로 데이터 전송 대역폭이 증가될 수 있도록, 반도체 메모리 내의 및/또는 반도체 메모리 메모리로의 전송구간에서 데이터를 전송하기 위한 방법 및 장치가 제공된다.

Claims (9)

  1. 반도체 소자, 특히 반도체 메모리 내의 및/또는 반도체 메모리로의 내부 전송구간 및/또는 외부 전송구간에서 데이터를 전송하기 위한 방법에 있어서,
    데이터 신호에 대한 전류 레벨 및 전압 레벨의 결정에 의해 데이터 시퀀스를 코딩하는 단계,
    데이터 신호를 전송하는 단계, 및
    전송된 데이터 시퀀스를 검출하기 위해, 전류 레벨과 전압 레벨의 평가에 의해 데이터 신호를 디코딩하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 전송될 데이터 시퀀스가 전압 관련 비트 시퀀스인 것을 특징으로 하는 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 데이터 신호가 클록 신호와 동기로, 바람직하게는 상승 에지 및/또는 하강 에지에서 전송되는 것을 특징으로 하는 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 전류 레벨은 적어도 2개의 전류 세기로부터 그리고 상기 전압 레벨은적어도 2개의 전압 레벨로부터 다중화되는 것을 특징으로 하는 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    부가로 전류 레벨 및 전압 레벨을 가진 기준 신호가 전송됨으로써, 데이터 신호의 전류 레벨이 기준 신호의 전류 레벨과 비교되고, 데이터 신호의 전압 레벨이 기준 신호의 전압 레벨과 비교되는 것을 특징으로 하는 방법.
  6. 반도체 소자, 특히 반도체 메모리 내의 및/또는 반도체 메모리로의 내부 전송구간 및/또는 외부 전송구간에서 데이터를 전송하기 위한 장치에 있어서,
    데이터 신호에 대한 전류 레벨과 전압 레벨의 결정에 의해 데이터 시퀀스를 코딩하기 위한 제 1 멀티플렉서/디멀티플렉서(12, 13, 17),
    상기 데이터 신호를 전송하기 위한 전송 구간(10, 16, 100), 및
    전송된 데이터 시퀀스를 검출하기 위해, 수신된 전류 레벨과 수신된 전압 레벨의 평가에 의해 데이터 신호를 디코딩하기 위한 제 2 멀티플렉서/디멀티플렉서 (12, 13, 17)를 포함하는 것을 특징으로 하는 장치.
  7. 제 6항에 있어서,
    상기 전송 구간이 양방향성 데이터 전송(10, 16, 100)을 위해 설계되는 것을 특징으로 하는 장치.
  8. 제 6항 또는 제 7항에 있어서,
    상기 멀티플렉서(20)가 동일한 드라이버 세기를 가진 적어도 2개의 별도로 스위칭 가능한 CMOS 인버터(23, 24)를 포함함으로써, 전류 레벨이 적어도 2개의 전류 세기로부터 그리고 전압 레벨이 적어도 2개의 전압 레벨로부터 다중화되는 것을 특징으로 하는 장치.
  9. 제 6항 내지 제 8항 중 어느 한 항에 있어서,
    상기 디멀티플렉서(30)가 전압 센서(31), 전류 센서(31), 전압 비교기(32) 및 전류 비교기(32)를 포함하고, 상기 전압 비교기는 전압 센서에 의해 측정된 전압을 그리고 상기 전류 비교기는 전류 센서에 의해 측정된 전류 세기를 평가하는 것을 특징으로 하는 장치.
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