KR100232614B1 - 반도체 메모리 장치 - Google Patents

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KR100232614B1
KR100232614B1 KR1019960012908A KR19960012908A KR100232614B1 KR 100232614 B1 KR100232614 B1 KR 100232614B1 KR 1019960012908 A KR1019960012908 A KR 1019960012908A KR 19960012908 A KR19960012908 A KR 19960012908A KR 100232614 B1 KR100232614 B1 KR 100232614B1
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유끼오 후지
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가네꼬 히사시
닛본 덴기 가부시키가이샤
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Abstract

여러 가지 어드레스 신호가 어드레스 전이 검출 회로에 의해 검출된다. 검출 펄스(ATD)의 트레일링 엣지는 확장된 펄스폭을 가지는 제어 신호(φ)를 발생시키기 위해 지연 제어 회로에 의해 지연된다. 메모리 어레이의 워드 라인의 선택은 행 디코더에 의해 행 어드레스 신호에 따라서 제어된다. 선택된 워드 라인은 제어 신호(φ)의 펄스 주기 중에서만 활성화된다. 행 디코더의 출력을 비활성 상태로 하기 앞서, 감지 증폭기의 출력은 출력 회로로 출력시키기 위해 제어 신호(φ)로 래치 회로에 의해 래치된다. 그러므로, 선택 워드 라인의 구동 신호의 전이시 메모리 셀의 이중 선택은 이중 선택에 대한 측정의 필요한 방지하게 하지 않아서, 메모리 액세스 주기가 짧아진다.

Description

반도체 메모리 장치
제1도는 본 발명에 따른 반도체 메모리 장치의 한 실시예를 도시한 블록도.
제2도는 제1도의 반도체 메모리 장치의 동작에 따른 일 예를 도시한 타이밍 챠트.
제3도는 제1도의 행 디코더 부분의 구성에 따른 일 예를 도시한 회로도.
제4도는 제3도의 실시예에 따른 동작에 관한 일 에를 도시한 타이밍 챠트.
제5도는 제3도의 실시예에 따른 출력 파형으로 전원 의존도를 도시한 특성도.
제6도는 제3도의 예에서 워드 라인 신호 및 액세스 기간의 전원 전압 의존도를 도시한 특성도.
제7도는 제1도의 행 디코더의 다른 실시예를 도시한 회로도.
제8도는 제1도의 행 디코더의 또 다른 실시예를 도시한 회로도.
제9도는 종래의 판독 전용 메모리 장치의 메모리 셀 어레이 부분의 등가 회로를 도시한 회로도.
제10도는 본 발명에 관련된 기능적 구조를 도시한 반도체 메모리 장치의 행 디코더의 일 예를 도시한 회로도.
제11도는 제10도의 판독 전용 반도체 메모리 장치의 동작에 관한 일 예를 도시한 타이밍 챠트.
제12도는 제10도의 메모리 장치의 출력 파형의 전원 전압 의존도를 도시한 특성도.
제13도는 제10도의 메모리 장치의 워드 라인 신호 및 액세스 주기의 전원 전압 의존도를 도시한 특성도.
* 도면의 주요부분에 대한 부호의 설명
2 : 어드레스 전이 검출 회로 3 : 지연 제어 회로
4 : 행 디코더 5 : 열 디코더
6 : 메모리 셀 어레이 7 : 열 선택기
8 : 감지 증폭기 9 : 래치 회로
10 : 출력 회로
41, 42, 43 : 워드 선택 프리 디코더 회로
441~44n : 디코딩 블록 회로 44D : 디코딩 부분
44S~44W : 선택 부분
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 판독 전용 반도체 메모리 장치 내의 행 디코더의 개량에 관한 것이다.
종래에는, 이러한 종류의 반도체 메모리 장치가 대용량이고 다중 비트 출력이 저가 메모리로서 판독 전용 기능용으로 이용되었다. 예를들어, 제9도는 판독 전용 반도체 메모리 장치의 메모리 셀 어레이 부분의 등가 회로를 도시한 회로도이다.
제9도를 참조하면, 판독 전용 반도체 메모리 장치의 도시된 메모리 셀 어레이 부분은 n개의 전계 효과 트랜지스터의 메모리 셀을 직렬로 접속함으로써 형성된 NAND 구조를 이용한다. 하나의 프로그래밍 시스템은 압축 트랜지스터용 “0” 데이터 및 증가 트랜지스터용 “1” 데이터에 이온 주입식으로 기입하는 것이다. 이러한 방법에 관련하여 판독 동작에 대해 기술하고자 한다.
선택될 메모리 셀의 게이트 전압은 워드 라인 선택 회로로서 행 디코더의 출력(XO 내지 Xn)들 중 하나의 출력을 “L” 레벨로 설정한다. 한편, 비선택된 메모리 셀의 게이트 전압은 행 디코더의 출력을 “H” 레벨로 설정한다. 선택된 메모리 셀의 트랜지스터가 증강 트랜지스터(En)일 때, 게이트 전압이 “L” 레벨로 되기 때문에, 트랜지스터(En)는 OFF 상태로 된다. 그러므로, n개의 메모리 셀을 수직으로 접속함으로써 형성된 NADN형 셀 직렬부를 통해 전류가 전혀 흐르지 않는다.
한편, 선택될 메모리 셀의 트랜지스터가 압축 트랜지스터(Di)일 때, 트랜지스터(Di)가 게이트 전압에 무관하게 항상 온(ON) 상태로 유지되기 때문에, 전류는 NAND형 셀 직렬부를 경유하여 비트 라인(Yi)을 통해 흐른다. 그러므로, 전류 조건을 검출함으로써 기입된 데이터가 독출될 수 있다.
그러나, 용량 증가의 요구로 인한 메모리 셀의 크기를 떨어뜨리는 진행 과정에 따라서, 게이트 산화물층은 점점 얇아지고 있다. 그러므로, 준비 상태 및 정상 독출 상태에서, 비선택된 워드 라인은 메모리 셀 내의 데이터를 독출할 수 없게 하거나, 대기 상태 중에 누설 전류를 증가하게 하기 위해 게이트 산화물층의 브레이크 다운(break down)를 발생시키기 위해 “H” 레벨로 유지되어야 한다.
한편, 일본국 미심사 특허 공개 제 평1-112589호에는 워드 라인이 이중 부분에 마진을 제공하기 위한 어드레스 신호에 따른 입력과 동기하여 외부 클럭에 대응하는 비선택된 상태로 강하게 배치되는 방법이 기재되어 있다. 그러나, 이러한 방법에서, 선택된 워드 라인 신호는 외부 클럭에 의해 비선택된 상태로 강하게 전환되기 때문에, 이 방법이 판독 전용 반도체 메모리의 독출에 적용되는 경우, 워드라인 상에 기생 용량을 발생시키는 메모리 셀의 부하 용량은 전원 잡음의 발생으로 기능 장애를 일으킬 수 있도록 고속으로 일시 부가된다.
한편, 선택된 워드 라인 신호가 전원 전압 레벨로부터 발생되기 때문에, 선택 속도는 보다 높은 전압에서 낮아진다. 그러므로, 보다 높은 전압에서 동작의 마진을 확실히 제공하는 것은 불가능하다. 더욱이, 대용량을 필요로 하는 판독 전용 반도체 메모리 장치에 있어서, 새로운 어드레스 입력의 추가에 필요하고, 새로운 다중 핀 패키지에 필요한 다중 비트 출력 및 비용을 줄이는 데에는 오히려 비용을 높이고 장착 영역이 커야 한다는 단점이 있다.
본 발명의 한 특징에 따르면, 다수의 메모리 셀이 배열되는 메모리 어레이, 행 및 열 어드레스 신호에 의해 제공된 메모리 셀의 감지 증폭기 감지 메모리 장치, 메모리 데이터를 출력 단자로 출력시키는 출력 회로 및 펄스 신호를 발생시키기 위해 행 및 열 어드레스 신호의 변동을 검출하기 위한 어드레스 전이 검출 회로를 가지는 반도체 메모리 장치는, 어드레스 전이 검출 회로의 출력 펄스 신호의 트레일정 엣지를 지연하고 펄스폭을 확장한 제어 신호를 출력하는 지연 제어 회로와, 행 어드레스 신호에 따라 메모리 어레이의 워드 라인을 선택하고, 선택된 워드 라인을 제어 신호의 펄스폭 주기동안에만 활성화하는 행 디코더와, 행 디코더의 출력을 비활성 상태로 하기 전에 제어신호에의해 감지 증폭기의 출력을 입력시켜 보유하고 출력 회로로 출력하는 래치 회로를 포함한다.
양호한 구성에 있어서, 메모리 셀 어레이는 다수의 블록들 중 하나의 블록을 선택하기 위한 블록 선택 프리디코드된 신호를 발생시키기 위해 행 어드레스 신호의 어드레스 신호 그룹의 일부를 디코드시키는 블록 선택 프리디코더 회로, 행 어드레스의 어드레스 신호 그룹의 나머지 부분을 디코드시키고 메모리 셀의 워드를 선택하기 위한 워드 선택 프리디코드된 신호를 발생시키는 워드 선택 프리디코더 회로, 및 블록 선택 프리디코드된 신호, 제어 신호 및 워드 선택 프리디코드된 신호에 따라서 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하고, 선택된 워드 라인을 제어 신호이 펄스폭 주기동안만 활성화시키는 각각의 블록에 대응하게 제공된 다수의 디코딩 블록 회로를 포함한다. 특히, 각각의 디코딩 블록 회로는 워드 선택 제어 신호 및 이것의 반전 신호를 발생시키기 위한 블록 프리디코드된 신호 및 제어 신호의 논리 조합 신호를 입력시키는 AND 수단, 및 워드 선택 프리디코드된 신호에 따라서 메모리 어레이 내의 워드 라인들 중 하나의 라인을 선택하고, 제어 신호의 펄스폭 주기동안만 선택된 워드 라인을 활성화시키기 위한 다수의 디코딩 수단을 포함한다. 또 다른 양호한 구조에 있어서, AND 수단은 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 이의 게이트에 제어신호를 입력시키는 제1도전형의 트랜지스터 및 워드 선택 제어 신호의 출력 라인과 제2기준 전위 사이에 직렬로 제공된 제2도전형의 트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 제어 신호는 제1트랜지스터의 게이트에 공급되고, 블록 선택 프리디코드된 신호를 다수의 트랜지스터의 각각의 게이트에 공급된다.
반도체 메모리 장치는 워드 선택 제어 신호를 반전시키기 위한 인버터를 더 포함할 수 있다.
선택적으로, 디코더 수단은 워드 선택 프리디코드된 신호의 출력 라인과 메모리 어레이의 워드 라인 사이에 제공되고, 그 게이트에 워드 선택 제어 신호 가공급되는 제1도전형의 트랜지스터, 워드 선택 프리디코드된 신호의 출력 라인과 메모리 어레이의 워드 라인 사이에 제공되고, 이의 게이트에 반전된 신호가 공급되는 제2도전형의 트랜지스터, 및 워드 라인과 제2기준 전위점 사이에 제공되고 워드 선택 제어 신호가 게이트에 공급되는 제2도전형 트랜지스터를 포함한다.
특히, AND 수단은 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 제어 신호를 이의 게이트에 입력시키는 제1도전형의 트랜지스터, 및 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고,블록 선택 제어 신호를 이것의 게이트에 입력시키는 제1도전형의 트랜지스터 및 워드 선택 제어 신호의 출력 라인과 제2기준 전위 사이에 직렬로 제공된 제1도전형의 트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 제어 신호가 제1트랜지스터의 게이트에 공급되고, 블록 선택 프리디코드된 신호가 다수의 트랜지스터의 각각의 게이트에 공급된다.
또 다른 선택적인 실시예에 있어서, 메모리 셀 어레이는 다수의 블록으로 세분되는데, 행 디코더는 블록들 중 하나의 블록을 선택하기 위해 블록 선택 프리디코드된 신호를 발생시키기 위한 어드레스 신호 그룹 및 제어 신호의 일부분을 디코딩시키는 블록 선택 프리디코더 회로와, 행 어드레스의 어드레스 신호 그룹의 나머지 부분을 디코딩시키고 메모리 셀의 워드를 선택하기 위한 워드 선택 프리디코더 회로와, 각각의 블록 선택 프리디코드된 신호, 제어 신호 및 워드 선택 프리디코드된 신호에 따라서 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하고, 제어신호의 펄스폭의 주기 중에서만 선택된 워드 라인을 활성화시키는 각각의 블록에 대응하게 제공된 다수의 디코딩 블록 회로를 포함한다. 양호하게는, 각각의 디코딩 블록 회로는 워드 선택 제어 신호 및 반전된 신호를 발생시키기 위한 블록 선택 프리디코드된 신호의 논리 조합 신호를 입력시키는 ANN 수단, 및 워드 선택 프리디코드된 신호에 따라서 메모리 어레이 내의 워드 라인들 중 하나의 라인을 선택하고, 선택된 워드 라인을 제어 신호의 펄스폭 주기동안만 활성화시키는 다수의 디코딩 수단을 표함한다.
보다 양호하게는, AND 수단은 제1기준 전위점과 워드 선택 제어 신호의 출력 라인 사이에 병렬로 제공되고, 블록 선택 프리디코드된 신호를 이의 각각의 게이트에 입력시키는 제1도전형의 다수의 트랜지스터, 및 제2기준 전위점과 워드 선택 제어 신호의 출력 라인 사이에 직렬로 제공되고 블록 선택 프리디코드된 신호를 각각의 게이트에 입력시키는 제2도전형의 다수의 트랜지스터를 포함한다.
본 발명은 후술한 상세한 설명과 본 발명의 양호한 실시예의 첨부 도면으로부터 보다 완전하게 이해할 수 있겠지만, 이는 본 발명을 제한하고자 하는 것이 아니라 설명과 이해를 위해서만 제공된 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예에 대해 상세하게 기술하고자 한다. 다음 설명에 있어서, 여러 가지 특정한 설명은 본 발명을 이해하도록 제공한 것이다. 그러나, 본 발명은 특정한 설명이 없이도 당해 분야에 숙련된 기술자라면 실시할 수 있을 것이다. 다른 예로, 널리 공지된 구조는 본 발명을 불필요하게 할 염려가 있어 상세하게 도시하지는 않았다.
본 발명에 따른 반도체 메모리 장치의 양호한 실시예에 대해 설명하기 전 본 발명이 관련되는 반도체 메모리 장치의 기능적인 구조에 대해 간단히 설명하고자 한다.
기본적으로, 본 발명은 행 디코더를 이용하는 판독 전용 반도체 메모리 장치에 관한 것인데, 선택될 메모리 셀을 포함하는 NAND형 셀은 다수의 블록으로 세분되고, 선택될 메모리 셀을 포함하는 모든 비선택 워드 선택 신호는 “H” 레벨로 설정되고, 모든 다른 셀 블록에 대한 워드 선택 신호는 “L” 레벨로 설정되어 이용된다. 판독 전용 반도체 메모리 장치의 이러한 구조는 공동 소유의 일본국 미심사 특허 공개 제 평 7-320494호에 기재되어 있다. 상술한 공동 소유의 일본국 미심사 특허 공개 제 평7-320494호의 설명은 본 발명의 참고 문헌으로 이용되었다.
제10도는 상술한 일본국 미심사 특허 공개 제 평7-320494호에 기재된 판독 전용 반도체 메모리 장치의 모든 행 디코더를 도시한 회로도이다.
제10도를 참조하면, 판독 전용 반도체 메모리 장치의 행 디코더는 블록 선택 프리디코더 회로(41), 워드 선택 프리디코더 회로(42), 워드 선택 회로(43) 및 메모리 셀 블록에 대응하게 배열된 다수의 디코딩 블록 회로(441 및 44m)를 갖고 있다.
블록 선택 프리디코더 회로(41)는 어드레스 신호(A3 및 A4)를 디코드시키고, 블록 선택 프리디코드된 신호(XS2)를 발생시키며, 블록 선택 프리디코드된 신호(XS1)를 발생시키기 위해 어드레스 신호(A5 및 A6)를 디코드시킨다. 워드 선택 프리디코더 회로(42)는 어드레스 신호(A1 및 A2)를 디코드시키고, 워드 선택 프리디코드된 신호(XP1 내지 XPn/2)를 발생시킨다. 워드 선택 회로(43)는 어드레스 신호(AO)를 입력시키고 워드 선택 신호(WS1)를 발생시킨다.
디코딩 블록 회로(441)에 있어서, 선택 부분(44S)은 2입력 NAND 및 블록 선택신호(S1)를 출력시키기 위한 인버터로 형성한다. 워드 선택부분(44W)은 블록 선택 신호(S1) 및 워드 선택 신호(WS1) 또는 반전된 신호가 입력되는 2입력 NAND, 및 인버터로 형성된다. 워드 선택 부분(44W)은 제1워드 선택 제어 신호(WSC1) 및 이것의 반전된 신호(WS1B), 및 제2워드 선택 신호(WSC2) 및 이것의 반전된 신호( WS2B)를 포함한다. 디코딩 부분(44D)은 워드 선택 부분(44W)의 출력에 의해 제어되는 N-형 트랜지스터(N11, N12, N21 및 N22)로 구성된다. 다수의 디코딩 부분(44D)은 하나의 메모리 셀에 필요한 다수의 워드 라인 신호(XOO 내지 XOn)에 대응하게 배열되어, 행 디코딩 출력을 발생시키도록 채택된다.
제10도에 도시된 판독 전용 반도체 메모리 장치의 동작에 대해 이의 동작에 관한 일 예를 도시한 타이밍 챠트인 제11도를 참조하여 기술하고자 한다.
제11도에 도시된 주기(1)에 있어서, 블록 선택 프리디코드된 신호(XS1 및 XS2)는 어드레스 신호(A3, A4, A5 및 A6)에 의해 “H” 레벨로 각각 설정된다. 블록 선택 프리디코드된 신호(XS1 및 XS2)의 입력에 응답하여, 블록 선택 신호(S1)는 디코딩 블록 회로(44) 만을 선택된 상태로 하기 위해 “H” 레벨로 변경시킨다.
다른 어드레스 신호(A1 및 A2)에 의해, XP1 신호만이 “L” 레벨로 될 워드 선택 프리디코더 회로(42)의 출력중에서 활성화되고, 모든 나머지 워드 선택 프리디코드된 신호(XP2 내지 XPn/2)는 “H” 레벨로 된다. 한편, 어드레스 신호(AO)에 의해, 워드 선택 신호(WS1)는 “L” 레벨로 유지되므로, 제1워드 선택 제어 신호(WSC1) 및 이것의 반전된 신호( WS1B)는 “H” 레벨 및 “L” 레벨로 각각 된다. 이와 동시에, 제2워드 선택 제어 신호(WSC2) 및 이것의 반전된 신호(WS2B)는 각각 “L” 레벨 및 “H” 레벨로 된다.
워드 선택 프리디코드된 신호(XP1)를 소스에 입력시키는 트랜지스터(N11)는 게이트 전압이 제1워드 선택 제어 신호(WSC1)에 의해 제어되기 때문에 온 상태로 된다. 한편, 블록 선택 신호(S1)를 소스에 입력시키는 트랜지스터(N12)는 게이트 전압이 신호(WS1B)에 의해 제어되기 때문에 오프 상태로 된다. 따라서, 워드 라인 신호(XOO)는 트랜지스터(N11)를 경유하여 XP1으로부터 전위를 공급받으므로, 선택 상태, 즉 “L” 레벨로 된다.
워드 선택 프리디코드된 신호(XP1)를 소스에 입력시키는 트랜지스터(N21)는 제2워드 선택 제어 신호(WSC2)에 의해 게이트 전압을 제어하므로, 오프 상태로 된다. 한편, 블록 선택 신호(S1)를 소스에 입력시키는 트랜지스터(N22)는 이의 게이트 전극이 반전된 신호(WS2B)에 의해 제어됨에 따라 온 상태로 된다. 따라서, 워드 라인 신호(XO1)는 비선택된 상태, 즉 “H” 레벨로 될 트랜지스터(N22)를 경유하여 블록 선택 신호(S1)에 의해 전위를 제어한다.
이와 마찬가지로, 모든 다른 워드 라인 신호(XO2 내지 XOn)는 비선택 상태, 즉 “H” 레벨로 되고, 워드 라인 신호(XOO)에 대응하는 메모리 셀 만이 선택된 상태로 된다.
그 다음 주기(2)에서, 워드 선택 신호(WS1)는 어드레스 신호(AO)에 의해 “H” 레벨로 된다. 이와 동시에, 제1워드 선택 제어 신호(WSC1) 및 이것의 반전된 신호( WS1B)는 “L” 레벨 및 “H”레벨로 각각 되고, 제2워드 선택 제어 신호(WSC2) 및 이것의 반전된 신호(WS2B)는 “H”레벨 및 “L” 레벨로 각각 된다.
워드 선택 프리디코드된 신호(XP1)를 소스에 입력시키는 트랜지스터(N11)는 게이트 전압이 제1워드 선택 제어 신호(WSC1)에 의해 제어되기 때문에 오프 상태로된다. 한편, 블록 선택 신호(S1)를 소스에 입력시키는 트랜지스터(N12)는 게이트 전압이 반전된 신호(WS1B)에 의해 공급됨에 따라 온 상태로 된다. 따라서, 워드 라인 신호(XOO)는 트랜지스터(N11)를 경유하여 블록 선택신호(S1)로부터 전위를 공급받으므로, 비선택된 상태, 즉 “H”레벨로 된다.
워드 선택 프리디코드된 신호(XP1)를 소스에 입력시키는 트랜지스터(N12)는 제2워드 선택 제어 신호(WSC2)에 의해 게이트 전압을 제어하므로 온 상태로 된다. 한편, 블록 선택 신호(S1)를 소스에 입력시키는 트랜지스터(N22)는 이의 게이트 전압이 반전된 신호(WS2B)에 의해 제어됨에 따라 오프 상태로 된다. 따라서, 워드 라인 신호(XO1)는 선택된 상태, 즉 “L” 레벨로 될 트랜지스터(N21)를 경유하여 워드 선택 프리 디코드된 신호(XP1)에 의해 전위를 제어한다.
이와 마찬가지로, 모든 다른 워드 라인 신호(XO2 내지 XOn)는 비선택된 상태, 즉 “H” 레벨로 되고, 워드 라인 신호(XO1)에 대응하는 메모리 셀 만이 선택된 상태로 된다.
동시에, 다른 디코딩 블록 회로(442 내지 44m)의 모든 출력이 “L” 레벨로 유지되지만, 이들은 메모리 셀을 직렬로 접속하는 트랜지스터 및 비트 라인(Yi)이 오프 상태로 유지되기 때문에 비선택된 상태로 배치된다.
상술한 반도체 메모리 장치에 있어서, 선택된 워드 라인 및 비선택된 워드 라인의 전환은 제11도에서 주기(2, 3, 및 4)에서 a, b 및 c로 전환되게 된다. 상술한 동작 주기에 있어서, 메모리 셀의 이중 선택은 동작 속도를 떨어뜨리게 할 수 있다.
이중 선택에 관한 동작은 반도체 메모리 장치의 전원 전압이 전형적으로 이용되는 5V인 가정 하에 기재하고자 한다.
제12도는 상술한 행 디코더 내의 비선택된 워드 라인 및 선택된 워드 라인의 출력 파형의 전원 전압 의존도를 도시한 특성도이다.
메모리 셀 트랜지스터의 임계치가 Vtc라고 가정하면, 비선택된 워드 라인(Voo)의 상승속도는 최고 전원 전압에서 높아진다. 그러나, 선택된 워드 라인(XO1)은 속도를 떨어뜨리기 위해 전원 전압 레벨에서 임계치 레벨로 떨어뜨려야 한다.
한편, 제13도는 메모리 셀 트랜지스터의 임계치(Vtc) 및 각각의 워드 라인 신호(XOO 및 XO1)가 교차하는 타이밍, 즉 메모리 셀의 엑세스 타이밍의 전원 전압 의존도를 도시한 특성도이다.
도시된 예에 있어서, 워드 라인 신호(XOO 및 XO1)의 속도는 2.5V의 전원 전압에 등가이다. 전원 전압이 2.5V 보다 낮거나 같을 때, 비선택된 워드 라인 신호(XOO)의 속도는 이동 선택 조건을 야기시키기 위한 선택된 워드 라인 신호(XO1)의 속도 보다 느리다. 동시에, 전원 전압이 5V 보다 낮을 때, 메모리 장치의 속도는 이중 선택의 주기폭보다 주변 회로의 동작 속도에 의해 결정되므로, 이중 선택은 메모리 장치의 동작에 영향을 끼치지 않을 수 있다.
전원이 3V일 때, 워드 라인 신호(XOO 및 XO1) 사이의 속도차는 커지게 되고(td3), 전원이 7V일 때, 워드 라인 신호(XOO 및 XO1) 사이의 속도차는 더욱 커지게 된다(td7). 즉, 이러한 구역(td3 내지 td7)은 이중 선택에 따른 마진이 확실하게 제공되는 주기이다.
한편, 전원 전압이 5V 보다 크거나 같을 때, 주변 회로의 동작 속도가 높아지거나 이중 선택에 대한 마진이 확실하게 유지될 수 있지만, 선택된 워드 라인 신호의 속도가 외부 출력 속도를 떨어지게 하기 위해 메모리 셀의 선택 속도를 점점 떨어지게 한다. 그러므로, 고전압측에서의 속도는 승산 메모리 장치의 동작을 보장하기 위한 마진을 좁게 함에 따라 저하된다.
본 발명은 선택할 워드 라인 신호의 상승시 이중 선택이 불필요한 측정을 하여 고속 메모리 액세스를 하고자 하는 것이다. 상술한 임무를 달성하는 본 발명을 실시하는 양호한 실시예에 대해 기술하고자 한다.
제1도는 본 발명에 따른 반도체 메모리 장치의 한 실시예를 도시한 블록도이다.
제1도를 참조하면, 반도체 메모리 장치의 도시된 실시예는 다수의 메모리 셀이 배열되는 메모리 셀 어레이(6), 행 및 열 어드레스 신호에 의해 지정된 메모리 셀의 메모리 데이터를 감지하는 감지 증폭기(8), 메모리 데이터를 출력 단자로 출력시키는 출력 회로(10), 및 펄스 신호(ATD)를 발생시키기 위해 행 및 열 어드레스 신호의 변동을 검출하는 어드레스 전이 검출 회로(2)를 포함한다.
더욱이, 반도체 메모리 장치의 도시된 실시예는 제어 신호(φ1, φ2, φ3)를 출력시키기 의해 펄스폭을 확장시키기 위한 어드레스 전이 검출 회로(2)의 출력 펄스 신호(ATD)의 트레일링 엣지를 지연시키기 위한 지연 제어 회로(3), 제어 신호(φ3)의 펄스폭 주기동안만 구동시키기 위해 활성화하는 행 어드레스 신호(AXT)에 대응하여 메모리 셀 어레이(6)의 워드 라인을 선택하는 행 디코더(4), 및 행 디코더의 출력을 비활성화 전에 제어 신호(φ1)에 의해 감지 증폭기(8)의 출력을 입력하여 보유하고, 출력 회로(10)로 출력시키는 래치 회로(9)를 포함한다.
게다가, 관련된 블록으로서, 어드레스 신호 입력 회로(1), 열 디코더(5) 및 열 선택기(7)가 도시되어 있다.
그 다음, 반도체 메모리 장치의 도시된 실시예에 따른 동작에 대해 제1도 및 동작에 관한 일 예를 도시한 제2도의 타이밍 챠트를 참조하여 설명하고자 한다. 반도체 메모리 장치의 도시된 실시예는 열 선택 어드레스(AYT) 및 내부 행 선택 어드레스(AXT)를 열 선택 어드레스 입력 신호(AY) 및 행 선택 어드레스 입력 신호(AX)의 외부 인가에 응답하여 각각 출력시킨다. 열 어드레스 선택 신호(AYT) 및 행 어드레스 선택 신호(AXT)는 행 디코더(4) 및 열 디코더(5)로 각각 입력된다. 행 디코더 출력(Y)은 메모리 셀 어레이(6)의 요구된 비트 라인을 선택된 조건으로 배치시키기 위해 열 선택기(7)로 입력된다.
한편, 이러한 어드레스 신호(AYT 및 AXT)는 어드레스 전이 검출 회로(2)로 동시에 입력된다. 어드레스 전이 검출 회로(2)로부터, 어드레스 전기 검출 펄스 신호(ATD)가 발생된다. 펄스 신호(ATD)를 입력하는 지연 제어 회로(3)는 제어 신호(φ1)를 발생하기 위해 펄스폭을 확장하기 이한 td1, 제어 신호(φ2)를 발생하기 위해 펄스폭을 확장하기 위한 td2, 및 제어 신호(φ3)를 발생시키기 위해 펄스폭을 확장하기 위한 td3에 대한 펄스 신호(ATD)의 트레일링 엣지를 지연시킨다. 그러므로, 펄스 폭(φ1, φ2 및 φ3)의 관계는 φ1＜φ2＜φ3으로 된다.
제어 신호(φ2)의 상승과 동시에, 감지 증폭기(8)는 활성 상태로 되고, 출력 회로(10)는 비활성 상태로 된다. 제어 신호(φ1)의 상승과 동시에, 래치 회로(9)는 데이터를 래칭시킬 수 있도록 활성 상태로 된다. 제어 신호(φ2)는 어드레스 신호 입력 회로(1)의 출력(AXT)과 결합하여 활성 상태로 되게 행 디코더(4)로 입력된다. 메모리 셀 어레이(6)의 워드 라인 신호(X)는 제어 신호(φ3)의 상승과 동시에 선택된 상태로 된다.
워드 라인 신호(X)에 의해 서택된 메모리 셀의 데이터는 임시로 선택되는 열선택기(7)를 경유하여 감지 증폭기(8)로 송신되고, 워드 라인 신호(X)로 부터의 지연 주기(tds)에서의 증폭된 데이터(DO)를 출력시킨다. 증폭된 데이터(DO)는 래치회로(9)로 입력되고, 출력(DLO)은 출력 회로(10)로 송신된다. 출력 회로(10)가 비활성 상태이기 때문에, 외부 출력 단자(Dout)는 고저항 상태로 된다.
제어 신호(φ1)가 td1의 지연 주기 후에 상승될 때, 래치 회로(9)는 외부에서 보유된 상태로 되도록 감지 증폭기의 출력(DO)을 차단한다. 그 다음, 제어 신호(φ2)는 떨어지고, 감지 증폭기(8)는 비활성 상태로 된다. 이에 관련하여, 출력 회로(10)는 활성 상태로 된다. 래치 회로(9)에 의해 보유된 데이터(DLO)는 출력 신호(Dout)로서 출력된다. 또한, 제어 신호(φ2)를 떨어뜨린 후, 제어 신호(φ3)는 행 디코더(4)가 비활성 상태로 되게 상승된다.
종래에는, 어드레스 전이 검출 회로(2) 및 지연 제어 회로(3)의 출력은 감지 증폭기(8)를 승속(speed up)시키기 위한 등가 신호 및 출력 회로(10)의 전원/GND 잡음에 대한 측정치로서의 출력 회로의 제어 신호로서 이용될 수 있다.
그러나, 본 발명에 있어서, 행 디코더(4)는 독출 주기 중에 워드 라인 신호(X)의 이중 선택 상태를 방지하기 위해 다음 어드레스 신호의 변동에의한 다음 판독 동작의 개시 전에 행 디코더(4)의 출력으로서 모든 워드 라인 신호(X)를 비활성 상태로 되게 하기 위한 제어 신호(φ3)에 의해 제어된다. 이에 관련하여, 감지 증폭기(8)의 출력을 입력시켜 보유하고, 출력 회로(10)로 출력시키는 래치 회로(9)를 제공함으로써, 종래 기술의 양립성은 출력 신호(Dout)의 출력 타이밍을 확실하게 유지한다.
제3도는 제1도의 행 디코더(4)의 구조에 관한 일 실시예를 도시한 회로도이다. 제1도의 메모리 셀 어레이는 제10도의 메모리 셀 어레이와 유사한 방식으로 다수의 블록으로 세분된다.
제3도에 있어서, 블록 선택 프리디코더 회로(41)는 행 어드레스 신호 그룹(AO 내지 A6)의 일부 [상부 어드레스 그룹(A3 내지 A6)]를 디코드시켜, 블록 선택 프리 디코드된 신호(XS1 및 XS2)를 출력시킨다.
워드 선택 프리디코더 회로(42)는 행 어드레스 신호 그룹(AO 내지 A6)의 나머지 어드레스 그룹[하부 어드레스 구룹(AO 내지 A2)]을 디코드시켜워드 선택 프리디코드된 신호(XP1 내지 XPn)를 출력시킨다.
디코딩 블록 회로(441 내지 44m)는 메모리 셀 어레이의 각각의 블록에 대응하게 제공된다. 각각의 디코딩 블록 회로는 워드 선택 프리디코드된 신호(XP1 내지 XPn)에 대응하는 메모리 어레이의 워드 라인을 블록 선택 프리디코드된 신호(XS1 내지 XS2) 및 제어 신호(φ3)의 논리 결합 신호의 AND 출력에 기초하여 선택하고, 제어 회로(φ3)이 펄스폭에 대응하는 주기에서만 선택된 워드 라인을 활성화시킨다.
메모리 셀 블록의 수에 대응하는 수로 제공된 디코딩 블록 회로에 있어서, 선택 부분(44S)은 블록 선택 프리디코드된 신호(XS1 내지 XS2) 의 논리 조합 신호 및 제어 신호(φ3)를 취한 AND 수단으로 구성되어, 워드 선택 제어 신호(S1) 및 이것의 반전된 신호(S1B)를 발생시킨다. 디코딩 부분(44D)은 워드 선택 프리디코드된 신호(XP1 내지 XPn)에 대응하는 메모리 어레이의 워드 라인을 워드 선택 제어 신호(S1) 및 이것의 반전 신호(S1B)에 기초하여 선택하고, 선택된 워드 라인을 제어 신호(φ3)의 펄스폭 주기동안만 활성화시킨다.
더욱이, 선택 부분(44S)은 제어 신호(φ3)를 게이트에 입력시키는 P-형 트랜지스터(P1)와 N-형 트랜지스터(N3) 사이에 직렬로 접속된 게이트에 블록 선택 프리디코드된 신호(XS1 내지 XS2)를 입력시키고 P-형 트랜지스터(P1), 및 워드 선택 제어 신호의 반전된 신호(S1B)를 출력시키는 인버터(IV1)와의 직렬 접속부의 접합부로부터 워드 선택 제어 신호(S1)를 출력시키는 N-형 트랜지스터(N1 및 N2)를 접속시키는 회로로 구성된다.
한편, 디코딩 부분(44D)은 워드 선택 프리디코드된 신호(XP1 내지 XPn)와 메모리 셀 어레이의 워드 라인 사이에 병렬로 접속된 워드 선택 제어 신호(S1)를 게이트에 입력시키는 회로 접속 P-형 트랜지스터(P21) 및 반전된 신호(SIB)를 게이트에 입력시키는 N-형 트랜지스터(N51), 워드 라인과 어스 라인 사이에 접속되는 워드 선택 제어 신호(S1)를 입력시키는 N-형 트랜지스터(N41)로 구성된다.
그 다음, 행 디코더의 동작에 관한 일 예를 도시한 플로우챠트인 제3도 및 제4도를 참조하여 워드 디코드의 도시된 실시예의 동작에 대해 기술하고자 한다.
제4도의 주기에 있어서, 블록 선택 프리디코드된 신호(XS1 및 XS2)가 어드레스 신호(A3 내지 A6)에 의해 “H” 레벨로 각각 될 때, 블록 선택 프리디코드된 신호(XS1 및 XS2)를 입력으로서 취하는 디코딩 블록 회로(441)만이 선택 불가능 상태로 된다.
한편, 어드레스 신호(AO 내지 A2)에 의해, 워드 선택 프리디코드된 신호(XP1)만이 “L” 레벨로 되게 활성화되고, 나머지 워드 선택 프리디코드된 신호(XP1 내지 XPn)는 “H” 상태로 된다. 입력된 어드레스 신호의 변동은 펄스 신호(ATD)를 발생 시키기 위해 어드레스 전이 검출 회로(2)에 검출된다. 이 때, 펄스 신호(ATD)의 트레일링 엣지는 지연된 트레일링 엣지(ATD)에 대응하는 펄스폭을 가지는 제어 신호(φ3)를 공급하기 위해 지연 제어 회로(3)에 의해 주기(tds) 동안 지연된다.
제어 신호(φ3)가 “L” 레벨에서 “H” 레벨로 변화될 때, P-형 트랜지스터(P1)는 턴 오프되고, N-형 트랜지스터(N3, N2 및 N1)는 턴 온된다. 결과적으로, 워드 선택 제어 신호(S1)는 “L” 레벨로 되고, 인버터(IV1)를 통해 반전된 신호(S1B)는 선택 위치(44S)를 활성화하게 하기 위해 “H” 레벨로 된다.
그 다음, 디코딩 부분(44D)에 있어서, 워드 선택 제어 신호(S1)를 입력시키는 P-형 트랜지스터(P21) 및 N-형 트랜지스터(N41)는 각각 온 상태 및 오프 상태로 되고, 반전된 신호(S1B)를 입력시키는 트랜지스터(N51)는 온 상태로 된다. 따라서, 워드 라인 신호(XOO)는 선택된 상태, 즉 “L” 레벨로 되게 워드 선택 프리디코드된 신호(XP1)에 의해 전위로 공급된다.
한편, 워드 선택 제어 신호(S1)를 입력시키는 P-형 트랜지스터(P22 내지 P2n) 및 N-형 트랜지스터(N42 내지 N3n)는 온 상태 및 오프 상태로 된다. 한편, 반전된 신호를 입력시키는 트랜지스터(N52 내지 N5n)는 온 상태로 된다. 따라서, 디코딩 블록 회로(441)가 아닌 다른 워드 라인 신호(XO1 내지 Xon)는 워드 선택 프리 디코드된 신호(XP2 내지 XPn)로부터 출력 레벨로 공급되므로, 비선택된 상태, 즉 “H” 레벨로 된다.
데이터가 메모리 셀로부터 독출되고, 제어 신호(φ3)가 “H” 레벨에서 “L” 레벨로 변경될 때, P-형 트랜지스터(P1)는 턴 온되고 N-형 트랜지스터(N3)가 턴 오프되며, 워드 선택 제어 신호(S1)는 “H” 레벨로 되므로, 인버터(IV1)로 부터의 반전된 신호(S1B)는 “L” 레벨로 된다. 그러므로, 선택부분(44S)은 비활성 상태로 된다.
이때, P-형 트랜지스터(P21 내지 P2n) 및 N-형 트랜지스터(N51 내지 N5n)는 오프 상태로 되고 N-형 트랜지스터(N41 내지 N4n)가 온 상태로 된다. 그러므로, 디코딩 부분(44D)의 출력으로서의 모든 워드 라인 신호(XOO) 및 다른 워드 라인 신호(XO1 내지 XOn)는 “L” 레벨로 된다.
그 다음, 주기(2)에서, 어드레스 신호(AO 내지 A2)에 의해, 워드 선택 프리디코드된 신호(XP2)만이 “L” 레벨로 활성화되고, 모든 다른 선택 프리디코드된 신호(XP1, XP3 내지 XPn)가 “H” 레벨로 된다. 주기(1)와 마찬가지로, 워드 라인 신호(XOO 내지 XOn)는 워드 선택 프리디코드된 신호(XP1 내지 XPn)로부터 이의 전위로 공급된다. 그러므로, 워드 라인 신호(XO1)는 선택된 상태로 되게 대응하는 워드 선택 프리디코드된 신호(XP2)의 “L” 레벨로 공급된다. 한편, 다음 워드 라인 신호(XOO, XO2 내지 XOn)는 비선택된 상태로 되게 대응하는 워드 선택 프리디코드된 신호(XP1, XP3 내지 XPn)로부터 “H” 레벨로 각각 공급된다.
이러한 워드 라인 전위는 “H” 레벨에서 “L” 레벨로의 제어 신호(φ3)의 변경에 응답하여 주기(1)와 유사하게 입력된 어드레스의 다음 변동 전에 “L” 레벨로 모두 떨어진다.
그 다음, 주기(3)에서, 블록 선택 프리디코드된 신호(XS1 및 XS2)가 어드레스 신호(A3 내지 A6)에 의해 “H” 레벨 및 “L” 레벨로 각각 될 때, 워드 선택 신호(S1)는 제어 신호(φ3)에 대응하는 “H” 레벨로 용량성으로 유지되고, 이의 반전된 신호(S1B)는 “L” 레벨로 고정된다. 그러므로, P-형 트랜지스터(P21 내지 P2n) 및 N-형 트랜지스터(N51 내지 N5n)는 오프 상태로 되고, N-형 트랜지스터(N41 내지 N4n)는 온 상태로 된다.
이때, 모든 워드 라인 신호(Xoo내지 XOn)는 비활성 상태로 선택된 상태가 유지되는 디코딩 블록 회로(441)를 “L” 레벨로 되게 한다. 대신에, 디코딩 블록 회로(442)는 활성 상태로 된다. 이때, 워드 라인 신호(X10 내지 X1n)는 상기한 동작과 유사한 동작을 수행한다. 그러므로, 중복 설명을 피하고자 한다.
도시된 제11도 내에 도시된 타이밍 챠트를 기본 구조면에서의 행 디코더의 동작은 주기(2) 내에서 부분(a), 주기(3) 내에서 부분(b) 및 주기(4) 내에서 부분(c)에서 행 디코더의 도시된 실시예의 동작에 관한 일 예를 도시한 제4도 내의 타이밍 챠트와 비교하면, 도시된 실시예에 있어서, 선택된 워드 라인 신호와 비선택된 워드 라인 신호 사이의 전환은 방지되고, 비선택된 워드 라인 신호만이 “L” 레벨에서 “H” 레벨로 변환된다.
제5도는 행 디코더의 도시된 실시에의 비선택된 워드 라인의 출력 파형의 전원 전압 의존도를 도시한 특성이다. 제5도의 특성도를 제12도에 도시된 특성도와 비교하면, 선택된 워드 라인 신호(XO1)는 전원 전압과 무관하게 OV로 계속해서 고정되고, 비선택된 워드 라인 신호(XOO)는 전원 전압의 상승에 따라서 가속된다.
한편, 제6도는 워드 라인 신호(XOO)의 크로스 타이밍(cross timing) 및 메모리 셀 트랜지스터의 임계치(Vtc), 및 행 디코더의 도시된 실시예의 액세스 주기의 전원 저압 의존도를 도시한 특성도이다.
제6도의 특성도는 워드 라인 신호(XOO)의 크로스 타이밍 및 메모리 셀 트랜지스터의 임계치(Vtc)의 전원 전압 의존도, 및 본 발명이 관련되는 기본 구조에서의 액세스 주기의 특성도를 도시한 제13도의 특성도와 비교된다. 선택된 워드 라인 신호(XO1)가 외부 어드레스의 변동에 응답하여 독출의 개시 시에 “L” 레벨의 선택된 상태로 되었으므로, 속도는 도시된 실시예에서 0이다. 그러므로, 도시된 실시예에 있어서, 전원 전압은 속도를 독출하는데 영향을 받지 않는다. 비선택된 워드 라인 신호(XOO)는 제13도와 유사한 전원 전압의 상승에 따라 가속된다.
상술한 바와 같이, 독출 속도가 비선택된 워드 라인 신호(XOO)의 속도에 따라 변하기 때문에, 외부 출력 속도는 상승된 전압에 의해 결코 영향을 받지 않는다.
제7도는 본 발명에 따른 반도체 메모리 장치의 양호한 실시예에 따른 행 디코더의 다른 실시예를 도시한 회로도이다. 제7도를 참조하면, 행 디코더의 도시된 실시예는 선택 부분(44S)의 트랜지스터 소자가 완벽한 상보 NAND 구조로서 구성되는 행 디코더의 전자의 실시예와 상이하고, 디코딩 부분(44D)은 행 디코더의 전자의 실시예와 동일하게 구성된다.
본 발명의 실시예에 있어서, 선택 부분(44S)이 완벽한 상보 NAND 구조로서 구성되기 때문에, 블록 선택 프리 디코드된 신호(XS1 및 XS2) 또는 제어 신호(φ3)들 중 소정의 신호가 “L” 레벨이고, 워드 선택 제어 신호(S1) 및 이것의 반전된 신호(S1B)는 각각 “H” 레벨 및 “L” 레벨이며, N-형 트랜지스터(N4)는 온 상태로 된다. 그러므로, 워드 라인 신호(XO)는 “L” 레벨로 된다.
한편, 모든 블록 선택 프리디코드된 신호(XS1 및 XS2) 제어 신호(φ3)가“H” 레벨인 주기에서만, 워드 선택 제어 신호(S1) 및 이것의 반전된 신호(S1B)는 각각 “L” 레벨 및 “H”레벨로 되고, P-형 트랜지스터(P2) 및 N-형 트랜지스터(N5)는 온 상태로 된다. 그러므로, 워드 선택 프리디코드된 신호(XP)의 전위 레벨이 제어 신호(φ3)와 동기하여 워드 라인 신호(XO)로 공급된다.
제8도는 본 발명에 따른 반도체 메모리 장치의 양호한 실시예에서는 워드 리코더의 또 다른 실시예를 도시한 회로도이다. 제8도를 참조하면, 행 디코더의 도시된 실시예는 선택 부분(44S) 내의 3 입력 NAND 회로를 블록 선택 프리디코드된 신호(XS1 및 XS2)를 입력시키는 2입력 NAN 회로만으로 대체한 전자의 실시예 내의 것과 상이하다. 제어 신호(φ3)는 워드 선택 제어 신호(S1)를 제어하기 위해 어드레스 신호를 디코딩시킴으로써 블록 선택 프리디코드된 신호(XS1 및 XS2)를 출력시키는 블록 선택 프리디코드된 회로(41)로 부가적으로 입력된다.
회로의 다른 동작은 제7도의 동작과 유사하고, 워드 선택 프리디코드된 신호(XP)의 전위 레벨은 제어 신호(φ3)와의 동기시 워드 라인 신호(XO)로 공급된다.
상술한 바와 같이, 본 발명에 따른 반도체 메모리 장치는 어드레스 전이 검출신호와 동기된 제어 신호로 행 디코더를 제어하고, 다음 어드레스 신호의 전이에 응답하여 다음 판독 동작의 개시 전에 비활성 상태인 행 디코더의 출력으로서 모든 워드 라인 신호를 발생시키며, 선택된 워드 라인 신호의 선택 레벨을 고정하고, 비선택된 워드 라인 신호만을 변동할 수 있도록 독출 주기 중에 선택된 워드 라인 신호와 비선택된 워드 라인 신호 사이의 전환을 방지함으로써 선택된 워드 라인 신호의 전원 전압 의존도를 방지할 수 있다. 그러므로, 메모리 셀의 선택 속도는 비선택된 워드 라인 속도만에 따라서 결정된다.
비선택 워드 라인 신호는 최고 전압에서 속도가 최고로 된다. 그러므로, 속도가 높아질수록 외부 출력에 관한 액세스 속도도 높아진다. 부가적으로, 동작마진의 확장이 유리하다.
한편, 감지 증폭기 출력을 입력시켜 보유하여 이를 래치 회로가 출력시키기 때문에, 기존의 반도체 메모리 장치와의 양립성은 출력 신호의 출력 타이밍으로 제공될 수 있다. 또한 새로운 신호 입력 단자가 전혀 필요하지 않기 때문에, 본 발명에 따른 반도체 메모리 장치는 기존의 반도체 메모리 장치에 동일한 방식으로 실착될 수 있다.
본 발명은 양호한 실시예에 관련하여 도시하고 설명하였지만, 당해 분야에 숙련된 기술자들은 본 발명의 여러 가지 양상으로 변경, 생략 및 추가하는 것은 본 발명의 청구 범위 및 의의 내에서 만이 가능하다는 것을 이해하고 있을 것이다.

Claims (12)

  1. 다수의 메모리 셀이 어레이 형태로 배열된 메모리 어레이와, 행 및 열 어드레스 신호에 의해 지정된 메모리 셀의 메모리 데이터를 감지하는 감지 증폭기와, 상기 메모리 데이터를 출력 단자로 출력하는 출력 회로와, 행 및 열 어드레스 신호의 변화를 검출하고 펄스 신호를 발생하는 어드레스 전이 검출 회로를 갖는 반도체 메모리 장치에 있어서, 상기 어드레스 전이 검출 회로의 출력 펄스 신호의 트레일링엣지를 지연하고 펄스폭을 확장한 제어 신호를 출력하는 지연 제어 회로와, 상기 행 어드레스 신호에 따라 메모리 어레이의 워드 라인을 선택하고, 선택된 워드 라인을 제어 신호의 펄스폭 주기동안에만 활성화하는 행 디코더와, 행 디코더의 출력을 비활성 상태로 하기 전에 제어 신호에의해 감지 증폭기의 출력을 입력시켜 보유하고 상기 제어 신호에 의해 출력 회로로 출력하는 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는 다수의 블록으로 세분되고, 상기 행 디코더는 상기 블록중 하나를 선택하기 위한 블록 선택 프리디코드된 신호를 발생하기 위한 상기 행 어드레스 신호의 신호 그룹들 중 일부를 디코딩하는 블록 선택 프리디코더 회로와, 상기 행 어드레스 신호 그룹의 나머지 부분을 디코딩하고 상기 메모리 셀의 워드를 선택하기 위해 워드 선택 프리디코드된 신호를 발생하는 워드 선택 프리디코더 회로와, 상기 각각의 블록에 대응하고, 상기 블록 선택 프리디코드된 신호, 상기 제어 신호 및 상기 워드 선택 프리디코드된 신호에 따라 상기 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하고, 제어 신호의 펄스폭 주기동안만 선택된 워드 라인을 활성화하는 다수의 디코딩 블록 회로를 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 각각의 상기 디코딩 블록 회로는 워드 선택 제어 신호 및 그것의 반전된 신호를 발생하기 위한 상기 블록 선택 프리디코드된 신호의 논리 조합 신호 및 상기 제어 신호를 입력하는 ANN 수단과, 상기 워드 선택 프리디코드 된 신호에 따라서 상기 메모리 어레이 내의 워드 라인들 중의 하나의 라인을 선택하고 상기 제어 신호의 펄스폭 주기동안만 선택된 워드 라인을 활성화하는 다수의 디코딩 수단을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 AND 수단은 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 그 게이트에 상기 제어 신호를 입력하는 제1도전형의 트랜지스터와, 상기 워드 선택 제어 신호의 출력 라인과 제2기준 전위점 사이에 직렬로 제공되고 제2도전형의 제1트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 상기 제어 신호는 상기 제1트랜지스터의 게이트에 공급되고, 상기 블록 선택 프리디코드된 신호는 다수의 트랜지스터의 각각의 게이트에 공급되는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 워드 선택 제어 신호를 반전시키기 위한 인버터를 더 포함하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 디코더 수단은 워드 선택 프리디코드된 신호의 출력 라인과 상기 메모리 어레이의 워드 라인 사이에 제공되고, 그 게이트에 상기 워드 선택 제어 신호가 공급되는 제1도전형 트랜지스터와, 상기 워드 선택 프리디코드된 신호의 출력 라인과 상기 메모리 어레이의 워드 라인 사이에 제공되고, 그 게이트에 반전된 신호가 공급되는, 제2도전형 트랜지스터와, 상기 워드 라인과 제2기준 전위점 사이에 제공되고, 상기 워드 선택 제어 신호가 게이트에 공급되는 제2도전형 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 AND 수단은 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 그 게이트에 제어 신호를 입력하는 제1도전형의 트랜지스터와, 상기 워드 선택 제어 신호의 출력 라인과 제1기준 전위점 사이에 제공되고, 그 게이트에 상기 블록 선택 제어 신호를 입력하는 제1도전형의 트랜지스터와, 상기 워드 선택 제어 신호의 출력 라인과 제2기준 전위 사이에 직렬로 제고된 제2도전형의 제1트랜지스터 및 제2도전형의 다수의 트랜지스터를 포함하고, 상기 제어 신호는 상기 제1트랜지스터의 게이트에 공급되고, 상기 블록 선택 프리디코드된 신호는 상기 다수의 트랜지스터의 각각의 게이트에 공급되는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 워드 선택 제어 신호를 반전시키는 인버터를 더 포함하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 셀 어레이는 다수의 블록으로 세분되고, 상기 행 디코더는 블록들 중 하나의 블록을 선택하기 위해 블록 선택 프리디코드된 신호를 발생하는 어드레스 신호 그룹 및 상기 제어 신호의 일부를 디코딩하는 블록 선택 프리디코더 회로와, 상기 행 어드레스의 어드레스 신호 그룹의 나머지 부분을 디코딩하고 상기 메모리 셀의 워드를 선택하기 위해 워드 선택 프리디코드된 신호를 발생하는 워드 선택 프리디코더 회로와, 상기 각각의 블록에 대응하고, 상기 블록 선택 프리디코드된 신호, 상기 제어 신호 및 상기 워드 선택 프리디코드된 신호에 따라서 메모리 어레이의 워드 라인들 중 하나의 라인을 선택하며, 제어 신호의 펄스폭의 주기동안만 선택된 워드 라인을 활성화하는 다수의 디코딩 블록 회로를 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 각각의 상기 디코닝 블록 회로는 워드 선택제어 신호 및 그것의 반전된 신호를 발생하기 위한 상기 블록 선택 프리디코드된 신호의 논리 조합 신호 및 상기 제어 신호를 입력하는 AND수단과, 상기 워드 선택 프리디코드된 신호에 따라서 상기 메모리 어레이 내의 워드 라인들 중 하나의 라인을 선택하고 상기 제어 신호의 펄스폭 주기동안만 선택된 워드 라인을 활성화하는 다수의 디코딩 수단을 포함하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 AND 수단은 제1기준 전위점과 상기 워드 선택 제어 신호의 출력 라인 사이에 병렬로 제공되고, 그 각각의 게이트에 상기 블록 선택 프리디코드된 신호를 입력하는 다수의 제1도전형 트랜지스터와, 제2기준 전위점과 상기 워드 선택 제어 신호의 출력 라인 사이에 직렬로 제공되고, 각각의 게이트에 상기 블록 선택 프리디코드된 신호를 입력하는 다수의 제2도전형 트랜지스터를 포함하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 워드 선택 제어 신호를 반전시키는 인버터를 더 포함하는 반도체 메모리 장치.
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