JPS61150194A - リ−ド・オンリ・メモリ - Google Patents
リ−ド・オンリ・メモリInfo
- Publication number
- JPS61150194A JPS61150194A JP59278019A JP27801984A JPS61150194A JP S61150194 A JPS61150194 A JP S61150194A JP 59278019 A JP59278019 A JP 59278019A JP 27801984 A JP27801984 A JP 27801984A JP S61150194 A JPS61150194 A JP S61150194A
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- Japan
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- circuit
- output
- decoder
- memory
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は消費電力節約の可能なモノリシ、り型リード争
オンリ・メモリ（ＲＯＭ）Ｋ関するものである。
オンリ・メモリ（ＲＯＭ）Ｋ関するものである。
〈従来の技術〉
超密度集積回路（ＬＳＩ）についての大容量化。
高速化及び低消費電力の要求が、一般に強くなっており
、Ｒ，ＯＭについても同様の要求が高まっているが、本
発明では消費電力の節約全対象としている。
、Ｒ，ＯＭについても同様の要求が高まっているが、本
発明では消費電力の節約全対象としている。
一般に％ＲＯＭＫｆｌマスクハターンニングによるマス
クＲＯＭと電気的に書込可能なプログラマブルＲＵＭと
があるが、これらＲＯＭはＲＡＭと異な９メモリ内容が
不揮発で半永久的に不変であるｔめ、メモリセルアレイ
の周辺回路が動作していなくても、そのメモリ内容が破
壊される事はない。本発明は、この特徴を利用して周辺
回路の消費電力を減少させたものである。
クＲＯＭと電気的に書込可能なプログラマブルＲＵＭと
があるが、これらＲＯＭはＲＡＭと異な９メモリ内容が
不揮発で半永久的に不変であるｔめ、メモリセルアレイ
の周辺回路が動作していなくても、そのメモリ内容が破
壊される事はない。本発明は、この特徴を利用して周辺
回路の消費電力を減少させたものである。
第４図は従来のＲＯＭの一般的構成を示すブロック図で
、Ｎ行×Ｍ列のメモリセルアレイ２ＯＮ行に対してＡＯ
−Ａｚのアドレス入力よりＸデコーダ１を介してその１
／Ｎｆｔ選択し、又Ｍ列に対してはＡ（ｘ＋１）〜Ａ（
ｘ＋ｙ ）のアドレス入力よりＸデコーダ３を介してそ
の１／Ｍ？選択して、選択されたメモリセルの内容を最
終段山カバ、７ア４ｔ−介して出力する構成を示してい
る。
、Ｎ行×Ｍ列のメモリセルアレイ２ＯＮ行に対してＡＯ
−Ａｚのアドレス入力よりＸデコーダ１を介してその１
／Ｎｆｔ選択し、又Ｍ列に対してはＡ（ｘ＋１）〜Ａ（
ｘ＋ｙ ）のアドレス入力よりＸデコーダ３を介してそ
の１／Ｍ？選択して、選択されたメモリセルの内容を最
終段山カバ、７ア４ｔ−介して出力する構成を示してい
る。
ここでこのＲＯＭの消費電力配分を考慮してみると、一
般にＮ行×Ｍ列のメモリアルアレイ２゜出カバｙ ７７
４ 、 Ａ□ −Ａ（Ｘ＋ｙ）を入力とするアドレスゲ
ート５，６群、Ｘデコーダ１及びＸデコーダ３の順に消
費電力が多くなっている。この傾向は大容量化されれば
されるほど顕著になり、例えば６４キロと、トクラスで
は０：ｌ：２ニア割合でデコーダ回路群（１，３）の消
費電力が７割を占め圧倒的に大きい。このためＲＯＭの
低消費電力化を計ろうとするならば、デコーダ回路の消
費電力削減を計るのが有効である。
般にＮ行×Ｍ列のメモリアルアレイ２゜出カバｙ ７７
４ 、 Ａ□ −Ａ（Ｘ＋ｙ）を入力とするアドレスゲ
ート５，６群、Ｘデコーダ１及びＸデコーダ３の順に消
費電力が多くなっている。この傾向は大容量化されれば
されるほど顕著になり、例えば６４キロと、トクラスで
は０：ｌ：２ニア割合でデコーダ回路群（１，３）の消
費電力が７割を占め圧倒的に大きい。このためＲＯＭの
低消費電力化を計ろうとするならば、デコーダ回路の消
費電力削減を計るのが有効である。
〈発明の目的〉
本発明の目的は、このように全消費電力の７割を占める
デコーダ回路の消費電力削減を計ることにより、低消費
電力化したＲＯＭを提供する事にある。
デコーダ回路の消費電力削減を計ることにより、低消費
電力化したＲＯＭを提供する事にある。
〈発明の構成〉
本発明の構成は、行および列に複数のメモリセルを配設
したメモリセルアレイと、このメモリセルアレイの中か
ら１個のメモリセルを選択する行および列のアドレス信
号をそれぞれ受け反転信号と非反転信号とをそれぞれ形
成するアドレスゲートと、これらアドレスゲートの出力
から行および列をデコードする第１および第２のデコー
ダとを含むリード・オンリ・メモリにおいて、前記各ア
ドレスゲートの反転信号および非反転信号についてそれ
ぞれ実質的排他的論理和をとるＩ！１のゲート回路と、
これら第１のゲート回路缶出力の論理和をとるＷ、２の
ゲート回路と、この第２：のゲート回路の出力により駆
動されて所定幅の出力パルスを出力するパルス発生回路
と、前記出力パルスのタイミングで前記デコーダにより
選択された前記メモリセルの出力を読出す読出回路と、
前記出力パルスのタイミングだけ前記ｗ、１および第２
のデコーダにその電源電流を供給する回路電流制御回路
とを有することを特徴とする。
したメモリセルアレイと、このメモリセルアレイの中か
ら１個のメモリセルを選択する行および列のアドレス信
号をそれぞれ受け反転信号と非反転信号とをそれぞれ形
成するアドレスゲートと、これらアドレスゲートの出力
から行および列をデコードする第１および第２のデコー
ダとを含むリード・オンリ・メモリにおいて、前記各ア
ドレスゲートの反転信号および非反転信号についてそれ
ぞれ実質的排他的論理和をとるＩ！１のゲート回路と、
これら第１のゲート回路缶出力の論理和をとるＷ、２の
ゲート回路と、この第２：のゲート回路の出力により駆
動されて所定幅の出力パルスを出力するパルス発生回路
と、前記出力パルスのタイミングで前記デコーダにより
選択された前記メモリセルの出力を読出す読出回路と、
前記出力パルスのタイミングだけ前記ｗ、１および第２
のデコーダにその電源電流を供給する回路電流制御回路
とを有することを特徴とする。
〈発明の作用〉
本発明の構成によれば、アドレス入力信号が変化しない
時は、ＸデコーダとＸデコーダ回路の回路電流をほぼ零
にして、モノリシック集積回路のＲＯＭ全体の消費電力
削減を可能にし、アドレス入力信号が変化した時の所定
時間、すなわち単安定マルチバイブレータの出力パルス
の巾の時間にのみＸデコーダとＸデコーダを動作させ、
マスタ・スレイブ７す、ラフ０ツブで受けて動作期間の
メモリ内容を保持し、その所定時間たりてからＸデコー
ダとＸデコーダが動作しなくなっても、ＲｏＭの出力と
して直前に選択したメモリの内容を読み出す事を可能と
している。
時は、ＸデコーダとＸデコーダ回路の回路電流をほぼ零
にして、モノリシック集積回路のＲＯＭ全体の消費電力
削減を可能にし、アドレス入力信号が変化した時の所定
時間、すなわち単安定マルチバイブレータの出力パルス
の巾の時間にのみＸデコーダとＸデコーダを動作させ、
マスタ・スレイブ７す、ラフ０ツブで受けて動作期間の
メモリ内容を保持し、その所定時間たりてからＸデコー
ダとＸデコーダが動作しなくなっても、ＲｏＭの出力と
して直前に選択したメモリの内容を読み出す事を可能と
している。
〈実施例〉
以下本発明について図面を参照して詳細に説明する。
第１図は本発明の凡ＯＭの一実施例のプロ、り図である
。本実施例は、第４図の一般のＲＯＭの構成例と対比す
ると、読出回路の出力バッ７アの代シにマスタスレイブ
７す、グフロ、プ（Ｆ／Ｆ）１４を設け、Ｘデコーダｌ
とＹデー−ダ３の電源線に接続してこれらデコーダ（１
，３）の回路電流を切断する電流切断制御回路１０を新
設し、入力アドレスゲート群の前段ゲート５の各出力Ａ
ｏ。
。本実施例は、第４図の一般のＲＯＭの構成例と対比す
ると、読出回路の出力バッ７アの代シにマスタスレイブ
７す、グフロ、プ（Ｆ／Ｆ）１４を設け、Ｘデコーダｌ
とＹデー−ダ３の電源線に接続してこれらデコーダ（１
，３）の回路電流を切断する電流切断制御回路１０を新
設し、入力アドレスゲート群の前段ゲート５の各出力Ａ
ｏ。
ＡＸ ｅ ＡＸ＋１ ＃ Ａｘ＋７と後段ゲート６の各
ＦＢ 力”Ｏ＃Ａ’Ｘ 、 Ａ’！＋１ 、 Ａ’ｘ４
−ｙとのそれぞれ排他的論理否定和（Ｅｘｃｌｕｓｉｖ
ｅ ＮＯＲ，以下ＥＸ−１’ｊｉＯ＆という）この０凡
ゲート１２の出力によって所定幅のクロ、クパルスを発
生する単安定マルチバイブレータ１３とを設け、この出
力クロ、り信号をマスタースレイプＦ／Ｆ １４のクロ
、り入力とすると共にデコーダ回路電流切断用制御回路
１０の入力とすることを特徴とする。
ＦＢ 力”Ｏ＃Ａ’Ｘ 、 Ａ’！＋１ 、 Ａ’ｘ４
−ｙとのそれぞれ排他的論理否定和（Ｅｘｃｌｕｓｉｖ
ｅ ＮＯＲ，以下ＥＸ−１’ｊｉＯ＆という）この０凡
ゲート１２の出力によって所定幅のクロ、クパルスを発
生する単安定マルチバイブレータ１３とを設け、この出
力クロ、り信号をマスタースレイプＦ／Ｆ １４のクロ
、り入力とすると共にデコーダ回路電流切断用制御回路
１０の入力とすることを特徴とする。
本実施例の動作を第２図のタイミングチャートによって
説明する。
説明する。
今、アドレス入力Ａｏがロウ（ＬＯＷ）からハイ（Ｈｉ
ｇｈ）へ変化した時、前段アドレスゲート５の出力Ａｏ
はハイからロウに変化し、更に回路内の遅延時間をもっ
て後段アドレスゲート６の出力ＡＱがロウからハイに変
化する。これら各出力編とＡＱの遅延時間を利用してＥ
Ｘ−ＮＯＲＩＩの出力ＡｏｅＡｏは短時間幅Ｔ１のパル
スを作る。こ０ＢＸ−ＮＯＲＩＩの出力ＡｏｅＡｏで単
安定マルチバイブレータ１３を駆動し、例えば５０〜１
００ｎｓのパルス幅Ｔ２のパルスを作シクロ、り（ＣＬ
ＯＣＫ）信号として出力する。
ｇｈ）へ変化した時、前段アドレスゲート５の出力Ａｏ
はハイからロウに変化し、更に回路内の遅延時間をもっ
て後段アドレスゲート６の出力ＡＱがロウからハイに変
化する。これら各出力編とＡＱの遅延時間を利用してＥ
Ｘ−ＮＯＲＩＩの出力ＡｏｅＡｏは短時間幅Ｔ１のパル
スを作る。こ０ＢＸ−ＮＯＲＩＩの出力ＡｏｅＡｏで単
安定マルチバイブレータ１３を駆動し、例えば５０〜１
００ｎｓのパルス幅Ｔ２のパルスを作シクロ、り（ＣＬ
ＯＣＫ）信号として出力する。
このパルス幅Ｔ２のクロック信号をマスタスレイプＦ／
Ｆ１４ のクロック信号とすると同時にデコーダ回路電
流切断用制御回路ｌＯの制御用信号とする。
Ｆ１４ のクロック信号とすると同時にデコーダ回路電
流切断用制御回路ｌＯの制御用信号とする。
このＣＬＯＣＫ信号がハイの間、すなわち期間Ｔ２はＸ
デコーダ１及びＹデコーダ３には、制御回路１０によっ
て回路電源が印加されておりデコーダ１．３は活性化さ
れて正常動作をする。従って、Ｘ及びＹデコーダ１，３
により択−的に選択されたメモリ２の内容がマスタスレ
イブＦ／Ｆ１４に入力される。
デコーダ１及びＹデコーダ３には、制御回路１０によっ
て回路電源が印加されておりデコーダ１．３は活性化さ
れて正常動作をする。従って、Ｘ及びＹデコーダ１，３
により択−的に選択されたメモリ２の内容がマスタスレ
イブＦ／Ｆ１４に入力される。
一方、パルス幅Ｔ２のＣＬＯＣＫ信号はマスタ・スレイ
プＰ／Ｆ ｌ ４のクロ、り信号としても併用されてい
るので、このＣＬＯＣＫ信号がハイの間、すなわちＴ２
の開拡マスタ・スレイプＦ’／Ｆ’１４にメモリセル２
の内容が読み込まれ、このＦ／Ｆ １４の出力、すなわ
ちＲＯＭの出力は直前で選択された番地のメモリ内容が
保持されたまま出力されている。
プＰ／Ｆ ｌ ４のクロ、り信号としても併用されてい
るので、このＣＬＯＣＫ信号がハイの間、すなわちＴ２
の開拡マスタ・スレイプＦ’／Ｆ’１４にメモリセル２
の内容が読み込まれ、このＦ／Ｆ １４の出力、すなわ
ちＲＯＭの出力は直前で選択された番地のメモリ内容が
保持されたまま出力されている。
そして単安定マルチバイブレータ１３の出力クロックが
ハイからロウに切替わると、マスタスレイブＦ／Ｆ１４
は弁選択された番地のメモリ内容を保持したまま読み出
すと同時に、回路電流切断用制御回路１０が働き、Ｘデ
コーダ１とＹデコーダ３の回路電流がほぼ零になシ、デ
コーダ１，３は全く働かなくなってしまう。しかし、周
辺回路が働か７く７°１も・′Ｘ″ブ７′１″’／Ｐ
１４があるため、ＲＯＭの出力はメモリセル２の内容を
保持しつつ出力されておｆｉ、ＲＯＭの機能としては従
来と変らない。
ハイからロウに切替わると、マスタスレイブＦ／Ｆ１４
は弁選択された番地のメモリ内容を保持したまま読み出
すと同時に、回路電流切断用制御回路１０が働き、Ｘデ
コーダ１とＹデコーダ３の回路電流がほぼ零になシ、デ
コーダ１，３は全く働かなくなってしまう。しかし、周
辺回路が働か７く７°１も・′Ｘ″ブ７′１″’／Ｐ
１４があるため、ＲＯＭの出力はメモリセル２の内容を
保持しつつ出力されておｆｉ、ＲＯＭの機能としては従
来と変らない。
なお、このデコーダ回路電流切断用制御回路１０の一例
としては第３図に示す様な簡単な回路で構成できる。す
なわち、クロ、り信号のインバータ２１とその駆動トラ
ンジスタ２２とにより、クロ、り信号の期間Ｔ２だけ、
回路に電源を供給するものである。
としては第３図に示す様な簡単な回路で構成できる。す
なわち、クロ、り信号のインバータ２１とその駆動トラ
ンジスタ２２とにより、クロ、り信号の期間Ｔ２だけ、
回路に電源を供給するものである。
〈発明の効果〉
以上説明した様に、本発明によれば、アドレス入力信号
数と等しい数のＥＸ−ＮＯＲと、これらＥＸ−ＮＯＨの
出力を受ける０凡回路と、単安定マルチバイブレータと
、Ｘ及びＹデコーダの回路電流切断用制御回路ｌとを追
加し、Ｙデコーダの出力を受ける出カバ、ファ回路をマ
スク・スレイプフリップフロ、プに置換える事によって
、ＲＯＭ全体の消費電力の７割かたを占めるデコーダ回
路の消費電力をほぼ零にし、アドレス入力信号が変化し
てから一定時間内のみデコーダ回路を働かせてその回路
電力を消費するので、低消費電力化が可能になる。
数と等しい数のＥＸ−ＮＯＲと、これらＥＸ−ＮＯＨの
出力を受ける０凡回路と、単安定マルチバイブレータと
、Ｘ及びＹデコーダの回路電流切断用制御回路ｌとを追
加し、Ｙデコーダの出力を受ける出カバ、ファ回路をマ
スク・スレイプフリップフロ、プに置換える事によって
、ＲＯＭ全体の消費電力の７割かたを占めるデコーダ回
路の消費電力をほぼ零にし、アドレス入力信号が変化し
てから一定時間内のみデコーダ回路を働かせてその回路
電力を消費するので、低消費電力化が可能になる。
しかも、マスク・スレイプＦ／Ｆの動作によって、デコ
ーダ回路が働かなくなっても、ＣＬＯＣＫ信号Ｔ２信号
量２に選択されたメモリセルの内容を保持したままＲＯ
Ｍの出力として出力できるので、従来のＲＯＭと同じ機
能をもっことになる。
ーダ回路が働かなくなっても、ＣＬＯＣＫ信号Ｔ２信号
量２に選択されたメモリセルの内容を保持したままＲＯ
Ｍの出力として出力できるので、従来のＲＯＭと同じ機
能をもっことになる。
このように、本発明では消費電力制御用端子を必要とせ
ず、低消費電力のリード・オンリ・メモリを実現出来る
。
ず、低消費電力のリード・オンリ・メモリを実現出来る
。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するタイミング図、第３図は第１図のデ
コーダ回路を光制御用回路の−例を示す回路図、第４図
は従来のＲＯＭの一例のプロ、り図である。図において １・・・・・・Ｘデコーダ、２・・・・・・メモリセル
アレイ、３・・・・・・Ｘデコーダ、４・・・・・・出
カバ、ファ、５・・・・・・前段ゲート、６・・・・・
・後段ゲート、１０・・・・・・回路電流制御回路、１
１・・・・・・ＥＸ−ＮＯＲ％１２・・・・・・ＯＲ回
路、１３・・・・・・単安定マルチバイブレータ、１４
・・・・・・マスタ・スレイ７’Ｆ／Ｆ’、 ２１−鳴
・・・・インバータ、２２・・・・・・駆動トランジス
タ である。 ＼、」ン 第５図 第４図
図の動作を説明するタイミング図、第３図は第１図のデ
コーダ回路を光制御用回路の−例を示す回路図、第４図
は従来のＲＯＭの一例のプロ、り図である。図において １・・・・・・Ｘデコーダ、２・・・・・・メモリセル
アレイ、３・・・・・・Ｘデコーダ、４・・・・・・出
カバ、ファ、５・・・・・・前段ゲート、６・・・・・
・後段ゲート、１０・・・・・・回路電流制御回路、１
１・・・・・・ＥＸ−ＮＯＲ％１２・・・・・・ＯＲ回
路、１３・・・・・・単安定マルチバイブレータ、１４
・・・・・・マスタ・スレイ７’Ｆ／Ｆ’、 ２１−鳴
・・・・インバータ、２２・・・・・・駆動トランジス
タ である。 ＼、」ン 第５図 第４図
Claims (1)
- 行および列に複数のメモリセルを配設したメモリセル
アレイと、このメモリセルアレイの中から１個のメモリ
セルを選択する行および列のアドレス信号をそれぞれ受
け反転信号と非反転信号とをそれぞれ形成するアドレス
ゲートと、これらアドレスゲートの出力から行および列
をデコードする第１および第２のデコーダとを含むリー
ド・オンリ・メモリにおいて、前記各アドレスゲートの
反転信号および非反転信号についてそれぞれ実質的排他
的論理和をとる第１のゲート回路と、これら第１のゲー
ト回路各出力の論理和をとる第２のゲート回路と、この
第２のゲート回路の出力により駆動されて所定幅の出力
パルスを出力するパルス発生回路と、前記出力パルスの
タイミングで前記デコーダにより選択された前記メモリ
セルの出力を読出す読出回路と、前記出力パルスのタイ
ミングだけ前記第１および第２のデコーダにその電源電
流を供給する回路電流制御回路とを有することを特徴と
するリード・オンリ・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278019A JPS61150194A (ja) | 1984-12-25 | 1984-12-25 | リ−ド・オンリ・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278019A JPS61150194A (ja) | 1984-12-25 | 1984-12-25 | リ−ド・オンリ・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150194A true JPS61150194A (ja) | 1986-07-08 |
Family
ID=17591509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278019A Pending JPS61150194A (ja) | 1984-12-25 | 1984-12-25 | リ−ド・オンリ・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61150194A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293198A (ja) * | 1995-04-21 | 1996-11-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
-
1984
- 1984-12-25 JP JP59278019A patent/JPS61150194A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08293198A (ja) * | 1995-04-21 | 1996-11-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
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