JP4856965B2 - メモリ - Google Patents

Description

本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。

従来、メモリの一例として、ダイオードを含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。

図３は、上記特許文献１に開示された従来のクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図３を参照して、従来のクロスポイント型のダイオードＲＯＭは、アドレス入力回路１０１と、ロウデコーダ１０２と、カラムデコーダ１０３と、センスアンプ１０４と、出力回路１０５と、メモリセルアレイ１０６と、互いに交差するように配置された複数のワード線ＷＬおよび複数のビット線ＢＬとを備えている。

また、各ワード線ＷＬには、所定数の選択トランジスタ１０７が互いに所定の間隔を隔てて接続されている。この選択トランジスタ１０７は、共通のソース領域を有する一対のｎチャネルトランジスタ１０７ａおよび１０７ｂによって構成されているとともに、その一対のｎチャネルトランジスタ１０７ａおよび１０７ｂの各々のゲート電極が、対応するワード線ＷＬに接続されている。また、選択トランジスタ１０７（ｎチャネルトランジスタ１０７ａおよび１０７ｂ）のソース領域は、ソース線Ｓ１０１を介して接地されている。また、同一のワード線ＷＬに接続された選択トランジスタ１０７において、互いに隣接する一方の選択トランジスタ１０７（ｎチャネルトランジスタ１０７ａ）および他方の選択トランジスタ１０７（ｎチャネルトランジスタ１０７ｂ）は、共通のドレイン領域を有する。

また、メモリセルアレイ１０６は、１つのダイオード１０８をそれぞれ含む複数のメモリセル１０９を含んでいる。この複数のメモリセル１０９は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ１０７を介して所定数ずつ接続されている。具体的には、選択トランジスタ１０７を構成するｎチャネルトランジスタ１０７ａおよび１０７ｂのドレイン領域に、所定数のダイオード１０８の各々のカソードが接続されている。また、複数のメモリセル１０９のうち、所定のメモリセル１０９のダイオード１０８のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル１０９以外のメモリセル１０９のダイオード１０８のアノードは、対応するビット線ＢＬに接続されていない。そして、従来のダイオードＲＯＭでは、ビット線ＢＬに対するダイオード１０８のアノードの接続の有無によって、メモリセル１０９に保持されるデータが「０」または「１」に区別される。

次に、従来のクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図３中の破線で囲まれたメモリセル１０９（以下、選択メモリセル１０９という）が選択されているとする。また、データを読み出す際には、全てのダイオード１０８のカソードの電位がＨレベルに保持されているとする。

従来のデータの読み出し動作では、まず、ロウデコーダ１０２により、複数のワード線ＷＬの電位が、アドレス入力回路１０１から出力されたアドレスデータに基づいて変化される。具体的には、選択メモリセル１０９に接続されたワード線ＷＬ（以下、選択ワード線ＷＬという）の電位および選択ワード線ＷＬ以外の非選択のワード線ＷＬ（以下、非選択ワード線ＷＬという）の電位が、それぞれ、ＨレベルおよびＬレベルに変化される。このため、選択ワード線ＷＬに接続された選択トランジスタ１０７がオン状態になるとともに、非選択ワード線ＷＬに接続された選択トランジスタ１０７がオフ状態になる。これにより、選択ワード線ＷＬに接続されたメモリセル１０９では、対応する選択トランジスタ１０７がオン状態であることから、ダイオード１０８のカソードの電位がソース線Ｓ１０１を介してＧＮＤレベル（Ｌレベル）に低下する。その一方、非選択ワード線ＷＬに接続された全てのメモリセル１０９では、対応する選択トランジスタ１０７がオフ状態であることから、ダイオード１０８のカソードがフローティング状態になる。

また、カラムデコーダ１０３では、アドレス入力回路１０１から出力されたアドレスデータに基づいて、選択メモリセル１０９に対応するビット線ＢＬ（以下、選択ビット線ＢＬという）がセンスアンプ１０４に電気的に接続される。この際、選択メモリセル１０９に含まれるダイオード１０８のアノードが選択ビット線ＢＬに接続されていないので、センスアンプ１０４にＬレベルの電位が伝達されない。この場合には、センスアンプ１０４内に設けられた負荷回路（図示せず）によって、選択ビット線ＢＬの電位がＨレベルに保持される。これにより、センスアンプ１０４では、選択ビット線ＢＬの電位を判別して増幅した後、選択ビット線ＢＬのＨレベルの電位とは逆極性のＬレベルの信号を出力する。その結果、出力回路１０５は、センスアンプ１０４からＬレベルの信号を受けることにより、Ｌレベルの信号を外部に出力する。

なお、データの読み出し前において、選択ワード線ＷＬと選択ビット線ＢＬとにつながる非選択のメモリセル１０９に含まれるダイオード１０８のカソードの電位が低い場合には、その非選択のメモリセル１０９に含まれるダイオード１０８のカソードの電位をＨレベルにチャージするプリチャージ動作を行う。

特開２００５−２６８３７０号公報

しかしながら、上記特許文献１に開示された従来のクロスポイント型のダイオードＲＯＭでは、データを読み出す際に、非選択ワード線ＷＬに対応する全ての非選択のメモリセル１０９において、ダイオード１０８のカソードがフローティング状態になるので、そのダイオード１０８のカソードの電位が低下しやすくなる。このため、アノードが選択ビット線ＢＬに接続されていないダイオード１０８を含む選択メモリセル１０９のデータを読み出す際に、選択ビット線ＢＬにアノードが接続されたダイオード１０８を含む非選択のメモリセル１０９が存在する場合には、その非選択のメモリセル１０９のカソードの低い電位に引っ張られて選択ビット線ＢＬの電位が低下するという不都合が発生する。その結果、アノードが選択ビット線ＢＬに接続されていないダイオード１０８を含む選択メモリセル１０９のデータを読み出す際に、選択ビット線ＢＬの電位が低下することに起因して、誤ったデータが出力される場合があるという問題点がある。

また、データの読み出し前に、選択ビット線ＢＬの電位（ダイオード１０８のカソードの電位）をＨレベルにチャージするプリチャージ動作を行う場合には、選択ビット線ＢＬにアノードが接続された全ての非選択のダイオード１０８のカソードの電位をＨレベルにチャージする必要があるので、プリチャージ動作が行われる期間が長くなるという不都合がある。その結果、読み出し動作およびプリチャージ動作を含む１サイクルの期間が長くなるので、ダイオードＲＯＭを高速で動作させるのが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、誤動作が発生するのを抑制するとともに、高速で動作させることが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面によるメモリは、所定数のワード線をそれぞれ含む複数のワード線グループと、ワード線にゲート電極が接続された選択トランジスタと、選択トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードを含むメモリセルと、ワード線グループ毎に少なくとも１つずつ配置され、選択トランジスタのソース／ドレイン領域の他方に接続されるとともに、ワード線グループ毎に電位が制御される第１信号が供給される第１信号線とを備え、データの読み出し時に、選択されたワード線を含まないワード線グループに対応する第１信号線には、ダイオードのカソードを第１電位に固定するための第１信号が供給され、データの読み出し時に、選択されたワード線を含むワード線グループに対応する第１信号線には、ダイオードのカソードを第２電位に固定するための第１信号が供給され、選択されたワード線を含まないワード線グループにおいて、データの読み出し時に、非選択のワード線の電位は、選択トランジスタがオン状態になるように制御され、選択されたワード線を含むワード線グループにおいて、データの読み出し時に、選択されたワード線の電位は、選択トランジスタがオン状態になるように制御されるとともに、非選択のワード線の電位は、選択トランジスタがオフ状態になるように制御される。

この一の局面によるメモリでは、上記のように、所定数のワード線をそれぞれ含むワード線グループ毎に、選択トランジスタのソース／ドレイン領域の他方に接続される第１信号線を少なくとも１つずつ配置するとともに、ワード線グループ毎に第１信号線に供給される第１信号の電位を制御することによって、たとえば、アノードが選択されたビット線に接続されていないダイオードを含む選択されたメモリセルのデータを読み出す際に、選択されたワード線を含まないワード線グループに対応する非選択のメモリセルにおいて、対応する選択トランジスタをオン状態に変化させ、かつ、その選択トランジスタのソース／ドレイン領域の他方に接続された第１信号線にＨレベルの第１信号を供給すれば、その選択トランジスタのソース／ドレイン領域の一方に接続されたダイオードのカソードの電位をＨレベルに固定することができる。これにより、選択されたワード線を含まないワード線グループに対応する非選択のメモリセルにおいて、ダイオードのアノードが選択されたビット線に接続されていたとしても、そのダイオードのカソードの電位がＨレベルから低下するのを抑制することができるので、非選択のメモリセルのカソードの電位の低下に起因して選択されたビット線の電位が低下するという不都合が発生するのを抑制することができる。その結果、アノードが選択されたビット線に接続されていないダイオードを含む選択されたメモリセルのデータを読み出す際に、選択されたビット線の電位の低下に起因して、誤ったデータが出力されるという不都合が発生するのを抑制することができる。また、データの読み出し前に、選択されたビット線の電位（ダイオードのカソードの電位）をＨレベルにチャージするプリチャージ動作を行う場合には、選択されたワード線を含まないワード線グループに対応する非選択のメモリセルでは、ダイオードのカソードの電位がＨレベルに固定されるので、そのダイオードのカソードの電位をＨレベルにチャージする必要がない。したがって、選択されたワード線を含むワード線グループに対応するメモリセルのうち非選択のメモリセルについてのみ、ダイオードのカソードの電位をＨレベルにチャージすればよいので、プリチャージ動作が行われる期間を短くすることができる。その結果、読み出し動作およびプリチャージ動作を含む１サイクルの期間を短くすることができるので、メモリを高速で動作させることができる。

また、データの読み出し時に、選択されたワード線を含まないワード線グループに対応する第１信号線には、ダイオードのカソードを第１電位に固定するための第１信号が供給され、データの読み出し時に、選択されたワード線を含むワード線グループに対応する第１信号線には、ダイオードのカソードを第２電位に固定するための第１信号が供給される。これにより、選択されたワード線を含まないワード線グループに対応する非選択のメモリセルにおいて、対応する選択トランジスタをオン状態に変化させることにより、容易に、その選択トランジスタのソース／ドレイン領域の一方に接続されたダイオードのカソードの電位を第１電位（Ｈレベル）に固定することができる。また、選択されたワード線を含むワード線グループに対応する第１信号線に、第２電位（Ｌレベル）の第１信号を供給し、かつ、選択されたワード線に対応する選択トランジスタをオン状態に変化させることにより、その選択トランジスタのソース／ドレイン領域の一方に接続されたダイオードのカソードの電位を第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化させることができる。これにより、アノードが選択されたビット線に接続されていないダイオードを含む選択されたメモリセルのデータを読み出す場合には、選択されたビット線の電位がＨレベルに保持される一方、アノードが選択されたビット線に接続されているダイオードを含む選択されたメモリセルのデータを読み出す場合には、選択されたビット線の電位をＬレベルに低下させることができる。その結果、選択されたビット線の電位に基づいたデータの判別を容易に行うことができる。

また、選択されたワード線を含まないワード線グループにおいて、データの読み出し時に、非選択のワード線の電位は、選択トランジスタがオン状態になるように制御され、選択されたワード線を含むワード線グループにおいて、データの読み出し時に、選択されたワード線の電位は、選択トランジスタがオン状態になるように制御される。これにより、選択されたワード線を含まないワード線グループに対応する非選択のメモリセルにおいて、容易に、ダイオードのカソードの電位を第１電位（Ｈレベル）に固定することができる。また、選択されたワード線を含むワード線グループに対応するメモリセルのうちの選択されたメモリセルにおいて、容易に、ダイオードのカソードの電位を第１電位（Ｈレベル）から第２電位（Ｌレベル）に変化させることができる。

上記一の局面によるメモリにおいて、好ましくは、ワード線の電位を制御するためのワード線制御回路をさらに備え、ワード線制御回路は、ワード線グループ毎に１つずつ配置された第２信号線を含み、データの読み出し時に、ワード線の電位は、第２信号線に供給される第２信号の電位に基づいて制御される。このように構成すれば、第２信号の電位をワード線グループ毎に制御することにより、容易に、データの読み出し時に、選択されたワード線を含まないワード線グループに対応する非選択のワード線の電位を、そのワード線に対応する選択トランジスタがオン状態になるような電位にすることができるとともに、選択されたワード線を含むワード線グループに対応するワード線のうちの選択されたワード線の電位を、そのワード線に対応する選択トランジスタがオン状態になるような電位にすることができる。

この場合、好ましくは、第１信号線に供給される第１信号の電位および第２信号線に供給される第２信号の電位を制御するための信号線制御回路をさらに備え、信号線制御回路には、選択されたワード線に対応するアドレスデータが入力され、第１信号および第２信号は、選択されたワード線に対応するアドレスデータに基づいて生成される。このように構成すれば、たとえば、複数のワード線の各々に、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている場合には、アドレスの下２桁のビットが（０、０）であるワード線を含むワード線グループ、アドレスの下２桁のビットが（０、１）であるワード線を含むワード線グループ、アドレスの下２桁のビットが（１、０）であるワード線を含むワード線グループ、および、アドレスの下２桁のビットが（１、１）であるワード線を含むワード線グループの４つに分けることができる。これにより、複数のワード線が４つのワード線グループに分けられている場合には、選択されたワード線に対応するアドレスの下２桁のビット（アドレスデータ）に基づいて第１信号および第２信号を生成することにより、容易に、４つのワード線グループ毎に、第１信号線（第２信号線）に供給される第１信号（第２信号）の電位を制御することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。図２は、図１に示した一実施形態によるクロスポイント型のダイオードＲＯＭに含まれる信号線制御回路の構成を示した回路図である。まず、図１および図２を参照して、本実施形態によるクロスポイント型のダイオードＲＯＭの構成について説明する。

本実施形態によるクロスポイント型のダイオードＲＯＭは、図１に示すように、アドレス入力回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ４と、出力回路５と、メモリセルアレイ６と、複数のワード線ＷＬおよび複数のビット線ＢＬとを備えている。アドレス入力回路１は、外部からアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力する機能を有する。また、ロウデコーダ２は、ワード線ＷＬの数に応じた数の出力端子を有する。そして、ロウデコーダ２は、入力されたアドレスデータに基づいて所定のワード線ＷＬを選択し、かつ、選択されたワード線ＷＬに対応する出力端子からＨレベルの信号を出力するとともに、選択されたワード線ＷＬ以外の非選択のワード線ＷＬに対応する出力端子からＬレベルの信号を出力する機能を有する。また、カラムデコーダ３は、入力されたアドレスデータに基づいて所定のビット線ＢＬを選択するとともに、その選択されたビット線ＢＬとセンスアンプ４とを電気的に接続する機能を有する。また、センスアンプ４は、選択されたビット線ＢＬの電位を判別して増幅した後、選択されたビット線ＢＬの電位がＬレベルの場合に、Ｈレベルの信号を出力回路５に出力するとともに、選択されたビット線ＢＬの電位がＨレベルの場合に、Ｌレベルの信号を出力回路５に出力する機能を有する。また、出力回路５は、センスアンプ４からの信号に基づいて、外部に信号を出力する機能を有する。

また、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイ６の内部に、互いに交差するように配置されている。各ワード線ＷＬには、所定数の選択トランジスタ７が互いに所定の間隔を隔てて接続されている。この選択トランジスタ７は、共通のソース領域を有する一対のｎチャネルトランジスタ７ａおよび７ｂによって構成されているとともに、その一対のｎチャネルトランジスタ７ａおよび７ｂの各々のゲート電極が、対応するワード線ＷＬに接続されている。

また、メモリセルアレイ６は、１つのダイオード８をそれぞれ含む複数のメモリセル９を含んでいる。この複数のメモリセル９は、複数のワード線ＷＬおよび複数のビット線ＢＬの各々に沿ってマトリクス状に配列されているとともに、各ワード線ＷＬに選択トランジスタ７を介して所定数ずつ接続されている。具体的には、選択トランジスタ７を構成するｎチャネルトランジスタ７ａおよび７ｂのドレイン領域に、所定数のダイオード８の各々のカソードが接続されている。また、複数のメモリセル９のうち、所定のメモリセル９のダイオード８のアノードは、対応するビット線ＢＬに接続されている一方、所定のメモリセル９以外のメモリセル９のダイオード８のアノードは、対応するビット線ＢＬに接続されていない。そして、本実施形態によるダイオードＲＯＭでは、ビット線ＢＬに対するダイオード８のアノードの接続の有無によって、メモリセル９に保持されるデータが「０」または「１」に区別される。

ここで、本実施形態では、複数のワード線ＷＬは、所定数のワード線ＷＬを含む４つのワード線グループＧ０〜Ｇ３に分けられている。具体的には、複数のワード線ＷＬには、それぞれ、「０」と「１」とを含むビットからなる複数桁のアドレスが割り当てられている。そして、本実施形態では、アドレスの下２桁のビットが（０、０）であるワード線ＷＬを含むワード線グループを１つ目のワード線グループＧ０とし、アドレスの下２桁のビットが（０、１）であるワード線ＷＬを含むワード線グループを２つ目のワード線グループＧ１としている。また、アドレスの下２桁のビットが（１、０）であるワード線ＷＬを含むワード線グループを３つ目のワード線グループＧ２とし、アドレスの下２桁のビットが（１、１）であるワード線ＷＬを含むワード線グループを４つ目のワード線グループＧ３としている。

また、本実施形態では、４つのワード線グループＧ０〜Ｇ３に、それぞれ、信号線Ｓ０〜Ｓ３が所定数ずつ配置されている。なお、信号線Ｓ０〜Ｓ３は、本発明の「第１信号線」の一例である。具体的には、信号線Ｓ０は、１つ目のワード線グループＧ０に含まれる（アドレスの下２桁のビットが（０、０）である）ワード線ＷＬに対応する選択トランジスタ７のソース領域に接続されている。また、信号線Ｓ１は、２つ目のワード線グループＧ１に含まれる（アドレスの下２桁のビットが（０、１）である）ワード線ＷＬに対応する選択トランジスタ７のソース領域に接続されている。また、信号線Ｓ２は、３つ目のワード線グループＧ２に含まれる（アドレスの下２桁のビットが（１、０）である）ワード線ＷＬに対応する選択トランジスタ７のソース領域に接続されている。また、信号線Ｓ３は、４つ目のワード線グループＧ３に含まれる（アドレスの下２桁のビットが（１、１）である）ワード線ＷＬに対応する選択トランジスタ７のソース領域に接続されている。

そして、本実施形態では、所定のワード線ＷＬが選択された場合において、信号線Ｓ０〜Ｓ３のうちの選択されたワード線ＷＬを含むワード線グループ（Ｇ０〜Ｇ３）に対応する信号線には、Ｌレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、信号線Ｓ０〜Ｓ３のうちの選択されたワード線ＷＬを含まないワード線グループ（Ｇ０〜Ｇ３）に対応する信号線には、Ｈレベルの信号が供給される。なお、信号線Ｓ０〜Ｓ３には、それぞれ、信号ＷＢ０〜ＷＢ３が供給される。

また、本実施形態では、複数のワード線ＷＬとロウデコーダ２との間に、ワード線ＷＬの電位を制御するためのワード線制御回路１０が設けられている。このワード線制御回路１０は、４つの信号線Ｓ００〜Ｓ３３と、４つの信号線Ｓ００〜Ｓ３３にそれぞれ対応して設けられる２入力ＮＡＮＤ回路１１ａ〜１１ｄとを含んでいる。なお、信号線Ｓ００〜Ｓ３３は、本発明の「第２信号線」の一例である。２入力ＮＡＮＤ回路１１ａは、１つ目の信号線Ｓ００に対応する１つ目のワード線グループＧ０に含まれる（アドレスの下２桁のビットが（０、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路１１ｂは、２つ目の信号線Ｓ１１に対応する２つ目のワード線グループＧ１に含まれる（アドレスの下２桁のビットが（０、１）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路１１ｃは、３つ目の信号線Ｓ２２に対応する３つ目のワード線グループＧ２に含まれる（アドレスの下２桁のビットが（１、０）である）各ワード線ＷＬ毎に１つずつ配置されている。また、２入力ＮＡＮＤ回路１１ｄは、４つ目の信号線Ｓ３３に対応する４つ目のワード線グループＧ３に含まれる（アドレスの下２桁のビットが（１、１）である）各ワード線ＷＬ毎に１つずつ配置されている。

また、１つ目のワード線グループＧ０に対応する２入力ＮＡＮＤ回路１１ａの一方の入力端子は、信号線Ｓ００に接続されているとともに、２つ目のワード線グループＧ１に対応する２入力ＮＡＮＤ回路１１ｂの一方の入力端子は、信号線Ｓ１１に接続されている。また、３つ目のワード線グループＧ２に対応する２入力ＮＡＮＤ回路１１ｃの一方の入力端子は、信号線Ｓ２２に接続されているとともに、４つ目のワード線グループＧ３に対応する２入力ＮＡＮＤ回路１１ｄの一方の入力端子は、信号線Ｓ３３に接続されている。また、２入力ＮＡＮＤ回路１１ａ〜１１ｄの他方の入力端子は、それぞれ、インバータ回路を介して、ロウデコーダ２の対応する出力端子に接続されている。また、２入力ＮＡＮＤ回路１１ａ〜１１ｄの出力端子は、それぞれ、対応するワード線ＷＬに接続されている。

そして、本実施形態では、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含む１つのワード線グループ（本実施形態では、Ｇ０）に対応する信号線には、Ｈレベルの信号が供給される。その一方、所定のワード線ＷＬが選択された場合において、信号線Ｓ００〜Ｓ３３のうちの選択されたワード線ＷＬを含まない３つのワード線グループ（本実施形態では、Ｇ１〜Ｇ３）に対応する信号線には、Ｌレベルの信号が供給される。なお、信号線Ｓ００〜Ｓ３３には、それぞれ、信号Ｗ０〜Ｗ３が供給される。

また、本実施形態では、図２に示すように、上記した信号線Ｓ０〜Ｓ３および信号線Ｓ００〜Ｓ３３に、信号線制御回路１２が接続されている。この信号線制御回路１２は、選択されたワード線ＷＬに対応するアドレスの下２桁のビットに基づいて、信号ＷＢ０〜ＷＢ３の電位および信号Ｗ０〜Ｗ３の電位を制御する機能を有する。

なお、図２中の信号ＲＡ０は、選択されたワード線ＷＬに対応するアドレスの１桁目のビットに基づいた信号であり、図２中の信号ＲＡ１は、選択されたワード線ＷＬに対応するアドレスの２桁目のビットに基づいた信号である。また、信号／ＲＡ０および／ＲＡ１は、それぞれ、信号ＲＡ０およびＲＡ１の電位を反転させた電位を有する反転信号である。すなわち、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、０）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（０、１）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、０）の場合には、信号ＲＡ０およびＲＡ１の電位が、それぞれ、ＬレベルおよびＨレベルとなり、信号／ＲＡ０および／ＲＡ１の電位が、それぞれ、ＨレベルおよびＬレベルとなる。また、選択されたワード線ＷＬに対応するアドレスの下２桁のビットが（１、１）の場合には、信号ＲＡ０およびＲＡ１の両方の電位がＨレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＬレベルとなる。

また、信号線制御回路１２は、４つの２入力ＮＡＮＤ回路１３ａ〜１３ｄと、４つのインバータ回路１４ａ〜１４ｄと、４つのインバータ回路１５ａ〜１５ｄとを含んでいる。２入力ＮＡＮＤ回路１３ａの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１３ｂの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号／ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１３ｃの一方の入力端子には、信号／ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。また、２入力ＮＡＮＤ回路１３ｄの一方の入力端子には、信号ＲＡ０が入力されるとともに、他方の入力端子には、信号ＲＡ１が入力される。

また、２入力ＮＡＮＤ回路１３ａ〜１３ｄの出力端子には、それぞれ、インバータ回路１４ａ〜１４ｄの入力端子が接続されている。また、インバータ回路１４ａ〜１４ｄの出力端子には、それぞれ、インバータ回路１５ａ〜１５ｄの入力端子が接続されている。そして、信号線Ｓ００は、インバータ回路１４ａの出力端子に接続されているとともに、信号線Ｓ０は、インバータ回路１５ａの出力端子に接続されている。また、信号線Ｓ１１は、インバータ回路１４ｂの出力端子に接続されているとともに、信号線Ｓ１は、インバータ回路１５ｂの出力端子に接続されている。また、信号線Ｓ２２は、インバータ回路１４ｃの出力端子に接続されているとともに、信号線Ｓ２は、インバータ回路１５ｃの出力端子に接続されている。また、信号線Ｓ３３は、インバータ回路１４ｄの出力端子に接続されているとともに、信号線Ｓ３は、インバータ回路１５ｄの出力端子に接続されている。

次に、図１および図２を参照して、本実施形態によるクロスポイント型のダイオードＲＯＭのデータの読み出し動作について説明する。なお、以下の読み出し動作の説明では、図１中の破線で囲まれたメモリセル９（以下、選択メモリセル９という）が選択されているとする。また、データを読み出す際には、全てのダイオード８のカソードの電位がＨレベルに保持されているとする。

まず、図１に示すように、アドレス入力回路１に、選択メモリセル９に対応するアドレスが外部から入力される。これにより、アドレス入力回路１からアドレスデータが出力されるとともに、そのアドレス入力回路１から出力されたアドレスデータが、ロウデコーダ２およびカラムデコーダ３に入力される。

この後、アドレスデータに基づいて、所定のワード線ＷＬ（以下、選択ワード線ＷＬという）がロウデコーダ２により選択される。なお、選択ワード線ＷＬに対応するアドレスの下２桁のビットは、（０、０）である。これにより、選択ワード線ＷＬに対応するロウデコーダ２の出力端子からＨレベルの信号が出力されるとともに、選択ワード線ＷＬ以外の非選択のワード線ＷＬ（以下、非選択ワード線ＷＬという）に対応するロウデコーダ２の出力端子からＬレベルの信号が出力される。

この際、図２に示した信号線制御回路１２では、以下のような動作が行われる。すなわち、まず、選択ワード線ＷＬに対応するアドレスの下２桁のビットが（０、０）であることから、信号ＲＡ０およびＲＡ１の両方の電位がＬレベルとなり、信号／ＲＡ０および／ＲＡ１の両方の電位がＨレベルとなる。これにより、２入力ＮＡＮＤ回路１３ａの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１３ａの出力端子からＬレベルの信号が出力される。また、２入力ＮＡＮＤ回路１３ｂの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＨレベルの信号／ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１３ｂの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１３ｃの一方の入力端子にＨレベルの信号／ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１３ｃの出力端子からＨレベルの信号が出力される。また、２入力ＮＡＮＤ回路１３ｄの一方の入力端子にＬレベルの信号ＲＡ０が入力されるとともに、他方の入力端子にＬレベルの信号ＲＡ１が入力されることによって、２入力ＮＡＮＤ回路１３ｄの出力端子からＨレベルの信号が出力される。

そして、２入力ＮＡＮＤ回路１３ａ〜１３ｄの出力端子から出力された信号は、それぞれ、インバータ回路１４ａ〜１４ｄの入力端子に入力される。これにより、インバータ回路１４ａの出力端子からは、Ｌレベルの信号が反転されてＨレベルの信号Ｗ０が出力される。また、インバータ回路１４ｂ〜１４ｄの出力端子からは、それぞれ、Ｈレベルの信号が反転されてＬレベルの信号Ｗ１〜Ｗ３が出力される。その結果、信号線Ｓ００には、Ｈレベルの信号Ｗ０が供給される。その一方、信号線Ｓ１１〜Ｓ３３には、それぞれ、Ｌレベルの信号Ｗ１〜Ｗ３が供給される。

また、インバータ回路１４ａ〜１４ｄの出力端子から出力された信号Ｗ０〜Ｗ３は、それぞれ、インバータ回路１５ａ〜１５ｄの入力端子に入力される。これにより、インバータ回路１５ａの出力端子からは、Ｈレベルの信号Ｗ０が反転されてＬレベルの信号ＷＢ０が出力される。また、インバータ回路１５ｂ〜１５ｄの出力端子からは、それぞれ、Ｌレベルの信号Ｗ１〜Ｗ３が反転されてＨレベルの信号ＷＢ１〜ＷＢ３が出力される。その結果、信号線Ｓ０には、Ｌレベルの信号ＷＢ０が供給される。その一方、信号線Ｓ１〜Ｓ３には、それぞれ、Ｈレベルの信号ＷＢ１〜ＷＢ３が供給される。

これにより、図１に示したワード線制御回路１０では、以下のような動作が行われる。すなわち、まず、選択ワード線ＷＬを含むワード線グループＧ０において、選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路１１ａの一方の入力端子には、信号線Ｓ００を介してＨレベルの信号Ｗ０が入力されるとともに、他方の入力端子には、カラムデコーダ２からのＨレベルの信号が反転されることにより生成されたＬレベルの信号が入力される。これにより、選択ワード線ＷＬを含むワード線グループＧ０において、選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路１１ａの出力端子からＨレベルの信号が出力されるので、選択ワード線ＷＬの電位がＨレベルとなる。

また、選択ワード線ＷＬを含むワード線グループＧ０において、非選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路１１ａの一方の入力端子には、信号線Ｓ００を介してＨレベルの信号Ｗ０が入力されるとともに、他方の入力端子には、カラムデコーダ２からのＬレベルの信号が反転されることにより生成されたＨレベルの信号が入力される。これにより、選択ワード線ＷＬを含むワード線グループＧ０において、非選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路１１ａの出力端子からＬレベルの信号が出力されるので、非選択ワード線ＷＬの電位がＬレベルとなる。

また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３において、非選択ワード線ＷＬに対応する２入力ＮＡＮＤ回路１１ｂ〜１１ｄの一方の入力端子には、それぞれ、信号線Ｓ１１〜Ｓ３３を介してＬレベルの信号Ｗ１〜Ｗ３が入力されるとともに、他方の入力端子には、カラムデコーダ２からのＬレベルの信号が反転されることにより生成されたＨレベルの信号が入力される。これにより、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３において、非選択ワード線ＷＬが接続された２入力ＮＡＮＤ回路１１ｂ〜１１ｄの出力端子からＨレベルの信号が出力されるので、非選択ワード線ＷＬの電位がＨレベルとなる。

上記のようにワード線ＷＬの電位を制御することによって、選択ワード線ＷＬを含むワード線グループＧ０では、選択ワード線ＷＬに対応する選択トランジスタ７（ｎチャネルトランジスタ７ａおよび７ｂ）のゲート電極の電位がＨレベルになることにより、選択トランジスタ７がオン状態となる。また、選択ワード線ＷＬを含むワード線グループＧ０では、非選択ワード線ＷＬに対応する選択トランジスタ７のゲート電極の電位がＬレベルになることにより、選択トランジスタ７がオフ状態となる。また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３では、非選択ワード線ＷＬに対応する選択トランジスタ７のゲート電極の電位がＨレベルになることにより、選択トランジスタ７がオン状態となる。

これにより、選択ワード線ＷＬを含むワード線グループＧ０に対応するメモリセル９では、選択ワード線ＷＬに対応するダイオード８のカソードがオン状態の選択トランジスタ７を介して信号線Ｓ０に接続されるとともに、その信号線Ｓ０にＬレベルの信号ＷＢ０が供給されることから、ダイオード８のカソードの電位がＬレベルに固定される。また、選択ワード線ＷＬを含むワード線グループＧ０に対応するメモリセル９では、非選択ワード線ＷＬに対応するダイオード８のカソードがオフ状態の選択トランジスタ７を介して信号線Ｓ０に接続されることから、ダイオード８のカソードがフローティング状態となる。また、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応するメモリセル９では、非選択ワード線ＷＬに対応するダイオード８のカソードがオン状態の選択トランジスタ７を介して信号線Ｓ１〜Ｓ３に接続されるとともに、その信号線Ｓ１〜Ｓ３にＨレベルの信号ＷＢ１〜ＷＢ３が供給されることから、ダイオード８のカソードの電位がＨレベルに固定される。

また、アドレスデータが入力されたカラムデコーダ３では、アドレスデータに基づいて所定のビット線ＢＬ（以下、選択ビット線ＢＬという）が選択されるとともに、その選択ビット線ＢＬがセンスアンプ４に電気的に接続される。この際、選択メモリセル９に含まれるダイオード８のアノードが選択ビット線ＢＬに接続されていないので、センスアンプ４にＬレベルの電位が伝達されない。この場合には、センスアンプ４内に設けられた負荷回路（図示せず）によって、選択ビット線ＢＬの電位がＨレベルに上昇される。これにより、センスアンプ４では、選択ビット線ＢＬの電位を判別して増幅した後、選択ビット線ＢＬのＨレベルの電位とは逆極性のＬレベルの信号を出力する。その結果、出力回路５は、センスアンプ４からＬレベルの信号を受けることにより、Ｌレベルの信号を外部に出力する。

なお、選択メモリセル９に含まれるダイオード８のアノードが選択ビット線ＢＬに接続されている場合には、ダイオード８を介して選択ビット線ＢＬの電位がＬレベルに低下されるとともに、その選択ビット線ＢＬのＬレベルの電位がセンスアンプ４に伝達される。この後、センスアンプ４では、選択ビット線ＢＬの電位を判別して増幅した後、選択ビット線ＢＬのＬレベルの電位とは逆極性のＨレベルの信号を出力する。その結果、出力回路５は、センスアンプ４からＨレベルの信号を受けることにより、Ｈレベルの信号を外部に出力する。

ここで、データの読み出し時に、選択ビット線ＢＬおよび非選択ワード線ＷＬにつながる非選択のメモリセル９のダイオード８のカソードの電位が低い場合には、選択ビット線ＢＬと非選択のメモリセル９のダイオード８のカソードとの間に電流が流れることに起因して、選択ワード線ＷＬと選択ビット線ＢＬとの間に配置されてアノードが選択ビット線ＢＬに接続されていない選択メモリセル９に電流が流れたと誤った判断がなされる。この対策として、データの読み出し前において、選択ビット線ＢＬと非選択ワード線ＷＬとにつながる非選択のメモリセル９に含まれるダイオード８のカソードの電位をＨレベルにチャージするプリチャージ動作を行う必要がある。この場合、上記したように、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応するメモリセル９では、ダイオード８のカソードの電位がＨレベルに固定されるので、ダイオード８のカソードの電位をＨレベルにチャージする必要がない。したがって、本実施形態では、選択ワード線ＷＬを含むワード線グループＧ０に対応するメモリセル９のうちの非選択ワード線ＷＬと選択ビット線ＢＬとに接続される非選択のメモリセル９についてのみ、ダイオード８のカソードの電位をＨレベルにチャージすればよい。

本実施形態では、上記のように、所定数のワード線ＷＬをそれぞれ含む４つのワード線グループＧ０〜Ｇ３の各々に、選択トランジスタ７のソース領域に接続される信号線Ｓ０〜Ｓ３を所定数ずつ配置することによって、アノードが選択ビット線ＢＬに接続されていないダイオード８を含む選択メモリセル９のデータを読み出す際に、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択のメモリセル９において、対応する選択トランジスタ７をオン状態に変化させ、かつ、その選択トランジスタ７のソース領域に接続された信号線Ｓ１〜Ｓ３にＨレベルの信号ＷＢ１〜ＷＢ３を供給することにより、その選択トランジスタ７のドレイン領域に接続されたダイオード８のカソードの電位をＨレベルに固定することができる。これにより、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択のメモリセル９において、ダイオード８のアノードが選択ビット線ＢＬに接続されていたとしても、そのダイオード８のカソードの電位がＨレベルから低下するのを抑制することができるので、非選択のメモリセル９のカソードの電位の低下に起因して選択ビット線ＢＬの電位が低下するという不都合が発生するのを抑制することができる。その結果、アノードが選択ビット線ＢＬに接続されていないダイオード８を含む選択メモリセル９のデータを読み出す際に、選択ビット線ＢＬの電位の低下に起因して、誤ったデータが出力されるという不都合が発生するのを抑制することができる。

また、データの読み出し前に、選択ビット線ＢＬの電位（ダイオード８のカソードの電位）をＨレベルにチャージするプリチャージ動作を行う場合には、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択のメモリセル９では、ダイオード８のカソードの電位がＨレベルに固定されるので、そのダイオード８のカソードの電位をＨレベルにチャージする必要がない。したがって、選択ワード線ＷＬを含むワード線グループＧ０に対応するメモリセル９のうちの非選択のメモリセル９についてのみ、ダイオード８のカソードの電位をＨレベルにチャージすればよいので、プリチャージ動作が行われる期間を短くすることができる。その結果、読み出し動作およびプリチャージ動作を含む１サイクルの期間を短くすることができるので、ダイオードＲＯＭを高速で動作させることができる。

また、本実施形態では、上記のように、データの読み出し時に、選択ワード線ＷＬを含むワード線グループＧ０に対応する信号線Ｓ０に、Ｌレベルの信号ＷＢ０を供給し、かつ、選択ワード線ＷＬに接続された選択トランジスタ７をオン状態に変化させることによって、その選択トランジスタ７のドレイン領域に接続されたダイオード８のカソードの電位をＨレベルからＬレベルに低下させることができる。これにより、アノードが選択ビット線ＢＬに接続されていないダイオード８を含む選択メモリセル９のデータを読み出す場合には、選択ビット線ＢＬの電位がＨレベルに保持される一方、アノードが選択ビット線ＢＬに接続されているダイオード８を含む選択されたメモリセル９のデータを読み出す場合には、選択ビット線ＢＬの電位をＬレベルに低下させることができる。その結果、選択ビット線ＢＬの電位に基づいたデータの判別を容易に行うことができる。

また、本実施形態では、上記のように、ワード線ＷＬの電位を制御するためのワード線制御回路１０に、４つのワード線グループＧ０〜Ｇ３の各々に対応する４つの信号線Ｓ００〜Ｓ３３を配置するとともに、データの読み出し時に、信号線Ｓ００〜Ｓ３３の各々に供給される信号Ｗ０〜Ｗ３の電位に基づいて、対応するワード線ＷＬが制御されるように構成することによって、信号Ｗ０〜Ｗ３の電位をワード線グループＧ０〜Ｇ３毎に制御することにより、容易に、データの読み出し時に、選択ワード線ＷＬを含まないワード線グループＧ１〜Ｇ３に対応する非選択ワード線ＷＬの電位を、その非選択ワード線ＷＬに接続された選択トランジスタ７がオン状態になるような電位にすることができるとともに、選択ワード線ＷＬを含むワード線グループＧ０に対応する選択ワード線ＷＬの電位を、その選択ワード線ＷＬに接続された選択トランジスタ７がオン状態になるような電位にすることができる。

また、本実施形態では、上記のように、信号線Ｓ０〜Ｓ３（Ｓ００〜Ｓ３３）に供給される信号ＷＢ０〜ＷＢ３（Ｗ０〜Ｗ３）を、選択ワード線ＷＬに対応するアドレスデータに基づいて生成することによって、複数のワード線ＷＬが４つのワード線グループＧ０〜Ｇ３に分けられている場合には、選択ワード線ＷＬに対応するアドレスの下２桁のビットに基づいて信号ＷＢ０〜ＷＢ３（Ｗ０〜Ｗ３）を生成することにより、容易に、４つのワード線グループＧ０〜Ｇ３毎に、信号線Ｓ０〜Ｓ３（Ｓ００〜Ｓ３３）に供給される信号ＷＢ０〜ＷＢ３（Ｗ０〜Ｗ３）の電位を制御することができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、クロスポイント型のダイオードＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のダイオードＲＯＭ以外の選択トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードを含むメモリセルを備えたメモリにも広く適用可能である。

また、上記実施形態では、選択ワード線ＷＬに対応するアドレスの下２桁のビット（下位ビット）に基づいて、信号線Ｓ０〜Ｓ３（Ｓ００〜Ｓ３３）に供給される信号ＷＢ０〜ＷＢ３（Ｗ０〜Ｗ３）を生成したが、本発明はこれに限らず、選択ワード線ＷＬに対応するアドレスの上位ビットに基づいて、信号線Ｓ０〜Ｓ３（Ｓ００〜Ｓ３３）に供給される信号ＷＢ０〜ＷＢ３（Ｗ０〜Ｗ３）を生成してもよい。

また、上記実施形態では、各ワード線に対応するアドレスの下２桁のビットに基づいて、複数のワード線を４つのワード線グループに分類したが、本発明はこれに限らず、各ワード線に対応するアドレスの複数桁のビットのうちの３つ以上のビットに基づいて、複数のワード線を４つよりも多い数のワード線グループに分類してもよい。

本発明の一実施形態によるクロスポイント型のダイオードＲＯＭの構成を示した回路図である。 図１に示した一実施形態によるクロスポイント型のダイオードＲＯＭに含まれる信号線制御回路の構成を示した回路図である。 従来のクロスポイント型のダイオードＲＯＭの構成を示した回路図である。

符号の説明

７ 選択トランジスタ
８ ダイオード
９ メモリセル
１０ ワード線制御回路
１２ 信号線制御回路
Ｇ０、Ｇ１、Ｇ２、Ｇ３ ワード線グループ
Ｓ０、Ｓ１、Ｓ２、Ｓ３ 信号線（第１信号線）
Ｓ００、Ｓ１１、Ｓ２２、Ｓ３３ 信号線（第２信号線）
ＷＬ ワード線

Claims (3)

1. 所定数のワード線をそれぞれ含む複数のワード線グループと、
   前記ワード線にゲート電極が接続された選択トランジスタと、
   前記選択トランジスタのソース／ドレイン領域の一方にカソードが接続されたダイオードを含むメモリセルと、
   前記ワード線グループ毎に少なくとも１つずつ配置され、前記選択トランジスタのソース／ドレイン領域の他方に接続されるとともに、前記ワード線グループ毎に電位が制御される第１信号が供給される第１信号線とを備え、
   データの読み出し時に、選択された前記ワード線を含まない前記ワード線グループに対応する前記第１信号線には、前記ダイオードのカソードを第１電位に固定するための前記第１信号が供給され、
   データの読み出し時に、前記選択されたワード線を含む前記ワード線グループに対応する前記第１信号線には、前記ダイオードのカソードを第２電位に固定するための前記第１信号が供給され、
   前記選択されたワード線を含まない前記ワード線グループにおいて、データの読み出し時に、非選択の前記ワード線の電位は、前記選択トランジスタがオン状態になるように制御され、
   前記選択されたワード線を含む前記ワード線グループにおいて、データの読み出し時に、前記選択されたワード線の電位は、前記選択トランジスタがオン状態になるように制御されるとともに、非選択の前記ワード線の電位は、前記選択トランジスタがオフ状態になるように制御される、メモリ。
2. 前記ワード線の電位を制御するためのワード線制御回路をさらに備え、
   前記ワード線制御回路は、前記ワード線グループ毎に１つずつ配置された第２信号線を含み、
   データの読み出し時に、前記ワード線の電位は、前記第２信号線に供給される第２信号の電位に基づいて制御される、請求項１に記載のメモリ。
3. 前記第１信号線に供給される前記第１信号の電位および前記第２信号線に供給される前記第２信号の電位を制御するための信号線制御回路をさらに備え、
   前記信号線制御回路には、前記選択されたワード線に対応するアドレスデータが入力され、
   前記第１信号および前記第２信号は、前記選択されたワード線に対応するアドレスデータに基づいて生成される、請求項２に記載のメモリ。

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