JPS62293597A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は半導体記憶装置、特にＲＯＭ（ＩＪ−ドオンリ
ーメモリ）等の情報読み出しに関し、高密度に構成され
た記憶部の微少な信号を高密度に、且つ高速度に読み出
すだめの新規な手段を提供するものである。

従来の技術 従来、ＲＯＭは、記憶素子としてＭＯＳトランジスタを
用いる例が多く、フード線でゲートを選択し、ドレイン
をビット線に接続し、ソースが接地された接続で構成さ
れている。ビット線は、記憶用トランジスタが無い場合
、ハイレベルになるように、トランジスタ等によるプル
アップ回路か、プリチャージ回路が設けられている。Ｒ
ＯＭを読み出す場合、ワード線がハイレベル（以下”Ｈ
″で表現する）になり、記憶用トランジスタによって、
ビット線が引下げられる。十分ビット線のレベルが引下
げられて、”Ｌ″（ローレベル）になると、センス回路
によって、情報が読み出される。

発明が解決しようとする問題点 したがって、従来の例では、ワード線に信号を印加して
から、ビット線が十分゛Ｌ″になるまでの時間が必要で
あり、応答速度がそれによって制限されていた。又、従
来ではビット線の電圧を直接センス回路で検出していた
ため、センス回路のスイッチングレベルを、ビット線や
センス回路に外部から生ずるノイズより十分大きな値に
しておく必要があった。

本発明は、このような問題を除去するもので、微少な電
位差で高速の検出を可能とすることを目的とする。

問題点を解決するための手段 本発明は、対になるビット線を用い、対になる一方のビ
ット線のみに記憶用ＭＯＳトランジスタのドレインを接
続し、このトランジスタのゲートをワード線に、ソース
を接地し、前記トランジスタの有無が指定されたデータ
となシ、一対のビット線間の電位差をセンス回路にて検
出するものである。更に本発明は、ビット線の一方を記
憶トランジスタの有無に対応させ、他の一方を参照トラ
ンジスタに接続するものである。

作　　用 本発明によれば、微少な電位差で、安定に高速の検出が
できる手段を与えるものである。更に、ワード線の動作
を、ビット線対に必要な電位差を生じさせる最小限度の
時間のみにして、残シの時間を、ビット線対を等電位に
することに寄与させて、より微少な電位差で、安定に検
出ができるようにする。

実施例 第１図に、本発明の１実施例を示す。２はアドレス入力
である。アドレス回路３からの出力６゜６がＡＴＤ回路
（アドレス・トランジション・デテクタ回路）４に入力
されアドレス入力の変化に応じた出力８，９を、ワード
駆動回路７及びビット線１４．１５をプリチャージする
ためのプリチャージ回路１０に送シ出す。１２．１３は
ＭＯＳトランジスタであり、ドレインがビット線にゲー
トがワード線に、ソースが接地されている。ビット線１
４．１５は一対として構成されほぼ平行に配置され一対
のビット線としてセンス回路１６への入力となる。１７
はセンス回路１６の出力を示す。

第２図に、第１図の回路の各部動作を説明するだめのタ
イミング図を示し、以下それに設って説明する。第２図
の番号は第１図の各部に対応する波形を示す。アドレス
人力２が変化するたびに、プリチャージパルス９を発生
させる。フード線は、アドレス入力が変化している時だ
け出力しないように、８のようなパルスの期間に、ワー
ドが駆動されるようにし、あるワード線１１−ａが第２
図の波形で駆動される。ビット線対１４．１５は、プリ
チャージパルス９で高電圧にプリチャージされ、同電位
となっている。ワード線１１−ａが駆動され、ビット線
１４はソースを接地した記憶用トランジスタ１２によっ
て電位が下げられる。一方ビット線１６はプリチャージ
された状態に留まっている。したがって、ビット線対１
４．１５間に電位差を生じ、高感度のセンス回路１７を
用いて、読み出した第２図の出力１７を得る。

第３図ｄのように読み出すデータが“Ｏ″のとき例えば
ビット線１４には記憶用トランジスタ１２を接続しくＴ
ｒ；有）、ビット線１６にはトランジスタを、接続しな
い（Ｔｒ：無）。データが“１　″のときはビット線１
５のみに記憶用トランジスタ１３を接続し、それぞれビ
ット線１４．１５にＴｒ；無。

Ｔｒ；有を対応させれば良い。

又、第３図すのように参照用トランジスタ（ＲｅｆＴｒ
）２０．２１として、記憶用トランジスタのゲート巾の
約％の大きさのものを用い、データ”０″に対応して、
ビット線１４にＴｒ　（記憶用トランジスタ１２）；有
、ビット線１５にＲｅｆＴｒ２０の接続を行ない、デー
タ“１　″に対応して、ビット線１４にＴｒ；無、ビッ
ト線１６にＲｅｆＴｒ　２１の接続を行なっても良い。

この場合ビット線１５は、全てのワードに、参照用トラ
ンジスタを接続し、ビット線１４以外のビット線とも対
にして用いるようにしても良い。

次に、第４図に第２の実施例を示す。第１図の例と大き
く異なるのは、センス回路３ｅへの制御信号３８とラッ
チ回路４０及びラッチ回路への制御信号３９が設けられ
ている点である。第４図の動作を第６図のタイミング図
を用いて説明する。

アドレス人力２２が変化すると、それによって、ワード
線を駆動するパルス２８を作り、ワード線３１−ａは図
のように駆動される。ビット線のプリチャージは、パル
ス２９で制御され、ワード線駆動パルス２８が終ればそ
れに続いて、プリチャージを行なう。すなわち、次のア
ドレスが変化する前にプリチャージを行なう。ワード線
の駆動により、ビット線３４．３５に電位差を生じ、セ
ンス回路３６への制御信号３８によってセンス回路の出
力３７が得られる。制御信号３９により、出力３７がラ
ッチされ、ランチ回路の出力４１が得られる。

発明の効果 以上述べたように、本発明によれば、ビット線の電位が
、微少な変化をした時点がセンス回路を動作させ、それ
だけ速い読み出し動作を行なわせることができる。又、
ビット線の電位変化の絶対値が小さくて読み出しできる
ので、ビット線の充放電による消費電力を大巾に減少で
きる。更に本発明によれば、対にするビット線がほぼ平
行に半導体チップ上にレイアウトされるので、半導体内
部で生ずる信号ノイズの中で、差動成分のみが影響する
だけなので特に微少信号での差動のセンス回路による検
出が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体記憶装置を示す概略
構成図、第２図は同装置の動作を説明するタイミング図
、第３図は同装置のピット線対への記憶用トランジスタ
の接続方法を示す回路図、第４図は本発明の第２の実施
例装置を示す概略構成図、第５図は同装置の動作を説明
するタイミング図である。 ３・・・・・・アドレス回路、７・・・・・・ワード駆
動回路、１０・・・・・・プリチャージ回路、１１・・
・・・・ワード線、１２．１３・・・・・・記憶用ＭＯ
Ｓトランジスタ、１４゜１５・・・・・・ビット線、１
６・・・・・・センス回路、２０゜２１・・・・・・参
照用ＭＯＳトランジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第　２　図 時間も 第３図 αυ　　　　　　（ｂ） 第４図

Claims (1)

1. 【特許請求の範囲】 （１）ワード線とビット線が交差するように配置され、
   一対のビット線の一方にドレインを、ワード線にゲート
   を、ソースを接地した記憶用ＭＯＳトランジスタを接続
   しており、前記一対のビット線間の電位差を検出するセ
   ンス回路を含んでなる半導体記憶装置。 （２）ワード線が、アドレスの変化に応じて一定時間の
   み活性化され、それに引続いて前記一対のビット線がほ
   ぼ同じ電位に初期化される手段を持つ特許請求の範囲第
   １項記載の半導体記憶装置。（３）センス回路の出力を
   ラッチする手段を持つ特許請求の範囲第１項記載の半導
   体記憶装置。（４）ワード線とビット線が交差するよう
   に配置され、第１のビット線にドレインを、ワード線に
   ゲートを、ソースを接地した記憶用ＭＯＳトランジスタ
   の有無と、前記第１のビット線と対になる第２のビット
   線にドレインを、ワード線にゲートを、ソースを接地し
   た参照用ＭＯＳトランジスタと、前記第１と第２のビッ
   ト線間の電位差を検出するセンス回路を含んでなる半導
   体記憶装置。 （５）ワード線がアドレスの変化に応じて、一定時間の
   み活性化され、それに引続いて、一対のビット線がほぼ
   同じ電位に初期化される手段を持つ特許請求の範囲第４
   項記載の半導体装置。 （６）センス回路の出力をラッチする手段を持つ特許請
   求の範囲第５項記載の半導体記憶装置。