KR880011813A - 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트방법 - Google Patents

기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트방법 Download PDF

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Abstract

내용없음

Description

기억셀을 테스트하기 위한 회로배열 및 사익 회로배열을 사용한 테스트방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로배열을 예시한 간략한 블록, 회로 다이아그램
제2도는 제1도에 도시된 회로에 사용하기 위한 판별기회로의 바람직한 회로 다이아그램

Claims (12)

  1. 내부비트라인을 실질적으로 동일한 2개의 이분비트라인으로 나누고 한쌍의 외부비트라인을 포함하는 평가기회로가 각 내부비트라인에 할당되고, 제1의 외부비트라인은 각 내부비트라인의 제1의 이분비트라인에 연결되고 제2의 외부비트라인은 각 내부 비트라인의 제2의 이분비트라인에 연결되며, 상기 연결은 전달트랜지스터를 통해 실행되고, 그리고 이 전달태른지스터의 게이트는 각각의 내부비트라인에 할당된 비트라인 디코우더에 연결되는, 워드라인 및 비트라인을 통해 구동될 수 있는 블록을 형성하는 집적된 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열에 있어서 상기 한쌍의 외부비트라인은 프리차지장치에 연결되고 그리고 테스트동작중 고장의 발생을 표시하는 고장신호를 출력으로 발하는 판별기회로에 연결되며, 테스트동작중 프리차지장치는 2개의 상보인 논리레벨로 한쌍의 외부비트라인을 프리차지하기 위해 이용되고, 테스트동작중 블록의 기억셀로부터 데이터를 독출하기위해 모든 전달트랜지스터의 게이트는 전달전위를 갖는 것을 특징으로 하는 집적된 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  2. 제1항에 있어서, 상기 전달전위는 전체 회로배열의 공급전위와 같은 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  3. 제1항에 있어서, 상기 전달전위의 값이 전체 회로배열의 기준전위와 공급전위의 차의 절반에 해당하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  4. 전기 한 항중 어느 항에 있어서, 프리차지장치는 프리차지 트랜지스터를 통해 각각 한쌍의 외부비트라인에 연결되는 2개의 상보출력을 갖는 하나의 RS 플립플롭회로를 포함하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  5. 전기 한 항중 어느항에 있어서, 상기 판별기회로는 그 출력이 2개의 외부비트라인 사이에서 전환될 수 있는 CMOS 인버터회로인 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  6. 제5항에 있어서, CMOS 인버터회로의 P 채널트랜지스터의 채널폭은 채널길이는 동일하다고 가정하면 n 채널트랜지스터의 채널폭의 10 내지 20배인 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  7. 전기한 항중 어느 항에 있어서, 상기 판별기 회로는 한쌍의 외부비트라인으로부터 전기적으로 분리될 수 있는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  8. 도면을 참고로 설명된 바와같은 실질적으로 기억셀들을 테스트하기 위한 회로배열.
  9. 기억셀은 워드라인 및 내부비트라인을 통해 구동되는 매트릭스의 형태로 배열되고, 상기 내부비트라인은 각각 평가기회로를 통해 대략 동일한 2개의 이분비트라인으로 나누어질 수 있고, 각 내부비트라인의 제1의 이분비트라인은 제1의 전달트랜지스터를 통해 한쌍의 외부비트라인의 제1의 외부비트라인에 연결되고, 각 내부비트라인의 제2의 이분비트라인은 제2의 전달트랜지스터를 통해 한쌍의 외부비트라인에 제2의 외부비트라인에 연결되는, 집적된 반도체 기억장치의 한 블록에서의 기억셀을 테스트하는 방법에 있어서 테스트는 고장의 발생시 판별기회로의 출력에 신호를 만들기 위해 활성화되는 워드라인에 연결된 몇 개의 또는 전체 기억셀에 대해 2개의 비트라인을 통해 동시에 실행되는 것을 특징으로 하는 집적된 반도체 기억장치의 기억셀을 테스트하는 방법.
  10. 제9항에 있어서, 상기 테스트에는 테스트 동작동안 기억셀로부터 데이터를 독출하기 이전에 2개의 외부비트라인을 상보논리레벨, 특히 회로배열의 공급전위 및 기준전위로 차지하는 것이 포함되는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하는 방법.
  11. 제9항 또는 제10항에 있어서, 상기 테스트에는 2개의 외부비트라인 중 높은 레벨, 바람직하게는 공급전위로 프리차지되었던 것이 적어도 전달트랜지스터의 임계전압을 뺀 전달전위의 크기에 해당하는 값의 레벨로 떨어질 때 고장신호가 세트되는 것이 포함되는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하는 방법.
  12. 도면을 참고로 기술된 바와 같은 실질적으로 기억셀을 테스트하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880002745A 1987-03-16 1988-03-16 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법 KR950006964B1 (ko)

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