KR950006964B1 - 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법 - Google Patents

기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법 Download PDF

Info

Publication number
KR950006964B1
KR950006964B1 KR1019880002745A KR880002745A KR950006964B1 KR 950006964 B1 KR950006964 B1 KR 950006964B1 KR 1019880002745 A KR1019880002745 A KR 1019880002745A KR 880002745 A KR880002745 A KR 880002745A KR 950006964 B1 KR950006964 B1 KR 950006964B1
Authority
KR
South Korea
Prior art keywords
bit line
circuit
external
bit lines
memory cell
Prior art date
Application number
KR1019880002745A
Other languages
English (en)
Other versions
KR880011813A (ko
Inventor
호프만 쿠르트
오베를레 한스-디이터
클라우스 라인너
코바리크 오스카
Original Assignee
지멘스 악티엔게젤샤프트
드로스트, 후흐스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지멘스 악티엔게젤샤프트, 드로스트, 후흐스 filed Critical 지멘스 악티엔게젤샤프트
Publication of KR880011813A publication Critical patent/KR880011813A/ko
Application granted granted Critical
Publication of KR950006964B1 publication Critical patent/KR950006964B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
    • H03K19/1736—Controllable logic circuits by wiring, e.g. uncommitted logic arrays in which the wiring can be modified
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

내용 없음.

Description

기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법
제1도는 본 발명에 따른 회로배열을 예시한 간략한 블록, 회로 다이아그램.
제2도는 제1도에 도시된 회로에 사용하기 위한 판별기회로의 바람직한 회로 다이아그램.
* 도면의 주요부분에 대한 부호의 설명
BWS : 평가기회로 SZ : 기억셀
Figure kpo00001
: 내부비트라인 WL : 워드라인
TT : 전달(분리)트랜지스터 PC : 프리차지장치
FF : RS 플립플롭 DEC : 비트라인 디코우더
XB,
Figure kpo00002
: 외부비트라인 MUX : 멀티플렉스
DISC : 판별기회로 CL : 클록신호
FS : 고장신호 Tpot : 전달전위
본 발명은 집적된 반도체 기억장치의 매트릭스형 기억셀을 테스트하기 위한 회로배열과 이 회로배열을 이용한 기억셀 테스트 방법에 관한 것이다.
최근에, 반도체 기억장치에 포함되는 기억셀의 증가는 반도체 기억장치를 테스트하는데 필요로되는 시간을 매우 증가시켰다. 예컨대, 4kB의 기억용량을 갖는 DRAM은 테스트 시간이(사용되는 테스트 패턴의 형태와 수 및 기타의 테스트 조건에 의해서) 3 내지 20초 정도밖에 걸리지 않는 반면에 최근의 1MB DRAM은 20분 정도의 테스트 시간을 요한다.
테스트 시간을 짧게하기 위한 여러가지 방법이 제안되었다 : 예컨대, EPA 0 186 040에서는 반도체 기억장치를 내부적으로 다수의 동일한 블록으로 나누고 이 블록을 서로에 대해 병렬로 테스트하는 것이 제안되었다. 실제로 이 방법은 테스트 시간을 약 1/4 또는 1/8정도로 감소시켰다.
미합중국 특허 4 055 754에는 하나의 완전한 워드라인의 모든 기억셀을 동시에 병렬로 테스트하기 위해 반도체 기억장치내에 특정분석회로를 사용하는 것이 제안되어 있다. 이 해결책은 테스트 시간은 많이 감소시키지만 분석회로가 적어도 3개의 논리게이트로 이루어질 것을 요구하며, 이 논리게이트의 2개는 존재하는 워드라인의 수와 동일한 입력수를 요구한다는 점에서 유리하지 못하다. 이 해결책에 대한 실시예는 회로를 최소로하려는 일반적인 추세에 역행하는 매우 큰 부가적인 서비스 영역을 요한다.
그러므로, 본 발명의 목적은 기억셀을 테스트하는데 있으서 매우 짧은시간 소비와 최소의 부가적인 표면영역을 요하게 하는 회로배열을 제공하는데 있다. 본 발명의 또 다른 목적은 기억셀을 테스트하는 방법을 제공하는데 있다. 가능한 모든 테스트 패턴이 테스트될 수 있는 것은 아니다. 또한, 가능한 모든 고장 및 고장의 형태가 인식될 수 있는 것은 아니다. 이것은 생산과정의 맨 마지막에 실행될 수 있는 세부적인 점검을 위한 것이다. 대조를 위해, 본 발명에 의한 짧은 테스트 절차는 전체고장의 가능한 빠른인식, 따라서 비용의 감소를 위한 제조시의 테스트 또는 짧은 “수입점검(incoming inspection)” 테스트로서 제공된다.
본 발명의 한 양상에 따르면, 각 내부비트라인에는 이 내부비트라인을 실질적으로 동일한 2개의 이분비트라인으로 나누고 한쌍의 외부비트라인을 포함하는 평가기회로가 할당되고, 제1의 외부비트라인은 각 내부비트라인의 제1의 이분비트라인에 연결되고 제2의 외부비트라인은 각 내부비트라인의 제2의 이분비트라인에 연결되고, 상기 연결은 전달트랜지스터를 통해 실행되고, 이 전달트랜지스터의 게이트는 각각 각각의 내부비트라인에 할당된 비트라인 디코우더에 연결되는, 워드라인 및 내부비트라인을 통해 구동될 수 있는 블록을 형성하는 집적된 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열에 있어서 상기 한쌍의 외부비트라인은 프리차지장치에 연결되고 테스트동작중 고장의 발생을 표시하는 고장신호를 출력으로 발하는 판별기회로에 연결되고, 테스트동작중 프리차지장치는 2개의 상보인 논리레벨로 한쌍의 외부비트라인을 프리차지하기위해 이용되고, 테스트동작중 블록의 기억셀로부터 데이타를 독출하기위해 모든 전달트랜지스터의 게이트는 전달전위(transfer potential)를 갖는다.
본 발명의 또 다른 양상에 따르면, 기억셀은 워드라인 및 내부비트라인을 통해 구동되는 매트릭스의 형태로 배열되고, 상기 내부비트라인은 각각 평가기회로를 통해 2개의 대략 동일한 이분비트라인으로 나누어질 수 있고, 각 내부비트라인의 제1의 이분비트라인은 제1의 전달트랜지스터를 통해 한쌍의 외부비트라인의 제1의 외부비트라인에 연결되고, 각 내부비트라인의 제2의 이분비트라인은 은 제2의 전달트랜지스터를 통해 한쌍의 외부비트라인의 제2의 외부비트라인에 연결되는, 집적된 반도체 기억장치의 한 블록에서의 기억셀을 테스트하는 방법에 있어서 테스트는 고장의 발생시 판별기회로의 출력에 신호를 만들기위해 활성화되는 워드라인에 연결되는 몇개의 또는 전체 기억셀에 대해 2개의 외부비트라인을 통해 동시에 실행된다.
본 발명은 도면을 참조로 좀더 자세히 설명될 것이다.
제1도에서, 블록 B는 반도체 기억장치를 형성하는 기억셀 SZ을 포함한다. 반도체 기억장치는 하나이상의 블록 B를 포함할 수도 있다. 이것은 선행기술에 따라 구성되고 명료함을 위해 블록내부의 세부적인 것도 도시하지 않았다. 기억셀 SZ은 매트릭스형태로 배열되고, 내부비트라인 및 워드라인 WLi, WLiD+1, 일반적으로 WL을 통해서 어드레스될 수 있다. 일반적으로 공지된 바와 같이, 각 내부비트라인에는 평가기회로 BWS가 할당된다.
각 평가기회로는 각 평가기회로의 내부비트라인을 실질적으로 동일한 2개의 이분비트라인 BL 및
Figure kpo00003
로 나눈다. 일반적으로, 대칭성 때문에 이 2개의 이분비트라인은 평가기회로 BWS의 기능과 관련해 기술적으로 가능한 범위까지 정확하게 동일하다.
당업자는 비트라인 및 평가기회로 BWS의 배열에 대한 2개의 다른 개념을 잘 알고 있을 것이다. 초기, 소위 오픈(open)비트라인 개념의 경우에는 2개의 이분비트라인이 평가기회로 BWS의 양쪽에 하나씩 배열된다. 따라서, 평가기회로 BWS는 블록 B의 기억셀 왼쪽과 오른쪽으로 반씩 나눈다. 최근의, 폴디드(folded) 비트라인 개념으로 불리워지는 비트라인 개념의 경우에는 2개의 여분 비트라인이 평가기회로 BWS의 한쪽에 배열된다. 따라서, 이 폴디드 비트라인 개념의 경우에 평가기회로 BWS는 셀배열의 가장자리에 위치된다. 본 발명은 상기 2개의 개념에 관련해 실행될 수 있다.
평가기회로 및 기억셀은 공지되어 있다. 당업자에게 공지된 평가기회로는 2개의 트랜지스터를 포함하는데, 이 2개의 트랜지스터는 그 게이트가 교차결합되어 있고, 일반적으로 스위치될 수 있거나 또는 제어기능한 시간특성을 갖는 전위로 된 공통단자를 갖는다.
마찬가지로 기억셀 또한 선행기술장치이다. 반도체 기억장치로서 DRAM을 사용할 경우, 기억셀은 일반적으로 1개의 트랜지스터 기억셀로 이루어진다. 또한 본 발명은 근본적인 수정없이 정적기억장치(SRAM) 및 EPROM 및 EEPROM과 같은 프로그램가능한 기억장치에 응용될 수 있다. 본 발명의 예에서는 DRAM의 하나의 트랜지스터 기억셀을 도시했다. 소위 모조(dummy)셀이 기억장치 개념에 제공되어 있는지 또는 평가기회로가 소위 중간레벨 개념에 따라 동작하는지의 여부는 본 발명의 응용과 무관하다.
본 발명에 따른 회로배열은 각 블록 B와 관련해 한쌍의 외부비트라인 XB 및
Figure kpo00004
를 더 포함한다. 외부비트라인은 프리차지장치 PC에 연결된다. 프리차지장치 PC는 외부비트라인 XB 및
Figure kpo00005
를 2개의 상보논리레벨, 특히 반도체 기억장치의 공급전위 VCC 및 기준전위 VSS로 프리차지하기위해 이용된다. 이것은 다음에 설명될 것이다. 한쌍의 외부비트라인 XB 및
Figure kpo00006
는 통상의 방법으로 외부평가회로 BWSext에 연결되고, 부가적으로 판별기회로 DISC에 연결된다. 이 판별기회로의 출력은 고장신호 FS에 의해 테스트동작동안 고장의 발생을 표시하기위해 이용된다.
각 내부비트라인의 제1의 이분비트라인 BL은 분리트랜지스터 TT을 통해 제1의 외부비트라인 XB에 연결된다. 마찬가지로, 각 내부비트라인의 제2의 이분비트라인
Figure kpo00007
은 분리트랜지스터 TT를 통해 제2의 외부비트라인
Figure kpo00008
에 연결된다. 따라서, 하나의 비트라인의 2개의 분리트랜지스터 TT는 한쌍의 분리트랜지스터를 형성한다. 각 분리트랜지스터 TT의 게이트는 유리하게 한쌍의 CMOS 스위칭 트랜지스터의 n채널 트랜지스터를 통해 각 내부비트라인에 해당하는 비트라인 디코우더 “DEC”에 연결된다. 또한, 이 게이트는 본 발명에 따라 한쌍의 CMOS 스위칭 트랜지스터 ST의 p채널 트랜지스터를 통해 전위 Pot에 연결된다. 상기 전위 Pot는, 예컨대 전체 반도체 기억장치의 공급전위 VCC가 될 수 있다. 그러나 본 발명의 또 다른 실시예에서 상기 전위 Pot는 공급전위 VCC와 전체회로배열의 기준전위 VSS와의 차이의 적어도 절반에 해당하는 값을 가질 수 있다. 한쌍의 CMOS 스위칭 트랜지스터 ST의 게이트는 테스트신호
Figure kpo00009
에 연결된다. 테스트동작중 테스트신호
Figure kpo00010
의 제어하에서 전위 Pot는 p채널 트랜지스터에 의해 전달전위 Tpot로서 한쌍의 트랜지스터 TT의 게이트에 연결된다. 따라서, 그것은 정상동작시 발생하는 디코우더 출력신호를 대신한다. 따라서, 정상동작시 내부비트라인 BL 및
Figure kpo00011
는 각각 통상의 방법으로 개략적으로 표시된 비트라인 디코우더 “DEC”를 통해 구동되는 반면, 테스트동작시 모든 내부비트라인 BL 및
Figure kpo00012
는 서로에 병렬로 구동되는데, 이 구동은 한쌍의 CMOS 스위칭 트랜지스터 ST를 통해 이루어진다. 실시예에서 상기 동작은 상기 또는 각 디코우더 DEC, 예컨대 동시에 활성화되는 모든 디코우더내에서 실행되는 것으로 생각할 수 있다. 이와 관련된 내용은 동일날짜 출원된 독일연방공화국 출원 제 P37 08 523.9, P37 08 525.5, P37 08 552.0 및 P37 08 532.8호를 참고로 한다.
판별기회로 DISC는 바람직하게는 제2도에 도시된 바와 같은 간단한 일반적으로 공지된 CMOS 인버터회로이다. 그것의 입력은 2개의 외부비트 XB 및
Figure kpo00013
에, 예컨대 멀티플랙스 MUX를 통해 연결된다. 제어신호 T는 외부비트라인 XB 및
Figure kpo00014
중 논리 “1”로 프리차지 되었던 것에 연결되는 멀티플렉스 MUX의 입력을 판별기회로 DISC에 연결한다. 특히, p채널 트랜지스터의 설계는 채널길이는 같다고할때 채널폭이 n채널 트랜지스터의 10 내지 20배 정도가 되도록 하는 것이 바람직하다. 이 방법에서, 판별기회로 DISC는 고장시 2개의 외부비트라인 XB 및
Figure kpo00015
중 하나에 의해 취해지는 전위범위에서 특히 민감하다.
본 발명의 실시예에서 프리차지장치 PC는 2개의 통상적인 상보출력 Q 및
Figure kpo00016
를 갖는 RS 플립플롭회로 FF를 포함한다. 각 출력 Q 및
Figure kpo00017
는 프리차지트랜지스터 PCT를 통해 한쌍의 외부비트라인 XB 및
Figure kpo00018
에 연결된다. 프리차지트랜지스터 PCT의 게이트는 클록신호 CL에 연결된다. 테스트동작시 상기 클록신호 CL는 프리차지장치 PC에 의한 외부비트라인 XB 및
Figure kpo00019
의 프리차지화를 제어한다.
기술된 바람직한 회로배열에 관련한 동작모우드와 본 발명에 따라 제안된 방법이 이제 기술될 것이다.
테스트동작시, 각 워드라인 WL에 연결된 모든 기억셀은 그 워드라인 WL에 연결된 모든 기억셀에 대해 동일한 논리레벨로 차지된다. 상기 논리레벨은 기억셀 SZ속에 입력될 정보의 항목을 나타낸다. 상기 논리레벨은 각각의 워드라인에서 서로 틀릴 수 있다(논리 0 또는 논리 1). 단지 중요한 것은 어떤 워드라인의 해당하는 기억셀속에 동일한 정보가 입력된다는 것이다.
따라서, 사용될 가능한 테스트 패턴의 선택은 하나의 워드라인의 모든 기억셀이 동일한 정보를 포함하는 테스트 패턴의 경우로 제한된다. 그러한 테스트 패턴은 예컨대, “모두 0”, “모두 1”, “교호열(alternating rows)”, 기억셀 배열의 왼쪽절반이 “모두 0” 그리고 오른쪽절반이 “모두 1”, 또는 그 역으로 이루어진다. 예컨대, 공지된 바와 같이 하나의 워드라인의 기억셀속에 기억된 정보가 기억셀로부터 기억셀로 교호되는 “체커판(checkerboard)” 테스트 패턴('1010')은 불가능하다. 그러나, 만약 각 비트라인의 기억셀을 테스트로부터 배제하기위해 적당한 방법이 비트라인 디코우더에 이용될 수 있다면, 예컨대 전술한 체커판 테스트 패턴과 같은 좀더 복잡한 테스트 패턴도 가능하다. 또한, 이것은 수입점검 또는 조잡한 테스트, 즉 기억장치가 실질적으로 작용하고 있는가의 여부를 평가하는 것과 같은 단순한 테스트를 위해서는 매우 적당하다. 만약 각 워드라인의 기억셀이 “논리 0과 동등한 정보”와 “논리 1과 동등한 정보”의 2가지 경우에 대해서 테스트된다면, 다음의 고장은 본 발명에 상응하는 방법에 의해 항시 발견될 수 있다 :
a) 비트라인이 (임의의)전위로 고정되고, 그리고 b) 적어도 하나의 기억셀이 (임의의)전위로 고정되는 것, 다음과 같은 타입의 고장은 대부분의 경우 발견될 수 있다. c) 적어도 하나의 워드라인 디코우더가 고장상태로 동작하고, 그리고 d) 적어도 하나의 워드라인이 (임의의)전위로 고정되는 것.
필수테스트 시간은, 예컨대 통상적으로 테스트될 기억셀 SZ의 수에 의해 결정되는 것이 아니라 워드라인의 수에 의해 결정된다.
기억셀 SZ속으로의 입력과 동시에 또는 이 입력에 후속하여, 그러나 워드라인의 기억셀 SZ의 독출전에 한쌍의 외부비트라인 XB 및
Figure kpo00020
는 2개의 상보 논리레벨(논리 0, 논리 1)로 차지된다. 이 논리레벨은 기억셀속에 정보로서 입력될 수 있는 논리레벨과 그 의미에 있어서 동일하다. 한쌍의 외부비트라인 XB 및
Figure kpo00021
의 논리레벨을 할당하는 것은 다음과 같이 되는 것으로 생각된다 : 개괄적으로 표현해서, 테스트될 조합된 기억셀이 있는 내부 이분비트라인 BL 및
Figure kpo00022
에 분리트랜지스터 TT를 통해 연결되는 외부비트라인 XB 및
Figure kpo00023
에 있어서, 상기 논리레벨은 상기 기억셀 SZ이 기억된 차지형태의 정보로서 소유한 논리레벨과 동일하다.
제1도에 도시된 회로배열에 관련한 구체적인 예에서 이것은 다음을 의미한다 : 워드라인 WLi에 연결된 모든 기억셀이 차기의 테스트 주기에서 테스트될 것으로 가정될 것이다. 논리 “1”이 전기적 차지의 형태의 정보로서 기억셀 SZ에 기억될 것이다. 이 기억셀 SZ은 모두 비트라인중 제1의 이분비트라인 BL에 연결된다. 상기 제1의 내부 이분비트라인 BL의 각각은 제1의 전달트랜지스터 TT를 통해 제1의 외부비트라인 XB에 연결된다. 테스트될 기억셀은 논리 “1”로 기억된 것으로 가정했기 때문에 마찬가지로 제1의 외부비트라인 XB는 논리 “1”로 프리차지 되어야만 한다. 따라서 제2의 외부비트라인
Figure kpo00024
는 논리 “0”으로 프리차지 되어야 한다. 앞에 것과 대조로, 만약 테스트될 기억셀 SZ가 논리 “0”을 기억한 것으로 가정한다면 제1의 외부비트라인 XB는 논리 “0”으로 프리차지 되어야 하고, 제2의 외부비트라인
Figure kpo00025
는 논리 “1”로 프리차지 되어야만 한다. 당업자는 전술한 것으로부터 테스트될 기억셀 SZ이 제2의 내부 이분비트라인
Figure kpo00026
에 연결되는 상태를 쉽게 상상할 수 있을 것이다.
프리차지는 프리차지장치 PC에 의해 실행된다. 프리차지장치 PC가 RS 플립플롭 FF를 포함하는 경우에, 이것은, 예컨대 논리 “1”이 제1의 외부비트라인 XB에 할당된 출력 Q에서 발생하고 논리 “0”이 제2의 외부비트라인
Figure kpo00027
에 할당된 출력
Figure kpo00028
에서 발생하도록 세트된다. 이 실시예에서, 프리차징절차는 프라차지 트랜지스터 PCT에 의해 실행된다. 이것을 위해, 전술한 바와 같이, 기억셀 SZ속에 정보를 입력하는 동안 또는 그후, 클록신호 CL의 제어하에서 프리차지 트랜지스터 PCT는 도통된 다음 차단된다. 이제 외부비트라인 XB 및
Figure kpo00029
의 차지는 기생 캐패시턴스 CXB및
Figure kpo00030
에 기억유지된다.
그다음, 선행기술에서 잘 알려진 바와 같이 워드라인 디코우더(도시않됨)의 제어하에서 하나의 워드라인, 본 예에서는 워드라인 WLi이 활성화된다. 따라서, 이 워드라인에 연결된 모든 기억셀 SZ에 기억된 정보는 각각의 기억셀에 할당된 이분비트라인, 본 예에서는 제1의 이분비트라인 BL으로 이동된다. 이제 자체적으로 공지된 방식에 따라 각 비트라인의 전기적상태가 거기에 할당된 평가기회로 BWS에 의해 평가되고 증폭된다. 그결과 각 비트라인의 2개의 이분비트라인 BL 및
Figure kpo00031
에서 논리상태 “0”과 “1”은 전기적으로 서로 분명하게 구별될 수 있는 레벨로 발생한다.
본 예에서는 논리 “1”이 기억셀 SZ으로부터 독출되어야 하는 것으로 가정했었다. 만약 모든 기억셀이 정상적이라면, 논리 “1”이 모든 제1의 이분비트라인 BL에 나타나고 논리 “0”이 모든 제2의 이분비트라인
Figure kpo00032
에 나타난다. 모든 전달트랜지스터 TT의 게이트는 전달전위 Tpot에 놓인다. 그결과, 내부비트라인 BL중 제1의 이분비트라인에 연결되는 모든 전달트랜지스터 TT는 차단된다(분리트랜지스터 TT가 n채널기술 또는 CMOS 기술에 따라 설계된다고 가정하면, 게이트에서의 전위 Tpot는 내부비트라인의 제1의 이분비트라인 BL과 제1의 외부비트라인 XB상의 전위보다 작거나 또는 최대한 동등하다) : 따라서, 제1의 외부비트라인 XB에 프리차지 되었던 전위는 근본적으로 유지된다. 내부비트라인의 제2의 이분비트라인 BL에 연결되는 전달트랜지스터 TT는 도통된다. 전술한 독출 및 증폭절차 때문에 워드라인 WLi에 연결되는 기억셀 SZ에 대해서 언급하면, 내부비트라인중 제2의 이분비트라인
Figure kpo00033
들에는 논리 0이 할당되고, 이것은 제2의 외부비트라인
Figure kpo00034
에 연결된다. 공지된 바와 같이, 제2의 외부비트라인 XB는 이미 논리 0으로 프라차지되어 있었다. 따라서, 외부비트라인 XB 및
Figure kpo00035
의 상태에는 변화가 일어나지 않는다.
판별기회로 DISC의 입력은, 예컨대 멀티플렉스회로 MUX를 통해 외부비트라인 XB 및
Figure kpo00036
중 최초에 논리 1로 프리차지 되었던 것에 연결된다. 본 실시예에서, 워드라인 WLi의 기억셀 SZ로부터 논리 1이 독출되었고 테스트된 모든 기억셀이 정상적(고장이 아닌 상태)이므로 논리 1은 제1의 외부비트라인 XB에서 계속 유지된다. 이것은 판별기회로 DISC에 의해 인식되는데, 이 판별기회로의 출력신호, 즉 고장신호 FS는 논리 0을 유지하므로 고장이 아님을 표시한다.
그러나, 만약 고장이 발생한 경우라면 내부비트라인 BL 및
Figure kpo00037
중 고장을 내포한 제1의 이분비트라인 BL의 분리트랜지스터 TT가 도통된다. 이 경우에 고장을 내포한 상기 제1의 이분비트라인 BL에는 논리 0이 할당된다 : 상기 분리트랜지스터 TT는 상기 논리 0을 제1의 외부비트라인 XB로 스위치한다. 그 결과 외부비트라인 XB의 전위는 논리 0으로 유도된다. 이것은 고장을 내포하지 않는 제1의 이분비트라인 BL의 분리트랜지스터 TT가 도통되기 시작할때까지 계속된다. 평형상태는 대략적으로 Tpot-Vth(Vth는 전달트랜지스터 TT의 임계전압)에서 나타난다. 이것은 판별기회로에 의해 인식되는데, 이 판별기회로의 출력, 즉 고장신호 FS는 논리 1로 세트된다. Tpot를 공급전위 VCC보다 작게되도록 선택함으로써, 고장의 경우에 처음에 논리 1로 프리차지 되었던 외부비트라인 XB(또는
Figure kpo00038
)의 전위차가 분리트랜지스터 TT의 임계전압 Vth보다 더 크게되는 것이 확실하게 된다.
테스트될 기억셀 SZ이 논리 0을 포함하는 경우에, 모든 내부비트라인에 있어서 독출 및 증폭된 판독신호에 상보인 신호가 테스트될 각 기억셀에 연결되지 않는 이분비트라인(본 예에서는
Figure kpo00039
)상에 발생한다. 따라서 고장이 아닌 경우의 상기 신호는 논리 1이다. 제1의 외부비트라인 XB는 논리 0으로 프리차지되고 제2의 외부비트라인
Figure kpo00040
는 논리 1로 프리차지된다. 논리 1과 관련해 시도된 상기 테스트를 기초로해서 당업자는 다음을 쉽게 추론할 수 있을 것이다. 고장이 아닌 경우에 제2의 외부비트라인
Figure kpo00041
는 논리 1의 값을 유지함에 따라 판별기회로 DISC는 고장신호 FS를 동작시키지 않고, 고장의 경우에는 제2의 외부비트라인
Figure kpo00042
의 전위가 논리 0으로 유도되는데, 이것이 판별기회로 DISC에 의해 인식됨에 따라 판별기회로의 고장신호가 동작한다. 단순화를 위해, 이것은 자세히 기술될 필요가 없다.
정상동작시 판별기회로에 외부비트라인 XB 및
Figure kpo00043
에 대한 부하가 부가되지 않도록 하기위해 판별기회로 DISC는 멀티플렉스회로 MUX를 포함하거나 또는 멀티플렉스회로 MUX에 의해 외부비트라인 XB 및
Figure kpo00044
로부터 분리될 수 있는 것이 유리하다.
특정 테스트 및 제어신호에 관련한 내용은 동일날짜 출원한 독일연방공화국 특허출원 제P37 08 527.1호를 참고로 한다. 특정 디코우더에 관련한 내용은 동일날짜 출원한 독일연방공화국 특허출원 제P37 08 523.9, P37 08 525.5, P37 08 552.0 및 P37 08 532.8을 참고로 한다.

Claims (9)

  1. 기억셀이 매트릭스형태로 배열된 블록과, 기억셀을 구동하기 위한 워드라인 및 내부비트라인과, 각각의 내부비트라인에 할당되게 하는 각각의 평가회로와, 제1 및 제2절반부를 포함하는 내부비트라인과, 한쌍의 제1 및 제2외부비트라인과, 제1외부비트라인을 각각의 제1내부비트라인 절반부에 연결하고 제2외부비트라인을 각각의 제2내부비트라인 절반부에 연결하는 전달트랜지스터와, 각각의 내부비트라인에 할당되고 전달트랜지스터의 게이트에 연결된 비트라인 디코더를 포함하는 집적된 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열에 있어서, 테스트 모드에서 외부비트라인쌍을 두개의 상보 논리레벨로 프리차지하기 위하여 외부비트라인쌍에 연결된 프리차지장치와, 전위를 감지하기 위한 수단을 구비하고, 외부비트라인쌍에 연결되게 하고 테스트 동작중에 고장발생을 표시하는 고장신호를 생성하기 위한 출력을 구비한 판별기회로와, 제어전위 및 데이타가 테스트모드 동안 메모리셀로부터 독출될때 보다 높은 레벨로 프리차지된 외부비트라인이 전달트랜지스터의 게이트상의 제어전위에서 전달트랜지스터의 임계전압을 뺀 크기에 일치하는 최소한의 값으로 떨어질때 발생되는 상술한 고장신호를 전달하는 모든 전달트랜지스터의 게이트를 포함하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  2. 제1항에 있어서, 상술한 제어전위는 전체 회로배열의 공급전위와 일치하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  3. 제1항에 있어서, 상술한 제어전위가 공급전위와 전체 회로배열의 기준전위와의 차의 적어도 절반과 동일한 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  4. 제1항에 있어서, 상술한 프리차지장치가 두개의 상보출력을 가진 RS 플립플롭회로 및 상술한 RS 플립플롭회로를 외부비트라인쌍에 각각 연결시키는 프리차지 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  5. 제1항에 있어서, 상술한 판별기회로를 외부비트라인쌍으로부터 전기적으로 디커블링(decoupling)하기 위한 수단을 포함하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  6. 제1항에 있어서, 상술한 판별기회로는 입력을 가지며, 두개의 외부비트라인 사이에서 판별기회로의 입력을 스위칭하기 위한 수단을 구비한 CMOS-인버터회로인 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  7. 제1항에 있어서, 상술한 CMOS-인버터회로는 동일한 채널길이를 가진 p-채널 트랜지스터 및 n-채널 트랜지스터를 구비하고, 상술한 p-채널 트랜지스터는 상술한 n-채널 트랜지스터 보다 10 내지 20배의 채널폭을 가진 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  8. 기억셀이 매트릭스형태로 배열된 블록과, 기억셀을 구동하기 위한 워드라인 및 내부비트라인과, 각각의 내부비트라인에 할당되게 하는 각각의 평가회로와, 제1 및 제2절반부를 포함하는 내부비트라인과, 한쌍의 제1 및 제2외부비트라인과, 제1외부비트라인을 각각의 제1내부비트라인 절반부에 연결하고 제2외부비트라인을 각각의 제2내부비트라인 절반부에 연결하는 전달트랜지스터를 포함하는 집적된 반도체 기억장치의 기억셀을 테스트하기 위한 방법에 있어서, 상술한 기억셀로부터 출력데이타를 독출하기전에 테스트 모드에서 외부비트라인을 상보 논리레벨로 프리차징하는 것과, 제어신호에 의하여 전달트랜지스터쌍을 활성화하는 것과, 두개의 외부비트라인에 연결된 전위를 감지하기 위한 수단을 구비한 평가회로에 의하여 워드라인에 연결된 하나 이상의 기억셀을 평가하는 것과, 평가기회로의 출력에서 고장신호가 발생하는 것과, 데이타가 테스트모드 동안 메모리셀로부터 독출될때 보다 높은 레벨로 프리차지된 외부비트라인이 전달트랜지스터의 게이트상의 제어전위에서 전달트랜지스터의 임계전압이 크기에 일치하는 최소한의 값으로 떨어질때 상술한 결함신호가 발생되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 기억셀을 테스트하기 위한 회로배열.
  9. 제8항에 있어서, 상보 논리레벨은 반도체 기억장치의 공급전위 및 기준전위인 것을 특징으로 하는 방법.
KR1019880002745A 1987-03-16 1988-03-16 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법 KR950006964B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP3708534.4 1987-03-16
DEP3708534,4 1987-03-16
DE3708534 1987-03-16

Publications (2)

Publication Number Publication Date
KR880011813A KR880011813A (ko) 1988-10-31
KR950006964B1 true KR950006964B1 (ko) 1995-06-26

Family

ID=6323213

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880002745A KR950006964B1 (ko) 1987-03-16 1988-03-16 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법

Country Status (6)

Country Link
US (1) US4956819A (ko)
EP (1) EP0283907B1 (ko)
JP (1) JPS63244400A (ko)
KR (1) KR950006964B1 (ko)
AT (1) ATE71763T1 (ko)
DE (1) DE3867666D1 (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2875016B2 (ja) * 1989-01-26 1999-03-24 シーメンス アクチエンゲゼルシヤフト 集積半導体メモリ
DE3920871A1 (de) * 1989-06-26 1991-01-03 Siemens Ag Integrierter halbleiterspeicher
JP2938470B2 (ja) * 1989-06-01 1999-08-23 三菱電機株式会社 半導体記憶装置
KR920001081B1 (ko) * 1989-06-10 1992-02-01 삼성전자 주식회사 램 테스트시 고속기록회로
JPH0752597B2 (ja) * 1989-10-30 1995-06-05 三菱電機株式会社 半導体メモリ装置
US5245579A (en) * 1989-11-24 1993-09-14 Sharp Kabushiki Kaisha Semiconductor memory device
KR920009059B1 (ko) * 1989-12-29 1992-10-13 삼성전자 주식회사 반도체 메모리 장치의 병렬 테스트 방법
JP2558904B2 (ja) * 1990-01-19 1996-11-27 株式会社東芝 半導体集積回路
JP2673395B2 (ja) * 1990-08-29 1997-11-05 三菱電機株式会社 半導体記憶装置およびそのテスト方法
JPH04356799A (ja) * 1990-08-29 1992-12-10 Mitsubishi Electric Corp 半導体記憶装置
JP2647546B2 (ja) * 1990-10-11 1997-08-27 シャープ株式会社 半導体記憶装置のテスト方法
JPH04188498A (ja) * 1990-11-22 1992-07-07 Fujitsu Ltd 書き換え可能な不揮発性半導体記憶装置
JP3076606B2 (ja) * 1990-12-14 2000-08-14 富士通株式会社 半導体記憶装置およびその検査方法
JP2863012B2 (ja) * 1990-12-18 1999-03-03 三菱電機株式会社 半導体記憶装置
FR2675601A1 (fr) * 1991-04-19 1992-10-23 Thomson Lcd Circuit de test integre pour reseau matriciel.
JPH04324200A (ja) * 1991-04-24 1992-11-13 Mitsubishi Electric Corp 半導体記憶装置
US5255230A (en) * 1991-12-31 1993-10-19 Intel Corporation Method and apparatus for testing the continuity of static random access memory cells
KR960012791B1 (ko) * 1993-12-31 1996-09-24 삼성전자 주식회사 칩의 신뢰성검사를 위한 테스트회로와 이를 구비하는 반도체메모리장치
KR0137846B1 (ko) * 1994-03-24 1998-06-15 문정환 반도체 기억장치의 멀티비트 테스트회로
US5838664A (en) * 1997-07-17 1998-11-17 Videoserver, Inc. Video teleconferencing system with digital transcoding
US5559745A (en) * 1995-09-15 1996-09-24 Intel Corporation Static random access memory SRAM having weak write test circuit
US6256241B1 (en) 2000-03-30 2001-07-03 Intel Corporation Short write test mode for testing static memory cells
US7145819B2 (en) * 2001-06-11 2006-12-05 Analog Devices, Inc. Method and apparatus for integrated circuit with DRAM
US7680885B2 (en) 2004-04-15 2010-03-16 Citrix Systems, Inc. Methods and apparatus for synchronization of data set representations in a bandwidth-adaptive manner
US7827139B2 (en) * 2004-04-15 2010-11-02 Citrix Systems, Inc. Methods and apparatus for sharing graphical screen data in a bandwidth-adaptive manner

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4055754A (en) * 1975-12-22 1977-10-25 Chesley Gilman D Memory device and method of testing the same
JPS57100690A (en) * 1980-12-12 1982-06-22 Toshiba Corp Nonvolatile semiconductor memory
DE3232215A1 (de) * 1982-08-30 1984-03-01 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierte digitale halbleiterschaltung
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置
KR900005666B1 (ko) * 1984-08-30 1990-08-03 미쓰비시전기 주식회사 반도체기억장치
EP0186040B1 (de) * 1984-12-28 1990-03-21 Siemens Aktiengesellschaft Integrierter Halbleiterspeicher
DE3583493D1 (de) * 1984-12-28 1991-08-22 Siemens Ag Integrierter halbleiterspeicher.
DE3671670D1 (de) * 1985-03-26 1990-07-05 Siemens Ag Verfahren zum betreiben eines halbleiterspeichers mit integrierter paralleltestmoeglichkeit und auswerteschaltung zur durchfuehrung des verfahrens.

Also Published As

Publication number Publication date
EP0283907B1 (de) 1992-01-15
US4956819A (en) 1990-09-11
ATE71763T1 (de) 1992-02-15
KR880011813A (ko) 1988-10-31
EP0283907A1 (de) 1988-09-28
DE3867666D1 (de) 1992-02-27
JPS63244400A (ja) 1988-10-11

Similar Documents

Publication Publication Date Title
KR950006964B1 (ko) 기억셀을 테스트하기 위한 회로배열 및 상기 회로배열을 사용한 테스트 방법
EP0264893B1 (en) Semiconductor memory
US5305261A (en) Semiconductor memory device and method of testing the same
US5185722A (en) Semiconductor memory device having a memory test circuit
EP0543408B1 (en) Semiconductor memory and screening test method thereof
US5563832A (en) Semiconductor memory device having interface units memorizing available memory cell sub-arrays
US4868823A (en) High speed concurrent testing of dynamic read/write memory array
KR100281215B1 (ko) 강유전체 커패시터의 라이프 테스트용으로 이용가능한 단명 셀검출기를 갖는 강유전체 랜덤 액세스메모리 디바이스 및 강유전체 메모리 셀의 테스트 방법
US5343429A (en) Semiconductor memory device having redundant circuit and method of testing to see whether or not redundant circuit is used therein
KR0161343B1 (ko) 용장메모리셀을 가지는 반도체기억장치
KR20050107786A (ko) Ｓｒａｍ 셀과 어레이 테스트 장치 및 방법
KR960000889B1 (ko) 다이나믹 랜덤 액세스 메모리
US4654827A (en) High speed testing of semiconductor memory devices
KR100367191B1 (ko) 테스트수단을구비한전자회로및메모리셀테스트방법
KR950005578B1 (ko) 기억셀을 테스트하기 위한 회로 배열 및 그 방법
US6868021B2 (en) Rapidly testable semiconductor memory device
US4670878A (en) Column shift circuitry for high speed testing of semiconductor memory devices
US6216239B1 (en) Testing method and apparatus for identifying disturbed cells within a memory cell array
KR19980013923A (ko) 반도체 메모리장치의 스트레스 전압 인가장치
US6600684B2 (en) Semiconductor storage device
KR19980069836A (ko) 반도체 기억장치
KR20200112669A (ko) 반도체 기억 장치의 시험 장치 및 시험 방법
KR100199315B1 (ko) 다중-포트 랜덤 억세스 메모리
US6928009B2 (en) Redundancy circuit for memory array and method for disabling non-redundant wordlines and for enabling redundant wordlines
KR100244455B1 (ko) 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee