KR100244455B1 - 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로 - Google Patents

잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로 Download PDF

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Abstract

본 발명은 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로에 관한 것으로, 종래에는 기준값을 설정하기 위한 더미 라인을 따로 두었기 때문에 데이터 라인과 같은 정도의 외부 영향을 받지 않으나 접지(GND)의 전위가 0으로 인정되지 않고 그 전위가 불안정할 때 기준값을 설정하는 더미라인이 데이터 라인과 다르게 흔들릴 확률이 높고, 심할 경우 노말시에 데이터 출력이 반대로 출력되고, 테스트 모드시 PASS, FAIL이 바뀔수도 있고, 기준값 설정을 위한 더미라인을 필요로 하므로 레이아웃 낭비를 초래하는 문제점이 있다. 따라서 본 발명은 데이터를 저장하는 셀(cell) 블록들로 이루어진 N개의 메모리 셀어레이와; 상기 메모리 셀 어레이의 아래와 위에 각각 위치하고, 상기 메모리 셀 어레이에서 선택된 셀 블록으로 부터 데이터를 읽어와 일정한 레벨로 증폭하여 출력하는 N+1개의 센스앰프와; 상기 N+1개의 센스앰프로 부터 출력되는 데이터를 선택하여 출력하는 멀티플렉서와; 상기 탑 또는 바텀중 어느것을 선택하느냐에 따라 N+1개의 센스앰프중 최하단 또는 최상단의 데이터 라인을 이용하여 기준전압을 설정하고, 이 설정된 기준전압을 발생하는 기준전압 발생부와; 상기 멀티플렉서에서 전달받은 데이터와 기준전압 발생부에서 전달받은 기준전압을 비교하는 데이터 버스 센스앰프로 구성하여 레이아웃을 줄이고, 여분의 데이터 라인을 기준전압으로 사용함으로써 비교적 정확한 기준전압을 설정할 수 있도록 한 효과가 있다.

Description

잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로
본 발명은 메모리 셀로 부터의 데이터 센싱을 위한 기준전압을 설정하기 위한 것으로, 특히 얼터너티브 쉐어드 센스앰프(Alternative Shared Sense Amp)구조에서 생겨나는 여분의 데이터 라인을 기준전압 라인으로 사용함으로써 정확한 기준전압을 갖도록 하고, 부가적으로 더미 라인을 따로 두지 않아 레이아웃(layout)을 줄일 수 있도록 한 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로에 관한 것이다.
종래 메모리의 일부분을 나타내는 코아 블록(core block) 구조는, 도 1에 도시된 바와같이, 데이터를 저장하는 셀(cell) 블록들로 이루어진 메모리 셀 어레이(10)과; 상기 메모리 셀 어레이(10)의 아래와 위에 각각 위치하고, 상기 메모리 셀 어레이(10)에서 선택된 셀 블록으로 부터 데이터를 읽어와 일정한 레벨로 증폭하여 증폭하는 센스앰프(20)(30)와; 상기 센스앰프(20)(30)를 구동하기 위한 센스앰프 구동부(40)(50)로 구성한다.
즉 메모리 셀이 위와 아래의 센스앰프에 의해 따로 데이터 신호가 출력될 수 있도록 한 줄씩 건너서 배치되어 있는 포울디드 비트 라인(Folded Bit Line) 구조이다.
이와같이 구성된 종래 기술에 대하여 상세히 살펴보면 다음과 같다.
데이터를 읽거나 쓰지않을 때 센스앰프 인에이블 신호(SAEN)는 로우상태, 센스앰프 이퀄라이저신호(SAEQ)는 하이상태가 된다. 여기서 센스앰프 인에이블신호(SAEN)의 반전된 값을 갖는 신호(
Figure kpo00001
)는 하이상태이다.
따라서 제1 구동부(40)와 제2 구동부(50)의 엔모스 트랜지스터(N1)(N3)만 턴온되고 나머지의 피모스 트랜지스터(P1)(P2)와 엔모스 트랜지스터(N2)(N4)는 턴오프 상태가 되므로, SP전원라인과 SN전원라인을 연결해서 같은 전압으로 만들어 준다.
그러면 상기 SP전원라인과 SN전원라인 사이에 전압차가 존재하지 않기 때문에 센스앰프(20)(30)는 동작을 하지 못하게 한다.
그리고, 동작시 즉, 메모리 셀 어레이로 부터 데이터 신호를 읽어오거나 메모리 셀 어레이에 데이터를 라이트(WRITE)할 때 우선 메모리 셀 어레이(10)에서 셀 블록이 정해지면, 이 셀 블록의 블록선택신호(BS)가 하이상태가 되고, 센스앰프 인에이블신호(SAEN)도 하이상태가 되며, 센스앰프 이퀄라이저신호(SAEQ)는 로우상태가 된다.
따라서 제1 구동부(40)와 제2 구동부(50)의 엔모스 트랜지스터(N1)(N3)만 턴오프 상태가 되고 나머지는 턴온상태가 되어 SP전원라인은 전원전압으로 차지되고 SN전원라인은 접지전압이 되므로 센스앰프(20)(30)는 동작가능한 상태가 된다.
이때 메모리 셀 어레이(10)의 워드라인(WL0-WLn)중 하나가 선택되면, 그 선택된 워드라인에 해당하는 셀 블록을 위와 아래에 있는 센스앰프(20)(30)에서 동시에 데이터 라인(Data line)을 이용하여 센싱하여 데이터 신호를 읽어내거나 써넣는다.
상기에서와 같이 동작하는 센스앰프(20)(30)는 얼터너티브 쉐어드 센스앰프(Alternative Shared Sense Amp) 구조이다.
이와같이 데이터 신호를 읽어내어 출력하면, 도 2에서와 같은 멀티플렉서와 데이터 버스 센스앰프와 같은 주변회로를 거쳐 출력되는데 이에 대하여 살펴보면 다음과 같다.
셀 블록들로 이루어진 메모리 셀 어레이(Memory cell array)의 위와 아래에 센스앰프(SA)가 있으며, 이와같은 구조가 다단으로 연결되어 있다.
여기서는 4개의 메모리 셀 어레이과 5개의 센스앰프(SA)로 이루어진 구조를 예를 들어 설명하고자 한다.
도 2에서, 하나의 메모리 셀 어레이(Memory cell array)를 탑(TOP) 메모리 셀 에러이라고 하면, 아래쪽에 있는 것을 바텀(BOTTOM) 메모리 셀 어레이라고 하고, 반대로 하나의 메모리 셀 어레이(Memory cell array)을 바텀 메모리 셀 어레이라고 하면 그 위에 있는 것을 탑 메모리 셀 어레이라고 한다.
따라서, 도 2에서와 같이 탑 메모리 셀 어레이(TOP) -〉 바텀 메모리 셀 어레이(BOT) -〉 탑 메모리 셀 어레이(TOP) -〉 바텀 메모리 셀 어레이(BOT)가 반복적으로 있게 되고, 상기 탑 메모리 셀 어레이와 바텀 메모리 셀 어레이의 양쪽 방향으로 센스 앰프(SA)가 존재하게 된다.
예를 들어 셀 블록에서 탑 메모리 셀 어레이를 선택하면, 이 선택된 메모리 셀 어레이의 셀 블록에서 나온 데이터 신호는 위와 아래로 나뉘어 있는 센스앰프(SA〈1〉),(SA〈2〉)와 (SA〈3〉,SA〈4〉)를 거쳐 소정 레벨로 증폭된 후 데이터 라인(SO〈1〉),(SO〈2〉)와 (SA〈3〉),(SA〈4〉)을 거쳐 멀티플렉서(60)로 전달된다.
상기에서 데이터 라인은 SO와 역신호인 SOb가 있는데, 여기서는 데이터 라인 SO〈i〉를 하나씩 두었다.
데이터 라인(SO〈1〉,SO〈2〉,SA〈3〉,SA〈4〉)을 거쳐 데이터 신호를 전달받은 멀티플렉서(60)는 입력되는 데이터 라인 선택신호(S0-SEL)에 의해 센스앰프(SA〈1〉,SA〈2〉)로 부터 전달되는 데이터 신호를 선택하여 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)로 전달하여 준다.
상기 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)는 전달받은 데이터 신호를 기준전압(SOREF)과 비교하여 1 또는 0을 출력하거나, PASS 또는 FAIL을 결정하여 출력한다.
이때 기준전압(SOREF)은 외부 노이즈의 영향을 적게 받기 위해서 데이터 전압과 로딩(LOADING)이 같게 하기 위해 더미라인(L-DUMMY)을 만든다.
이렇게 만들어진 더미 라인을 초기에 프리차지 되어 있는 데이터 라인인 SO 또는SOb와 연결하여 데이터 라인에 프리차지 되어 있는 전압을 기준전압(SOREF)으로 설정한다. 이때 더미라인(L-DUMMY)과 데이터 라인(SO)(SOb)은 미도시된 스위치에 의해 연결되어 있다.
센스앰프가 동작하기 시작하면 스위치가 오프되어 더미라인(L-DUMMY)과 연결되었던 데이터라인(SO)(SOb)을 끊는다.
그러면, 상기 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)는 멀티플렉서(60)에서 전달받은 데어터 전압과 더미 라인(L-DUMMY)으로 부터 입력되는 기준전압(SOREF)을 비교하여 출력한다.
한편, 셀 블록에서 바텀 메모리 셀 어레이를 선택하면, 이 선택된 메모리 셀 어레이의 셀 블록에서 나온 데이터 신호는 위와 아래로 나뉘어 있는 센스앰프(SA〈2〉),(SA〈3〉)와 (SA〈4〉,SA〈5〉)를 거쳐 소정 레벨로 증폭된 후 데이터 라인(SO〈2〉),(SO〈3〉)와 (SA〈4〉),(SA〈5〉)을 거쳐 멀티플렉서(60)로 전달된다.
상기 데이터 라인(SO〈2〉,SO〈3〉,SA〈4〉,SA〈5〉)을 거쳐 데이터 신호를 전달받은 멀티플렉서(60)는 입력되는 데이터 라인 선택신호(S0-SEL)에 의해 센스앰프(SA〈2〉,SA〈3〉)로 부터 전달되는 데이터 신호를 선택하여 데이터 버스 센스앰프(DBSA〈2〉 - DBSA〈5〉)로 전달하여 준다.
상기 데이터 버스 센스앰프(DBSA〈2〉 - DBSA〈5〉)는 전달받은 데이터 신호를 기준전압(SOREF)과 비교하여 1 또는 0을 출력하거나, PASS 또는 FAIL을 결정하여 출력한다.
이때 기준전압은 데이터 전압과 로딩이 같게 하기 위해 더미 라인을 만들고, 이렇게 만들어진 더미 라인을 초기에 프리차지 되어 있는 데이터 라인인 SO 또는 SOb와 연결하여 데이터 라인에 프리차지 되어 있는 전압을 기준전압(SOREF)으로 설정한다.
이때 더미 라인(L-DUMMY)과 데이터 라인(SO)(SOb)은 미도시된 스위치에 의해 연결되어 있다.
센스앰프가 동작하기 시작하면 스위치가 오프되어 더미라인(L-DUMMY)과 연결되었던 데이터라인(SO)(SOb)을 끊는다.
그러면, 상기 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)는 멀티플렉서(60)에서 전달받은 데이터 전압과 더미 라인(L-DUMMY)으로 부터 입력되는 기준전압(SOREF)을 비교하여 출력한다.
여기서 상기 데이터 버스 센스앰프(DBSA)는 노말 모드시에는 1,0을 출력하고, 테스트 모드시에는 PASS, FAIL을 결정하여 출력하는데, 이에 대하여 상세회로도인 도 3에 의거하여 살펴보면 다음과 같다.
센스앰프를 가능상태(enable)로 만들어 주기 위한 어드레스 천이 검출신호(ATD)가 인에이블되면, 제1 제1 데이터 비교부(71)의 트랜지스터(Q5)와 (Q10)가 각각 턴온 된다.
상기 트랜지스터(Q5)(Q10)가 턴온되어 차동증폭기(71a)(71b)가 동작가능할 때, 기준전압(Vref) 보다 큰 하이레벨의 데이터(DATA)가 입력되면 제1 차동증폭기(71a)의 트랜지스터(Q3)는 턴온되고, 트랜지스터(Q4)는 턴오프상태가 되며 아울러 제2 차동증폭기(71b)의 트랜지스터(Q8)는 턴온되고 트랜지스터(Q9)는 턴오프된다.
따라서, 트랜지스터(Q4)의 드레인 단자에 연결된 제1 출력노드(N1)로는 하이신호가 출력되고, 트랜지스터(Q8)의 드레인 단자에 연결된 제2 출력노드(N2)로는 로우신호가 출력된다.
이때 제1 데이터 비교부(71)로 입력되는 데이터(DATA)의 반전된 데이터(
Figure kpo00002
)를 입력받아 동작하는 제2 데이터 비교부(72)는 제3 출력노드(N3)로는 로우신호를 출력하고 제4 출력노드(N4)로는 하이신호를 출력한다.
즉 제2 데이터 비교부(72)는 제1 데이터 비교부(71)의 출력값의 반전된 값을 출력한다.
이에 따라 압축부(73)의 인버터(I1-I4)로는 하이, 로우, 하이, 로우신호가 각각 입력된다.
따라서 인버터(I1-I4)는 입력신호를 반전시켜 로우,하이,로우,하이신호를 노아게이트(NR1)(MR2)로 출력하고, 상기 노아게이트(NR1)(NR2)는 로우,하이신호를 각각 입력받아 노아링한 로우신호를 각각 출력 버퍼(74)로 출력한다.
한편 제1 데이터 비교부(71)로 입력되는 데이터(Data)값이 기준전압값(Vref) 보다 낮은 로우신호가 입력되면, 제1 데이터 비교부(71a)의 트랜지스터(Q3)는 턴오프되고 트랜지스터(Q4)는 턴온되며, 제2 차동증폭기(71b)의 트랜지스터(Q8)는 턴오프되고 트랜지스터(Q9)는 턴온된다.
따라서, 트랜지스터(Q4)에의 드레인 단자에 연결된 제1 출력노즈(N1)로는 로우신호가 출력되고, 트랜지스터(Q8)의 드레인 단자에 연결된 제2 출력노드(N2)로는 하이신호가 출력된다.
그러면 제2 데이터 비교부(72)의 제3 출력노드(N3)로는 하이신호가 출력되고, 제4 출력노드(N4)로는 로우신호가 출력된다.
이에 따라 압축부(73)의 인버터(I1-I4)로는 로우, 하이, 로우, 하이신호가 각각 입력된다.
이에 인버터(I1-I4)는 입력신호를 반전시켜 하이,로우,하이,로우신호를 출력하고, 노아게이트(NR1)(NR2)는 하이,로우신호를 각각 입력받아 노아링하고, 이 노아링된 로우신호를 각각 출력 버퍼(74)로 출력한다.
따라서 출력버퍼(74)는 노말 모드(Normal Mode)시에는 데이터 비교값인 1(하이신호) 또는 (로우신호)를 출력하도록 하고, 테스트 모드(Test Mode)시에는 압축부(73)로 부터 입력되는 값이 모두 0,0일 경우에는 PASS상태(셀이 정상상태)로 처리하고, 그 이외에는 FAIL(셀의 불량상태)로 처리한다.
상기에서와 같은 방법으로 불량이 생긴 셀을 찾을 수 있게 된다.
이와같이 동작하는 데이터 버스 센스앰프(DBSA)는 1992년 SYMPOSIUM ON VLSI CIRCUIT에서 발표된 논문중 "Circuit Techniques for Multi-Bit Parallel Testing Of 64Mb DRAMs and Beyond"에 나타나 있다.
그러나, 상기에서와 같은 종래기술에서는 기준값을 설정하기 위한 더미 라인을 따로 두었기 때문에 데이터 라인과 같은 정도의 외부 영향을 받지 않으며 접지(GND)의 전위가 0으로 인정되지 않고 그 전위가 불안정할 때 기준값을 설정하는 더미라인이 데이터 라인과 다르게 흔들릴 확률이 높고, 심할 경우 노말시에 데이터 출력이 반대로 출력되고, 테스트 모드시 PASS, FAIL이 바뀔 수도 있고, 기준값 설정을 위한 더미라인을 별도로 필요로 하므로 레이아웃 낭비를 초래하는 문제점이 있다.
따라서 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 기준값 설정을 위한 더미 라인을 따로 두지 않고 얼터너티브 쉐어드 센스 앰프(Alternative Sharde Sense Amp) 구조에서 생겨나는 여분의 데이터 라인을 기준전압 라인으로 사용하도록 함으로써 레이아웃을 줄이도록 한 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로를 제공함에 있다.
본 발명의 다른 목적은 얼터너티브 쉐어드 센스 앰프(Alternative Sharde Sense Amp) 구조에서 생겨나는 데이터 라인을 기준전압 라인으로 대체해 사용함으로써 정확한 기준전압을 만들 수 있도록 한 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로를 제공함에 있다.
도 1은 종래 메모리의 일부분을 나타내는 코아 블록(core block) 구조도.
도 2는 도 1에 도시한 구조의 데이터 출력 경로를 간략화한 도.
도 3은 도 2에서,데이터 버스 센스앰프의 상세 회로도.
도 4는 본 발명의 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로도.
도 5는 도 4에서, 기준전압 발생부의 상세도.
도 6은 본 발명에 대한 다른 실시예.
* 도면의 주요부분에 대한 부호의 설명 *
10 : 메모리 셀 어레이20,30 : 센스앰프
40,50 : 센스앰프 구동부60 : 멀티플렉서
71 : 제1 데이터 비교부72 : 제2 데이터 비교부
73 : 압축부74 : 출력버퍼
80 : 기준전압 발생부81 : 인버터
82 : 제1 전송게이트83 : 제2 전송게이트
상기 목적을 달성하기 위한 본 발명 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로는, 도 4에 도시한 바와같이, 데이터를 저장하는 셀(cell) 블록들로 이루어진 N개의 메모리 셀 어레이와; 상기 메모리 셀 어레이의 아래와 위에 각각 위치하고, 상기 메모리 셀 어레이에서 선택된 셀 블록으로 부터 데이터를 읽어와 일정한 레벨로 증폭하여 출력하는 N+1개의 센스앰프와; 외부로 부터 입력되는 데이터 라인 선택신호(SO-SEL)에 따라 상기 N+1개의 센스앰프로 부터 출력되는 데이터를 선택하여 출력하는 멀티플렉서와; 상기 메모리 셀 어레이의 양단에 있는 센스앰프에 따라 센스앰프의 사용되지 않는 라인의 신호값으로 기준전압을 설정하는 기준전압 발생부와; 상기 멀티플렉서에서 전달받은 데이터와 기준전압 발생부에서 전달받은 기준전압을 비교하는 N개의 데이터 버스 센스앰프로 구성한다.
그리고, 상기에서 데이터 버스 센스앰프는, 도 5에 도시한 바와같이, 입력되는 데이터 라인 선택신호(SO-SEL)를 받아 반전시켜 출력하는 인버터(81)와; 상기 데이터 라인 선택신호(SO-SEL)를 비반전 단자로 입력받고 상기 인버터(81)의 출력신호를 반전단자로 입력받아 도통 또는 차단되어 최상단 센스앰프의 데이터 라인으로 부터 입력되는 데이터 레벨을 기준전압(SOREF)으로 하여 전송하는 제1 전송게이트(82)와; 상기 데이터 라인 선택신호(SO-SEL)를 반전 단자로 입력받고 상기 인버터(81)의 출력신호를 비반전 단자로 입력받아 도통 또는 차단되어 최하단 센스앰프의 데이터 라인으로 부터 입력되는 데이터 레벨을기준전압(SOREF)으로 하여 전송하는 제2 전송게이트(83)로 구성한다.
이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
도 4에서 보면, 메모리 셀 블록을 탑(TOP) 메모리 셀 어레이와 바텀(BOTTOM) 메모리 셀 어레이로 나누었는데, 이것은 수 많은 열 중에서 하나의 열을 선택하기 위한 것이다.
메모리 셀 어레이에서 셀 블록이 선택될때는 탑(TOP) 또는 바텀(BOTTOM)중 최대 하나만이 선택된다.
예를 들어 셀 블록에서 탑 메모리 셀 어레이를 선택하면, 제1 내지 제4 센스앰프(SA〈1〉-SA4)가 탑 메모리 셀 어레이내의 셀 블록으로 부터 데이터 신호를 센싱하여 소정의 레벨로 증폭한 후 데이터 라인(SO〈1〉 - SO〈4〉)를 통해 출력한다.
여기서, 데이터 라인(SO〈1〉 - SO〈5〉)은 데이터 출력신호 SO와 그 역(reverse)신호인 SOb가 있는데 본 발명에서는 하나만을 이용한다.
이때 최하단에 있는 제5센스앰프(SA〈5〉)는 동작하지 않게 되고, 이에 따라 제5센스앰프(SA〈5〉)의 데이터 라인(SO〈5〉)은 초기에 프리차지된 전압을 그대로 갖는다.
따라서 기준전압 발생부(80)는 외부로 부터 입력되는 데이터 라인 선택신호(SO-SEL)에 의해, 제5센스앰프(SA〈5〉)의 데이터 라인(SO〈5〉)을 선택하고, 이 라인(SO〈5〉)에 초기에 프리차지 되어 있던 전압을 기준전압으로 사용한다.
한편 셀 블록에서 바텀 메모리 셀 어레이를 선택할 경우, 제2 센스앰프에서 제5 센스앰프(SA〈2〉 - SA〈5〉)가 바텀 메모리 셀 어레이내의 데이터 신호를 센싱하여 소정의 레벨로 증폭한 후 데이터 라인(SO〈2〉 - SO〈5〉)를 거쳐 출력한다.
이때 최상단에 있는 제1센스앰프(SA〈1〉)는 동작하지 않게 되고, 이에 따라 제1센스앰프(SA〈1〉)의 데이터 라인(SO〈1〉)은 초기에 프리차지된 전압을 그대로 갖는다.
따라서 기준전압 발생부(80)는 외부로 부터 입력되는 데이터 라인 선택신호(SO-SEL제)에 의해 제1센스앰프(SA〈1〉)의 데이터 라인(SO〈1〉)을 선택하고, 이 라인에 초기에 프리차지 되어 있던 전압을 기준전압으로 사용한다.
멀티플렉서(60)는 외부로 부터 입력되는 데이터 라인선택신호(SO-SEL)에 따라 선택된 데이터 신호를 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)로 출력한다.
그러면 데이터 버스 센스앰프(DBSA〈1〉 - DBSA〈4〉)는 기준전압 발생부(80)로 부터 발생되는 기준전압(SOREF)과 멀티플렉서(60)에서 공급된 데이터를 비교하여 출력한다.
상기 기준전압 발생부(80)에 대하여 도 5에 의거하여 살펴보면, 우선 기준전압 초기설정 시간동안 데이터 라인인 SO,SOb는 일정한 레벨로 유지되어 있다가 저장되어 있는 셀 데이터 신호를 출력하기 위해 입력된 어드레스 중에서 탑, 바텀을 구분하는 신호(SO-SEL)를 받아 탑이 선택될 경우는 최하단의 메모리 셀 어레이의 데이터 라인을 선택하고, 바텀이 선택될 경우에는 최상단의 메모리 셀의 데이터 라인을 선택하여 그 데이터 라인에 프리차지 되어있는 전압을 기준전압(SOREF)으로 사용한다.
즉 , 탑 또는 바텀을 구분하는 데이터 라인 선택신호(SO-SEL)가 탑이 선택될 경우에는 로우신호가 인버터(81)로 입력된다.
이에 따라 인버터(81)를 거쳐 반전된 하이신호가 제1 전송게이트(82)의 반전단자와 제2 전송게이트(83)의 비반전단자로 입력되고 로우상태의 선택신호(SO-SEL)가 상기 제1 전송게이트(82)의 비반전단자와 제2 전송게이트(83)의 반전단자로 입력되므로, 상기 제1 전송게이트(82)는 턴오프되고 제2 전송게이트(83)가 턴온되어 최하단의 제5센스앰프의 데이터 라인(SO5)의 전압을 전송하여 기준전압(SOREF)으로 사용하도록 한다.
그리고, 선택신호(SO-SEL)가 바텀이 선택될 경우에는 하이신호가 인버터(81)로 입력된다.
이에 따라 인버터(81)를 거쳐 반전된 로우신호가 제1 전송게이트(82)의 반전단자와 제2 전송게이트(83)의 비반전 단자로 입력되고 하이상태의 선택신호(SO-SEL)가 상기 제1 전송게이트(82)의 비반전단자와 제2 전송게이트(83)의 반전단자로 입력되므로, 상기 제2 전송게이트(83)는 턴오프되고 제1 전송게이트(82)가 턴온되어 최하단의 제1센스앰프의 데이터 라인(SO1)의 전압을 전송하여 기준전압(SOREF)으로 사용하도록 한다.
상기 선택신호(SO-SEL)는 센스앰프 동작보다 빠른 신호이므로 기준전압의 초기설정의 시간여유가 있다.
그리고 본 발명의 다른 실시예로 도 6에서와 같이, 센스앰프에서 나오는 데이터 라인이 여러개일 경우에도 기준전압으로 사용할 라인은 하나만 있으면 되므로, 하나의 라인만을 선택하여 사용하는 경우를 보여주었다.
상술한 바와 같이, 본 발명은 얼터너티브 쉐어드 센스앰프(Alternative Shared Sense Amp)를 사용하는 구조에서 최상단의 데이터 라인과 최하단의 데이터 라인중 사용되지 않는 라인을 선택해서 기준전압 라인으로 대체하여 사용함으로써 정확한 기준전압을 설정하고, 기준전압 설정을 위한 더미 라인을 따로 두지 않아도 되므로 레이아웃을 줄이는 효과가 있다.

Claims (3)

  1. 데이터를 저장하는 셀(cell) 블록들로 이루어진 N개의 메모리 셀 어레이와; 상기 메모리 셀 어레이의 아래와 위에 각각 위치하고, 상기 메모리 셀 어레이에서 선택된 셀 블록으로 부터 데이터 신호를 읽어와 일정한 레벨로 증폭하여 출력하는 N+1개의 센스앰프와; 외부로 부터 입력되는 데이터 라인 선택신호(SO-SEL)에 따라 상기 센스앰프로 부터 출력되는 데이터를 선택하여 출력하는 멀티플렉서와; 상기 메모리 셀 어레이의 양단에 있는 센스앰프에 따라 센스앰프의 사용되지 않는 라인의 신호값으로 기준전압을 설정하는 기준전압 발생부와; 상기 멀티플렉서에서 전달받은 데이터와 기준전압 발생부에서 전달받은 기준전압을 비교하는 N개의 데이터 버스 센스앰프로 구성함을 특징으로 하는 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로.
  2. 제1항에 있어서, 데이터 버스 센스앰프는 입력되는 데이터 라인 선택신호(SO-SEL)를 받아 반전시켜 출력하는 인버터와; 상기 데이터 라인 선택신호(SO-SEL)를 비반전 단자로 입력받고 상기 인버터의 출력신호를 반전단자로 입력받아 도통 또는 차단되어 최상단 센스앰프의 데이터 라인으로 부터 입력되는 데이터 레벨을 기준전압(SOREF)으로 하여 전송하는 제1 전송게이트와; 상기 데이터 라인 선택신호(SO-SEL)를 반전 단자로 입력받고 상기 인버터의 출력신호를 비반전 단자로 입력받아 도통 또는 차단되어 최하단 센스앰프의 데이터 라인으로 부터 입력되는 데이터 레벨을기준전압(SOREF)으로 하여 전송하는 제2 전송게이트로 구성함을 특징으로 하는 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로.
  3. 제1항에 있어서, 센스앰프의 데이터 라인이 하나 이상일 경우에도 사용되지 않는 최상단 또는 최하단 센스앰프의 데이터 라인 하나만을 선택하여 사용하도록 함을 특징으로 하는 잔여 데이터 라인을 이용한 센스앰프의 기준전압 발생회로.
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