JPH04188498A - 書き換え可能な不揮発性半導体記憶装置 - Google Patents
書き換え可能な不揮発性半導体記憶装置Info
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- JPH04188498A JPH04188498A JP2315781A JP31578190A JPH04188498A JP H04188498 A JPH04188498 A JP H04188498A JP 2315781 A JP2315781 A JP 2315781A JP 31578190 A JP31578190 A JP 31578190A JP H04188498 A JPH04188498 A JP H04188498A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
メモリセルを２つのセルトランジスタにより構成し、差
動増幅型のセンスアンプを有する書き換え可能な不揮発
性半導体記憶装置に関し、書き換え可能な不揮発性半導
体記憶装置におけるメモリセルの書込／読出試験を短時
間で実行して安価な製品を供給することを目的とし、複
数の書き換え可能な不揮発性メモリセルを書き込み状態
が反転された２つのセルトランジスタで構成し、該各メ
モリセルの書き込み状態を当該メモリセルを構成する２
つのセルトランジスタのそれぞれに接続された第１およ
び第２のビット線を介して差動増幅型の検出回路により
検出し、当該メモリセルの内容を読み出すようにした書
き換え可能な不揮発性半導体記憶装置であって、前記複
数のメモリセルを構成する全てのセルトランジスタを消
去する全セルトランジスタ消去手段と、前記メモリセル
を構成する一方のセルトランジス夕に接続されている前
記第１のビット線を遮断すると共に、前記メモリセルを
構成する他力のセルトランジスタに接続されている前記
第２のビ・ント線を前記差動増幅型の検出回路に接続し
て第１の書き込みレベルの試験を行う第１の試験手段と
、前記第２のビット線を遮断すると共に、前記第１のビ
・ント線を前記検出回路に接続して第２の書き込みレベ
ルの試験を行・）第２の試験手段と、前記複数のメモリ
セルを構成する全てのセルトランジスタを書き込み状態
とする全セルトランジスタ書込手段と、前記第２のビッ
ト線を接地に接続すると共に、前記第１のビット線を前
記検出回路に接続して前記第１の書き込みレベルの試験
を行う第３の試験手段と、前記第１のビット線を接地に
接続すると共に、前記第２のビット線を前記検出回路に
接続して前記第２の書き込みレベルの試験を行う第４の
試験手段とを具備し、前記全てのメモリセルの書込／読
出試験を実行するように構成する。
動増幅型のセンスアンプを有する書き換え可能な不揮発
性半導体記憶装置に関し、書き換え可能な不揮発性半導
体記憶装置におけるメモリセルの書込／読出試験を短時
間で実行して安価な製品を供給することを目的とし、複
数の書き換え可能な不揮発性メモリセルを書き込み状態
が反転された２つのセルトランジスタで構成し、該各メ
モリセルの書き込み状態を当該メモリセルを構成する２
つのセルトランジスタのそれぞれに接続された第１およ
び第２のビット線を介して差動増幅型の検出回路により
検出し、当該メモリセルの内容を読み出すようにした書
き換え可能な不揮発性半導体記憶装置であって、前記複
数のメモリセルを構成する全てのセルトランジスタを消
去する全セルトランジスタ消去手段と、前記メモリセル
を構成する一方のセルトランジス夕に接続されている前
記第１のビット線を遮断すると共に、前記メモリセルを
構成する他力のセルトランジスタに接続されている前記
第２のビ・ント線を前記差動増幅型の検出回路に接続し
て第１の書き込みレベルの試験を行う第１の試験手段と
、前記第２のビット線を遮断すると共に、前記第１のビ
・ント線を前記検出回路に接続して第２の書き込みレベ
ルの試験を行・）第２の試験手段と、前記複数のメモリ
セルを構成する全てのセルトランジスタを書き込み状態
とする全セルトランジスタ書込手段と、前記第２のビッ
ト線を接地に接続すると共に、前記第１のビット線を前
記検出回路に接続して前記第１の書き込みレベルの試験
を行う第３の試験手段と、前記第１のビット線を接地に
接続すると共に、前記第２のビット線を前記検出回路に
接続して前記第２の書き込みレベルの試験を行う第４の
試験手段とを具備し、前記全てのメモリセルの書込／読
出試験を実行するように構成する。
本発明は、書き換え可能な不揮発性半導体記憶装置に関
し、特に、メモリセルを２つのセルトランジスタにより
構成し、差動増幅型のセンスアンプを有する書き換え可
能な不揮発性半導体記憶装置に関する。
し、特に、メモリセルを２つのセルトランジスタにより
構成し、差動増幅型のセンスアンプを有する書き換え可
能な不揮発性半導体記憶装置に関する。
近年、半導体集積回路装置の高速化の要求に伴って、書
き換え可能な不揮発性半導体記憶装置（ＥＰＲＯ？ｌ）
においても高速化が問題となって来ている。そこで、高
速な読み出し動作が可能なＥＦＲＯＭとして、メモリセ
ルを２つのセルトランジスタで構成し、該メモリセルの
内容を差動増幅型のセンスアンプで読み出すように構成
したＥＰＲＯ？１が捉案されている。このメモリセルを
２つのセルトランジスタで構成したＥＰＲＯＭにおいて
、メモリセルの試験を短時間で実行することが要望され
ている。
き換え可能な不揮発性半導体記憶装置（ＥＰＲＯ？ｌ）
においても高速化が問題となって来ている。そこで、高
速な読み出し動作が可能なＥＦＲＯＭとして、メモリセ
ルを２つのセルトランジスタで構成し、該メモリセルの
内容を差動増幅型のセンスアンプで読み出すように構成
したＥＰＲＯ？１が捉案されている。このメモリセルを
２つのセルトランジスタで構成したＥＰＲＯＭにおいて
、メモリセルの試験を短時間で実行することが要望され
ている。
第５図は従来の書き換え可能な不揮発性半導体記憶装置
の一例を示すブロック回路図であり、メモリセルを２つ
のセルトランジスタで構成して高速な読み出し動作を可
能としたＥＦＲＯＭ （書き換え可能な不揮発性半導体
記憶装置）を示すものである。
の一例を示すブロック回路図であり、メモリセルを２つ
のセルトランジスタで構成して高速な読み出し動作を可
能としたＥＦＲＯＭ （書き換え可能な不揮発性半導体
記憶装置）を示すものである。
第５図に示ずＥＦＲＯＭは、各メモリセルを２つのフロ
ーティング・ゲート・アバランシェ・インジェクション
ＭＩＳトランジスタ（ＦＡＭＩＳ トランジスタ）Ｃｅ
ｌｌ−およびＣｅｌｌ＋で構成し、一方のＦＡＭＩＳ
トランジスタＣｅ１ｌ−と他方のＦＡＭＩＳ トランジ
スタＣｅ１ｌＡ とを反転した書込状態とし、該各メモ
リセルの内容をＦＡＭＩＳ トランジスタＣｅ１ｌ−お
よびＣｅｌｌ＋にビット線Ｂｉｔ−およびＢｉｔ十を介
して接続された差動増幅型の検出回路（センスアンプ）
８により検出して読み出すようになっている。すなわち
、センスアンプ８の出力０ＬＩＴは、バス線ＲＢｕｓ−
（ビット線層ｔ）の電位に対してバス１ＪＲＢｕｓ＋（
ビット線Ｂｉｔ＋）の電位が高いか低いかで決定される
ようになっている。このように、第５図のＥＦＲＯＭは
、従来の一般的なＥＦＲＯＭ （メモリセルを１つのＦ
ＡＭＩＳトランジスタで構成したもの等）における読み
出し時のビット線のレベル変化に要する時間（ビット線
のレベルが確定するまでに要する時間）を短縮すること
ができ、高速な読み出し動作を可能とするものである。
ーティング・ゲート・アバランシェ・インジェクション
ＭＩＳトランジスタ（ＦＡＭＩＳ トランジスタ）Ｃｅ
ｌｌ−およびＣｅｌｌ＋で構成し、一方のＦＡＭＩＳ
トランジスタＣｅ１ｌ−と他方のＦＡＭＩＳ トランジ
スタＣｅ１ｌＡ とを反転した書込状態とし、該各メモ
リセルの内容をＦＡＭＩＳ トランジスタＣｅ１ｌ−お
よびＣｅｌｌ＋にビット線Ｂｉｔ−およびＢｉｔ十を介
して接続された差動増幅型の検出回路（センスアンプ）
８により検出して読み出すようになっている。すなわち
、センスアンプ８の出力０ＬＩＴは、バス線ＲＢｕｓ−
（ビット線層ｔ）の電位に対してバス１ＪＲＢｕｓ＋（
ビット線Ｂｉｔ＋）の電位が高いか低いかで決定される
ようになっている。このように、第５図のＥＦＲＯＭは
、従来の一般的なＥＦＲＯＭ （メモリセルを１つのＦ
ＡＭＩＳトランジスタで構成したもの等）における読み
出し時のビット線のレベル変化に要する時間（ビット線
のレベルが確定するまでに要する時間）を短縮すること
ができ、高速な読み出し動作を可能とするものである。
ただし、データは、メモリセルを構成する２つのＦＡＭ
ＩＳ トランジスタＣｅ１．１−およびＣｅｌｌ＋に反
転した状態として書き込む必要がある。
ＩＳ トランジスタＣｅ１．１−およびＣｅｌｌ＋に反
転した状態として書き込む必要がある。
すなわち、２つのＦＡＭＩＳ トランジスタＣｅ１Ｌま
たはＣｅｌｌ＋のどちらか片方のトランジスタにのみ書
き込みを行う形でデータを格納しなければならない。
たはＣｅｌｌ＋のどちらか片方のトランジスタにのみ書
き込みを行う形でデータを格納しなければならない。
ところで、一般に、半導体記憶装置は、全ビットに対す
る書き込みを保証するために、全てのメモリセルに対し
て書込／読出試験を行う必要がある。
る書き込みを保証するために、全てのメモリセルに対し
て書込／読出試験を行う必要がある。
第６図は第５図の書き換え可能な不揮発性半導体記憶装
置の試験処理の一例を示すフローチャートである。同図
に示されるように、ステップ１１０でＥＰＲＯ？ｌのメ
モリセルに対する書込／読出試験がエントリーされると
、まず、ステップ１１１において、例えば、紫外線を照
射して全てのメモリセルを消去する。次に、ステップ１
１２に進んで、全てのメそりセルに対してｒＨＪ （Ｉ
データ）を書き込む。具体的に、例えば、各メモリセル
を構成している２つのＦＡＭＩＳ トランジスタ（セル
トランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋の一方（Ｃ
ｅｌｌ−）を全て書き込み状態（フローティングゲート
に電子を注入した状態）とし、他方（Ｃｅｌｌ＋）を全
て未書き込み状［１（フローティングゲートに電子が注
入されていない状態）のままとして、全てのメモリセル
に対してｒＨｊを書き込む。さらに、ステップ１１３に
進んで、全てのメモリセルがｒｌ（Ｊとして読み出せる
かどうかを試験する。すなわち、全てのメモリセルに「
Ｈｌが実際に書き込まれ、それを正しく読み出すことが
できるかどうかを試験する。
置の試験処理の一例を示すフローチャートである。同図
に示されるように、ステップ１１０でＥＰＲＯ？ｌのメ
モリセルに対する書込／読出試験がエントリーされると
、まず、ステップ１１１において、例えば、紫外線を照
射して全てのメモリセルを消去する。次に、ステップ１
１２に進んで、全てのメそりセルに対してｒＨＪ （Ｉ
データ）を書き込む。具体的に、例えば、各メモリセル
を構成している２つのＦＡＭＩＳ トランジスタ（セル
トランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋の一方（Ｃ
ｅｌｌ−）を全て書き込み状態（フローティングゲート
に電子を注入した状態）とし、他方（Ｃｅｌｌ＋）を全
て未書き込み状［１（フローティングゲートに電子が注
入されていない状態）のままとして、全てのメモリセル
に対してｒＨｊを書き込む。さらに、ステップ１１３に
進んで、全てのメモリセルがｒｌ（Ｊとして読み出せる
かどうかを試験する。すなわち、全てのメモリセルに「
Ｈｌが実際に書き込まれ、それを正しく読み出すことが
できるかどうかを試験する。
ステップ１１３において、全てのメモリセルがｒＨｌと
して読み出せると、すなわち、全てのメモリセルに対す
るｒｌ（Ｊの書込／読出試験を通過すると、ステップ１
１４−に進んで、ステップ１１１ と同様に、例えば、
紫外線を照射して全てのメモリセルを消去してステップ
１１５に進む。尚、ステップ１１３において、全てのメ
モリセルがｒＨ」として読み出せない場合には、ステッ
プ１１７に進んで、試験対象のＥＦＲＯＭはフェイルと
され、不良品として廃棄される。
して読み出せると、すなわち、全てのメモリセルに対す
るｒｌ（Ｊの書込／読出試験を通過すると、ステップ１
１４−に進んで、ステップ１１１ と同様に、例えば、
紫外線を照射して全てのメモリセルを消去してステップ
１１５に進む。尚、ステップ１１３において、全てのメ
モリセルがｒＨ」として読み出せない場合には、ステッ
プ１１７に進んで、試験対象のＥＦＲＯＭはフェイルと
され、不良品として廃棄される。
次に、ステップ１１５では、ステップ１１２とは逆に、
全てのメモリセルに対してｒＬ」 （Ｏデータ）を書き
込む。具体的に、例えば、各メモリセルを構成している
２つのＦＡＭＩＳ トランジスタＣｅｌ］−およびＣｅ
ｌｌ＋の他方（Ｃｅｌｌ＋）を全て書き込み状態とし、
一方（Ｃｅｌｌ−）を全て未書き込み状態のままとして
、全てのメモリセルに対してｒＬＪを書き込む。さらに
、ステップ１１６に進んで、全てのメモリセルがｒｌ、
１として読み出せるかどうかを試験する。すなわち、全
てのメモリセルにｒｌ、Ｊが実際に書き込まれ、それを
正しく読み出すことができるかどうかを試験する。
全てのメモリセルに対してｒＬ」 （Ｏデータ）を書き
込む。具体的に、例えば、各メモリセルを構成している
２つのＦＡＭＩＳ トランジスタＣｅｌ］−およびＣｅ
ｌｌ＋の他方（Ｃｅｌｌ＋）を全て書き込み状態とし、
一方（Ｃｅｌｌ−）を全て未書き込み状態のままとして
、全てのメモリセルに対してｒＬＪを書き込む。さらに
、ステップ１１６に進んで、全てのメモリセルがｒｌ、
１として読み出せるかどうかを試験する。すなわち、全
てのメモリセルにｒｌ、Ｊが実際に書き込まれ、それを
正しく読み出すことができるかどうかを試験する。
ステップ１１６において、全てのメモリセルがｒＨ３と
して読み出せると、すなわち、全てのメモリセルに対す
るｒＪＯ書込／読出試験を通過すると、ステップ１１８
に進んで、ＥＦＲＯＭのメモリセルに対する書込／読出
試験が通過したとして次のテストが行われる。尚、ステ
ップ１１３において、全てのメモリセルがｒｌ、Ｊとし
て読み出せない場合には、ステップ１１７に進んで、試
験対象のＥＦＲＯＭはフェイルとされ、不良品として廃
棄されることになる。
して読み出せると、すなわち、全てのメモリセルに対す
るｒＪＯ書込／読出試験を通過すると、ステップ１１８
に進んで、ＥＦＲＯＭのメモリセルに対する書込／読出
試験が通過したとして次のテストが行われる。尚、ステ
ップ１１３において、全てのメモリセルがｒｌ、Ｊとし
て読み出せない場合には、ステップ１１７に進んで、試
験対象のＥＦＲＯＭはフェイルとされ、不良品として廃
棄されることになる。
上述したように、メモリセルを２つのセルトランジスタ
で構成して高速な読み出し動作を可能とした従来のＥＦ
ＲＯＭは、該ＥＦＲＯＭのメモリセルに対する書込／読
出試験を行う場合に紫外線を照射して行う消去処理を２
回（第６図のフローチャート中のステップ１１１，１１
４）行う必要があった。
で構成して高速な読み出し動作を可能とした従来のＥＦ
ＲＯＭは、該ＥＦＲＯＭのメモリセルに対する書込／読
出試験を行う場合に紫外線を照射して行う消去処理を２
回（第６図のフローチャート中のステップ１１１，１１
４）行う必要があった。
ところで、紫外線を照射して行う消去処理は、数分〜数
十分の時間を必要とするため、この紫外線による消去を
２回行うことは、書込／読出試験を長時間化する要因と
なり、延いては、製品の価格を押し上げることになる。
十分の時間を必要とするため、この紫外線による消去を
２回行うことは、書込／読出試験を長時間化する要因と
なり、延いては、製品の価格を押し上げることになる。
本発明は、上述した従来の書き換え可能な不揮発性半導
体記憶装置が有する課題に鑑み、書き換え可能な不揮発
性半導体記憶装置におけるメモリセルの書込／読出試験
を短時間で実行して安価な製品を供給することを目的と
する。
体記憶装置が有する課題に鑑み、書き換え可能な不揮発
性半導体記憶装置におけるメモリセルの書込／読出試験
を短時間で実行して安価な製品を供給することを目的と
する。
第１図は本発明に係るレジスタインデックス構成方式の
原理を示すブロック図である。
原理を示すブロック図である。
本発明によれば、複数の書き換え可能な不揮発性メモリ
セルを書き込み状態が反転された２つのセルトランジス
タＣｅ１ｌ−、Ｃｅｌｌ＋で構成し、該各メモリセルの
書き込み状態を当該メモリセルを構成する２つのセルト
ランジスタＣｅ１ｌ−、Ｃｅｌｌ＋のそれぞれに接続さ
れた第１および第２のビット線Ｂｉｔ−＋Ｂｉｔ＋を介
して差動増幅型の検出回路８により検出し、当該メモリ
セルの内容を読み出すようにした書き換え可能な不揮発
性半導体記憶装置であって、前記複数のメモリセルを構
成する全てのセルトランジスタＣｅ１ｌ−、Ｃｅｌｌ＋
を消去する全セルトランジスタ消去手段１と、前記メモ
リセルを構成する一方のセルトランジスタＣｅ１ｌ−に
接続されている前記憶１のビット線Ｂｉｔ−を遮断する
と共に、前記メモリセルを構成する他方のセルトランジ
スタＣｅｌｌ＋に接続されている前記第２のビット線Ｂ
ｉｔ十を前記差動増幅型の検出回路８に接続して第１の
書き込みレベルｒ）（Ｊの試験を行う第１の試験手段２
と、前記第２のピント線Ｂｉｔ十を遮断すると共に、前
記第１のビット線層ｔ−を前記検出回路８に接続して第
２の書き込みレベルｒ Ｌ Ｊの試験を行う第２の試験
手段３と、前記複数のメモリセルを構成する全てのセル
トランジスタＣｅ１ｌ−、Ｃｅｌｌ＋を書き込み状態と
する全セルトランジスタ書込手段４と、前記第２のビッ
ト線層ｔ＋を接地ＧＮＤに接続すると共に、前記第１の
ビット線Ｂｉｔ−を前記検出回路８に接続して前記第１
の書き込みレベルｒＨ，Ｈの試験を行う第３の試験手段
５と、前記第１のビット線Ｂｉｔ−を接地ＧＮＤに接続
すると共に、前記第２のビット線Ｂｉｔ十を前記検出回
路８に接続して前記第２の書き込みレベルｒＬ１の試験
を行う第４の試験手段６とを具備し、前記全てのメモリ
セルの書込／読出試験を実行するようにしたことを特徴
とする書き換え可能な不揮発性半導体記憶装置が提供さ
れる。
セルを書き込み状態が反転された２つのセルトランジス
タＣｅ１ｌ−、Ｃｅｌｌ＋で構成し、該各メモリセルの
書き込み状態を当該メモリセルを構成する２つのセルト
ランジスタＣｅ１ｌ−、Ｃｅｌｌ＋のそれぞれに接続さ
れた第１および第２のビット線Ｂｉｔ−＋Ｂｉｔ＋を介
して差動増幅型の検出回路８により検出し、当該メモリ
セルの内容を読み出すようにした書き換え可能な不揮発
性半導体記憶装置であって、前記複数のメモリセルを構
成する全てのセルトランジスタＣｅ１ｌ−、Ｃｅｌｌ＋
を消去する全セルトランジスタ消去手段１と、前記メモ
リセルを構成する一方のセルトランジスタＣｅ１ｌ−に
接続されている前記憶１のビット線Ｂｉｔ−を遮断する
と共に、前記メモリセルを構成する他方のセルトランジ
スタＣｅｌｌ＋に接続されている前記第２のビット線Ｂ
ｉｔ十を前記差動増幅型の検出回路８に接続して第１の
書き込みレベルｒ）（Ｊの試験を行う第１の試験手段２
と、前記第２のピント線Ｂｉｔ十を遮断すると共に、前
記第１のビット線層ｔ−を前記検出回路８に接続して第
２の書き込みレベルｒ Ｌ Ｊの試験を行う第２の試験
手段３と、前記複数のメモリセルを構成する全てのセル
トランジスタＣｅ１ｌ−、Ｃｅｌｌ＋を書き込み状態と
する全セルトランジスタ書込手段４と、前記第２のビッ
ト線層ｔ＋を接地ＧＮＤに接続すると共に、前記第１の
ビット線Ｂｉｔ−を前記検出回路８に接続して前記第１
の書き込みレベルｒＨ，Ｈの試験を行う第３の試験手段
５と、前記第１のビット線Ｂｉｔ−を接地ＧＮＤに接続
すると共に、前記第２のビット線Ｂｉｔ十を前記検出回
路８に接続して前記第２の書き込みレベルｒＬ１の試験
を行う第４の試験手段６とを具備し、前記全てのメモリ
セルの書込／読出試験を実行するようにしたことを特徴
とする書き換え可能な不揮発性半導体記憶装置が提供さ
れる。
本発明の書き換え可能な不揮発性半導体記憶装置によれ
ば、まず、全セルトランジスタ消去手段１により、複数
のメモリセルを構成する全てのセルトランジスタが消去
される。
ば、まず、全セルトランジスタ消去手段１により、複数
のメモリセルを構成する全てのセルトランジスタが消去
される。
次に、第１の試験手段２により、メモリセルを構成する
一方のセルトランジスタＣｅ１ｌ−に接続されている第
１のビット線Ｂｉｔ−が遮断され、また、他方のセルト
ランジスタＣｅｌｌ＋に接続されている前記第２のビッ
ト線Ｂｉｔ十が差動増幅型の検出回路８に接続されて第
１の書き込みレベルｒ）（Ｊの試験が行われる。この第
１の試験手段２において行われる試験は、全てのセルト
ランジスタＣｅ１ｌ−。
一方のセルトランジスタＣｅ１ｌ−に接続されている第
１のビット線Ｂｉｔ−が遮断され、また、他方のセルト
ランジスタＣｅｌｌ＋に接続されている前記第２のビッ
ト線Ｂｉｔ十が差動増幅型の検出回路８に接続されて第
１の書き込みレベルｒ）（Ｊの試験が行われる。この第
１の試験手段２において行われる試験は、全てのセルト
ランジスタＣｅ１ｌ−。
Ｃｅｌｌ＋が消去された状態で第１のビット線Ｂｉｔ−
を遮断することにより、検出回路８がメモリセルを構成
する一方のセルトランジスタＣｅ１ｌ−を書き込み状態
（フローティングゲートに電子を注入した状態）と見做
し、且つ、他方のセルトランジスタＣｅｌｌ＋を未書き
込み状Ｂ（消去状態：フローティングゲートに電子が注
入されていない状態）と見做して行う読み出し試験、例
えば、全てのメモリセルがｒ）（Ｊとして読み出せるか
どうかの試験である。
を遮断することにより、検出回路８がメモリセルを構成
する一方のセルトランジスタＣｅ１ｌ−を書き込み状態
（フローティングゲートに電子を注入した状態）と見做
し、且つ、他方のセルトランジスタＣｅｌｌ＋を未書き
込み状Ｂ（消去状態：フローティングゲートに電子が注
入されていない状態）と見做して行う読み出し試験、例
えば、全てのメモリセルがｒ）（Ｊとして読み出せるか
どうかの試験である。
さらに、第１の試験手段２とは逆に、第２の試験手段３
により、第２のビット線Ｂｉｔ＋が遮断され、また、第
１のビット線Ｂｉｔ−が検出回路８に接続されて第２の
書き込みレベル「Ｌｌの試験が行われる。この第２の試
験手段３において行われる試験は、全てのセルトランジ
スタＣｅ１ｌ−、Ｃｅｌｌ＋が消去された状態で第２の
ビット線Ｂｉｔ＋を遮断することにより、検出回路８が
メモリセルを構成する他方のセルトランジスタＣｅｌｌ
＋を書き込み状態と見做し、且つ、一方のセルトランジ
スタＣｅ１ｌ−を朱書き込み状態と見做して行う読み出
し試験、例えば、全てのメモリセルがｒＬＪとして読み
出せるかどうかの試験である。
により、第２のビット線Ｂｉｔ＋が遮断され、また、第
１のビット線Ｂｉｔ−が検出回路８に接続されて第２の
書き込みレベル「Ｌｌの試験が行われる。この第２の試
験手段３において行われる試験は、全てのセルトランジ
スタＣｅ１ｌ−、Ｃｅｌｌ＋が消去された状態で第２の
ビット線Ｂｉｔ＋を遮断することにより、検出回路８が
メモリセルを構成する他方のセルトランジスタＣｅｌｌ
＋を書き込み状態と見做し、且つ、一方のセルトランジ
スタＣｅ１ｌ−を朱書き込み状態と見做して行う読み出
し試験、例えば、全てのメモリセルがｒＬＪとして読み
出せるかどうかの試験である。
次いで、全セルトランジスタ書込手段４により、複数の
メモリセルを構成する全てのセルトランジスタＣｅ１ｌ
〜、Ｃｅｌｌ＋を書き込み状態とする。さらに、上記第
１の試験手段２と類似な第３の試験手段５により、第２
のビット線層ｔ＋を接地ＧＮＤに接続すると共に、第１
のビット線Ｂｉｔ−を検出回路８に接続して第１の書き
込みレベルｒＨＪの試験が行われる。そして、上記第２
の試験手段３と類似な第４の試験手段６により、第１の
ビット線Ｂｉｔ−を接地ＧＮＤに接続すると共に、第２
のビット線Ｂｉｔ十を前記検出回路８に接続して第２の
書き込みレベルｒ［、Ｊの試験が行われる。
メモリセルを構成する全てのセルトランジスタＣｅ１ｌ
〜、Ｃｅｌｌ＋を書き込み状態とする。さらに、上記第
１の試験手段２と類似な第３の試験手段５により、第２
のビット線層ｔ＋を接地ＧＮＤに接続すると共に、第１
のビット線Ｂｉｔ−を検出回路８に接続して第１の書き
込みレベルｒＨＪの試験が行われる。そして、上記第２
の試験手段３と類似な第４の試験手段６により、第１の
ビット線Ｂｉｔ−を接地ＧＮＤに接続すると共に、第２
のビット線Ｂｉｔ十を前記検出回路８に接続して第２の
書き込みレベルｒ［、Ｊの試験が行われる。
以上のように、本発明の書き換え可能な不揮発性半導体
記憶装置によれば、例えば、数分〜数十分の時間が必要
な紫外線を照射して行う消去処理を１回行うことで全て
のメモリセルに対する書込／読出試験を実行することが
でき、従来よりも大幅に試験時間を短縮することができ
る。
記憶装置によれば、例えば、数分〜数十分の時間が必要
な紫外線を照射して行う消去処理を１回行うことで全て
のメモリセルに対する書込／読出試験を実行することが
でき、従来よりも大幅に試験時間を短縮することができ
る。
以下、図面を参照して本発明に係る書き換え可能な不揮
発性半導体記憶装置を説明する。
発性半導体記憶装置を説明する。
第２図は本発明の書き換え可能な不揮発性半導体記憶装
置の一実施例を示すブロック回路図である。同図におい
て、参照符号７は書込回路、８はセンスアンプ、そして
、９は続出・書込制御回路を示している。
置の一実施例を示すブロック回路図である。同図におい
て、参照符号７は書込回路、８はセンスアンプ、そして
、９は続出・書込制御回路を示している。
第２図に示されるように、本実施例の書き換え可能な不
揮発性半導体記憶装置（ＥＰＲＯＭ）は、各メモリセル
を２つのフローティング・ゲート・アノマランシエ・イ
ンジエクシツンＭＩＳＩ−ランジスタ（ＦＡＭＩＳ ト
ランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋で構成し、一
方のＦＡＭＩＳ トランジスタＣｅ１ｌ−と他方のＦＡ
ＭＩＳトランジスタＣｅｌｌ＋とを逆の書き込み状態と
し、該各メモリセルの内容をＦＡＭＩＳ トランジスタ
（セルトランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋にビ
・ント線Ｂｉｔ−およびＢｆｔ＋を介して接続された差
動増幅型の検出回路（センスアンプ）８により検出して
読み出すようになっている。すなわち、センスアンプ８
の出力ＤＯＵＴは、バス線ＲＢｕｓ−（ビット線Ｂｉｔ
−）の電位に対してバス線ＲＢｕｓ＋ （ビット線Ｂｉ
ｔ＋）の電位が高いか低いかで決定するようになってｌ
、喝。この第２図のＥＦＲＯＭは、従来の一般的なＥＰ
ＲＯＭ （メモＩノセルを１つのＦＡＭＩＳ トランジ
スタで構成したもの等）における読み出し時のビット線
のレベル変イヒに要する時間（ビット線のレベルが確定
するまでに要する時間）を短縮することができ、高速な
読み出し動作が可能となるのは、第５図を参照して説明
したＥＦＲＯＭと同様である。また、データ番よ、メモ
リセルを構成する２つのＦＡＭＩＳ トランジスタＣｅ
ｌ＋−およびＣｅｌｌ＋に反転した状態として書き込む
−ｉ要があり、２つのＦＡＭＩＳ トランジスタＣｅ１
ｌ−また番よＣｅｌｌ＋のどちらか片方のトランジスタ
にのみ書き込みを行う形でデータを格納しなけれムヨな
らな（１のも第５図のＥＦＲＯＭと同様である。
揮発性半導体記憶装置（ＥＰＲＯＭ）は、各メモリセル
を２つのフローティング・ゲート・アノマランシエ・イ
ンジエクシツンＭＩＳＩ−ランジスタ（ＦＡＭＩＳ ト
ランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋で構成し、一
方のＦＡＭＩＳ トランジスタＣｅ１ｌ−と他方のＦＡ
ＭＩＳトランジスタＣｅｌｌ＋とを逆の書き込み状態と
し、該各メモリセルの内容をＦＡＭＩＳ トランジスタ
（セルトランジスタ）Ｃｅｌｌ−およびＣｅｌｌ＋にビ
・ント線Ｂｉｔ−およびＢｆｔ＋を介して接続された差
動増幅型の検出回路（センスアンプ）８により検出して
読み出すようになっている。すなわち、センスアンプ８
の出力ＤＯＵＴは、バス線ＲＢｕｓ−（ビット線Ｂｉｔ
−）の電位に対してバス線ＲＢｕｓ＋ （ビット線Ｂｉ
ｔ＋）の電位が高いか低いかで決定するようになってｌ
、喝。この第２図のＥＦＲＯＭは、従来の一般的なＥＰ
ＲＯＭ （メモＩノセルを１つのＦＡＭＩＳ トランジ
スタで構成したもの等）における読み出し時のビット線
のレベル変イヒに要する時間（ビット線のレベルが確定
するまでに要する時間）を短縮することができ、高速な
読み出し動作が可能となるのは、第５図を参照して説明
したＥＦＲＯＭと同様である。また、データ番よ、メモ
リセルを構成する２つのＦＡＭＩＳ トランジスタＣｅ
ｌ＋−およびＣｅｌｌ＋に反転した状態として書き込む
−ｉ要があり、２つのＦＡＭＩＳ トランジスタＣｅ１
ｌ−また番よＣｅｌｌ＋のどちらか片方のトランジスタ
にのみ書き込みを行う形でデータを格納しなけれムヨな
らな（１のも第５図のＥＦＲＯＭと同様である。
ここで、第２図において、参照符号ＴＲＢｃ＋、ＴＲＢ
ｃ−は読出・書込制御回路９に接続された続出制？卸用
トランジスタであり、続出時にセンスアンプ８をバスａ
（ビット線Ｂｉｔ−、Ｂｉ ｔ＋）に接続するものであ
る。また、参照符号ＴＷＢｃ−、ＴＷＢｃ＋は読出・書
込ＩＩＪ御回路９に接続された書込制御用トランジスタ
であり、書込時に書込回路７をビット線肌ｔ−，Ｂｉｔ
＋に接続するものである。さらに、参照符号Ｃｅ１Ｌ＋
Ｃｅｌｌ＋は各メモリセルを構成する２つのＦＡＭＩＳ
トランジスタを示し、ＲＢｕｓ−ｔＲＢｕｓ＋ＨＷＢ
ｕｓ−、ＷＢｕｓ＋はそれぞれノード名を示し、そして
、Ｂｔｔ−、Ｂｉｔ＋は各ＦＡＭＩＳ トランジスタと
センスアンプ８との間のビット線を示している。尚、ト
ランジスタｒｙｇ−。
ｃ−は読出・書込制御回路９に接続された続出制？卸用
トランジスタであり、続出時にセンスアンプ８をバスａ
（ビット線Ｂｉｔ−、Ｂｉ ｔ＋）に接続するものであ
る。また、参照符号ＴＷＢｃ−、ＴＷＢｃ＋は読出・書
込ＩＩＪ御回路９に接続された書込制御用トランジスタ
であり、書込時に書込回路７をビット線肌ｔ−，Ｂｉｔ
＋に接続するものである。さらに、参照符号Ｃｅ１Ｌ＋
Ｃｅｌｌ＋は各メモリセルを構成する２つのＦＡＭＩＳ
トランジスタを示し、ＲＢｕｓ−ｔＲＢｕｓ＋ＨＷＢ
ｕｓ−、ＷＢｕｓ＋はそれぞれノード名を示し、そして
、Ｂｔｔ−、Ｂｉｔ＋は各ＦＡＭＩＳ トランジスタと
センスアンプ８との間のビット線を示している。尚、ト
ランジスタｒｙｇ−。
ｒｙｇ＋は信号Ｘによりスイッチング制御され、また、
ＦＡＭＩＳ トランジスタＣｅ１ｌ−，Ｃｅｌｌ＋は信
号Ｙによりスイッチング制御されるようになっている。
ＦＡＭＩＳ トランジスタＣｅ１ｌ−，Ｃｅｌｌ＋は信
号Ｙによりスイッチング制御されるようになっている。
第２図から明らかなように、本実施例のＥＦＲＯＭにお
いて、ビットａＢｉｔ−＋Ｂｉｔ十とセンスアンプ８（
書込回路７）との間には試験制御用トランジスタＴＩ−
，ＴＩ＋が設けられ、また、ビット線Ｂｉｔ−，Ｂｉｔ
＋と接地ＧＮＤとの間にも試験制御用トランジスタＴｇ
−。
いて、ビットａＢｉｔ−＋Ｂｉｔ十とセンスアンプ８（
書込回路７）との間には試験制御用トランジスタＴＩ−
，ＴＩ＋が設けられ、また、ビット線Ｂｉｔ−，Ｂｉｔ
＋と接地ＧＮＤとの間にも試験制御用トランジスタＴｇ
−。
Ｔ、十が設けられている。これらの試験制御用トランジ
スタＴＩ−，Ｔｇ−；Ｔｌ＋、Ｔｇ＋は、論理回路（Ｎ
ＯＲゲー）ＬＣ＋ＩＬＣｚ；ＬＣ３，ＬＣ４）を介して
書込信号ＡＬＬ−どＡＬＬＷ（ＡＬＬ−の反転信号）お
よびデータＤａｔａ＋、Ｄａｔａ−により制御されるよ
うになっている。
スタＴＩ−，Ｔｇ−；Ｔｌ＋、Ｔｇ＋は、論理回路（Ｎ
ＯＲゲー）ＬＣ＋ＩＬＣｚ；ＬＣ３，ＬＣ４）を介して
書込信号ＡＬＬ−どＡＬＬＷ（ＡＬＬ−の反転信号）お
よびデータＤａｔａ＋、Ｄａｔａ−により制御されるよ
うになっている。
第３図は第２図の書き換え可能な不揮発性半導体記憶装
置の試験処理の一例を示すフローチャートである。ここ
で、各メモリセルを構成する一対のＦＡ？ＩＩＳ トラ
ンジスタのうちの一方のトランジスタＣｅ１ｌ−にのみ
書き込みが行われている状態を１データｒＨＪとし、す
なわち、一方のトランジスタＣｅ１ｌ−に接続されたビ
ット線Ｂｉ ｔ−（ＲＢｕｓ−）のレベルが、他方のト
ランジスタＣｅｌｌ＋に接続されたビット線Ｂｉｔ＋（
ＲＢｕｓ÷）のレベルよりも高い状態をｒ ｌ（３とし
、逆に、他方のトランジスタＣｅｌｌ＋にのみ書き込み
が行われている状態をＯデータｒ Ｌ Ｊとし、すなわ
ち、他方のトランジスタＣｅｌｌ＋に接続されたビット
線Ｂｉｔ＋（ＲＢｕｓ＋）のレベルが、一方のトランジ
スタＣｅ１ｌ−に接続されたビット線Ｂｉｔ−（ＲＢｕ
ｓ−）のレベルよりも高い状態をｒＬ」とする。
置の試験処理の一例を示すフローチャートである。ここ
で、各メモリセルを構成する一対のＦＡ？ＩＩＳ トラ
ンジスタのうちの一方のトランジスタＣｅ１ｌ−にのみ
書き込みが行われている状態を１データｒＨＪとし、す
なわち、一方のトランジスタＣｅ１ｌ−に接続されたビ
ット線Ｂｉ ｔ−（ＲＢｕｓ−）のレベルが、他方のト
ランジスタＣｅｌｌ＋に接続されたビット線Ｂｉｔ＋（
ＲＢｕｓ÷）のレベルよりも高い状態をｒ ｌ（３とし
、逆に、他方のトランジスタＣｅｌｌ＋にのみ書き込み
が行われている状態をＯデータｒ Ｌ Ｊとし、すなわ
ち、他方のトランジスタＣｅｌｌ＋に接続されたビット
線Ｂｉｔ＋（ＲＢｕｓ＋）のレベルが、一方のトランジ
スタＣｅ１ｌ−に接続されたビット線Ｂｉｔ−（ＲＢｕ
ｓ−）のレベルよりも高い状態をｒＬ」とする。
また、信号ＡＬＬ−はメモリセルを構成する双方のトラ
ンジスタＣｅ１ｌ−、Ｃｅｌｌ＋にデータを書き込む動
作をした後に高レベルｒＨＪとなる信号とする。従って
、”ＡＬＬＨはメモリセルを構成する双方のトランジス
タＣｅ１ｌ−、Ｃｅｌｌ＋にデータを書き込む動作をし
た後に低レベルｒ Ｌ Ｊとなる信号となる。
ンジスタＣｅ１ｌ−、Ｃｅｌｌ＋にデータを書き込む動
作をした後に高レベルｒＨＪとなる信号とする。従って
、”ＡＬＬＨはメモリセルを構成する双方のトランジス
タＣｅ１ｌ−、Ｃｅｌｌ＋にデータを書き込む動作をし
た後に低レベルｒ Ｌ Ｊとなる信号となる。
第３図に示されるように、まず、ステップ１０でＥＰＲ
ＯＭのメモリセルに対する書込／読出試験がエントリー
されると、まず、ステップ１１において、例えば、紫外
線を照射して全てのメモリセルを消去する。この紫外線
照射による消去処理で、全てのセルトランジスタＣｅ１
ｌ−、Ｃｅ］１＋は、フローティングゲートに電子が注
入されていない未書き込み状態とされ、選択されたセル
トランジスタＣｅ］Ｌ＋Ｃｅｌｌ＋は導通状態となって
、そのセルトランジスタＣｅ１ｌ−、Ｃｅｌｌ＋に接続
されたビット線Ｂｉｔ−，Ｂｆｔ＋の電位は低レベルｒ
ＬＪとなる。
ＯＭのメモリセルに対する書込／読出試験がエントリー
されると、まず、ステップ１１において、例えば、紫外
線を照射して全てのメモリセルを消去する。この紫外線
照射による消去処理で、全てのセルトランジスタＣｅ１
ｌ−、Ｃｅ］１＋は、フローティングゲートに電子が注
入されていない未書き込み状態とされ、選択されたセル
トランジスタＣｅ］Ｌ＋Ｃｅｌｌ＋は導通状態となって
、そのセルトランジスタＣｅ１ｌ−、Ｃｅｌｌ＋に接続
されたビット線Ｂｉｔ−，Ｂｆｔ＋の電位は低レベルｒ
ＬＪとなる。
次に、ステップ１２でビット線Ｂｉｔ−，Ｂｉｔ十の接
続が制御され、セルトランジスタＣｅ１ｌ〜に接続され
ているピント線Ｂｉｔ−が遮断され、セルトランジスタ
Ｃｅｌｌ＋に接続されているビット線Ｂｉｔ４がセンス
アンプ８に接続される。すなわち、ステップ１６より前
の段階では、信号ＡＬＬ−が低レベル「Ｌｌ、信号″’
ＡＬＬＷが高レベルｒＪであるため、信号Ｄａｔａ−を
低レベルｒＬＪとし信号Ｄａ ｔａ十を高レベルｒ Ｈ
Ｊとすることによって、ＮＯＲゲートＬＣ＋、ＬＣｚ、
ＬＣｓ （Ｄ出力を低レベルｒＬ、とし、 ＮＯＲゲー
トＬＣ，の出力を高レベルｒｌ（Ｊとする。これにより
、試験制御用トランジスタＴＩ＋がオン状態でトランジ
スタＴｇ＋がオフ状態となり、また、試験制御用トラン
ジスタＴｉ−がオフ状態でトランジスタＴｇ−がオフ状
態となり、従って、ビット線Ｂｉｔ−が遮断され且つビ
ット線Ｂ ｉ を十がセンスアンプ８に接続されること
になる。さらに、ステップ１３に進んで、全てのメモリ
セルがｒＨＪとして読み出せるがどうがが試験される。
続が制御され、セルトランジスタＣｅ１ｌ〜に接続され
ているピント線Ｂｉｔ−が遮断され、セルトランジスタ
Ｃｅｌｌ＋に接続されているビット線Ｂｉｔ４がセンス
アンプ８に接続される。すなわち、ステップ１６より前
の段階では、信号ＡＬＬ−が低レベル「Ｌｌ、信号″’
ＡＬＬＷが高レベルｒＪであるため、信号Ｄａｔａ−を
低レベルｒＬＪとし信号Ｄａ ｔａ十を高レベルｒ Ｈ
Ｊとすることによって、ＮＯＲゲートＬＣ＋、ＬＣｚ、
ＬＣｓ （Ｄ出力を低レベルｒＬ、とし、 ＮＯＲゲー
トＬＣ，の出力を高レベルｒｌ（Ｊとする。これにより
、試験制御用トランジスタＴＩ＋がオン状態でトランジ
スタＴｇ＋がオフ状態となり、また、試験制御用トラン
ジスタＴｉ−がオフ状態でトランジスタＴｇ−がオフ状
態となり、従って、ビット線Ｂｉｔ−が遮断され且つビ
ット線Ｂ ｉ を十がセンスアンプ８に接続されること
になる。さらに、ステップ１３に進んで、全てのメモリ
セルがｒＨＪとして読み出せるがどうがが試験される。
すなわち、全てのメモリセルは疑似的に’ＨＪ （１
データ）が書き込まれた状態となっているため、未書き
込み状態のセルトランジスタＣｅ１ｌ十の読み出し試験
が行われるごとになる。ここで、ステップ１３において
、全てのメモリセルがｒ ＨＪとして読み出せない場合
には、ステップ２１に進んで、試験対象のＥＰＲＯ？１
はフェイルとされ、不良品として廃棄される。
データ）が書き込まれた状態となっているため、未書き
込み状態のセルトランジスタＣｅ１ｌ十の読み出し試験
が行われるごとになる。ここで、ステップ１３において
、全てのメモリセルがｒ ＨＪとして読み出せない場合
には、ステップ２１に進んで、試験対象のＥＰＲＯ？１
はフェイルとされ、不良品として廃棄される。
引き続き、ステップ１４に進んで、ステップ１２と逆の
ビット線接続、すなわち、セルトランジスタＣｅｌｌ＋
に接続されているビット線Ｂｉｔ十が遮断され、セルト
ランジスタＣｅ１ｌ−に接続されているビット線Ｂｉｔ
−がセンスアンプ８に接続される。具体的に、信号Ａ
Ｌ Ｌ Ｗは低レベル「Ｌ」、信号”ＡＬＬ−が高レベ
ルｒＨＪなので、信号Ｄａ ｔａ−を高レベルｒｌ（Ｊ
とし信号Ｄａ ｔａ十を低レベルｒ Ｌ Ｊとすること
によって、ＮＯＲゲートＬＣ，の出力を高レベルｒＨＪ
とし。
ビット線接続、すなわち、セルトランジスタＣｅｌｌ＋
に接続されているビット線Ｂｉｔ十が遮断され、セルト
ランジスタＣｅ１ｌ−に接続されているビット線Ｂｉｔ
−がセンスアンプ８に接続される。具体的に、信号Ａ
Ｌ Ｌ Ｗは低レベル「Ｌ」、信号”ＡＬＬ−が高レベ
ルｒＨＪなので、信号Ｄａ ｔａ−を高レベルｒｌ（Ｊ
とし信号Ｄａ ｔａ十を低レベルｒ Ｌ Ｊとすること
によって、ＮＯＲゲートＬＣ，の出力を高レベルｒＨＪ
とし。
ＮＯＲケ−）ＬＣ４，ＬＣ：＋、ＬＣ４（ｆ）出力ヲａ
１／ ヘルｒ Ｌ Ｊとする。これにより、試験制御
用トランジスタＴＩ−がオン状態でトランジスタＴｇ−
がオフ状態となり、また、試験制御用トランジスタＴＩ
＋がオフ状態でトランジスタＴｇ＋がオフ状態となり、
従って、ピント線Ｂｉｔ十が遮断され且つビット線Ｂｉ
ｔ−がセンスアンプ８に接続されることになる。さらに
、ステップ１５に進んで、全てのメモリセルがｒＪとし
て読み出せるかどうかが試験される。すなわち、全ての
メモリセルは疑似的にｒＬｊ （０データ）が書き込ま
れた状態となっているため、未書き込み状態のセルトラ
ンジスタＣｅ１ｌ−の読み出し試験が行われることにな
る。ここで、ステップ１５において、全てのメモリセル
が「Ｌｌとして読み出せない場合には、ステップ２１に
進んで、試験対象のＥＰＩ？ＱＭはフェイルとされ、不
良品として廃棄される。そして、ステップ１５において
、全てのメモリセルがｒｌ、Ｊとして読み出せると、す
なわち、ステップ１３および１５を通過してメモリセル
を構成する全てのトランジスタが未書き込み状態での全
てのメモリセルに対するｒＨＪおよびｒＬ」の書込／読
出試験を通過すると、ステップ１６に進んで全てのメモ
リセルに対する書き込み処理が行われる。
１／ ヘルｒ Ｌ Ｊとする。これにより、試験制御
用トランジスタＴＩ−がオン状態でトランジスタＴｇ−
がオフ状態となり、また、試験制御用トランジスタＴＩ
＋がオフ状態でトランジスタＴｇ＋がオフ状態となり、
従って、ピント線Ｂｉｔ十が遮断され且つビット線Ｂｉ
ｔ−がセンスアンプ８に接続されることになる。さらに
、ステップ１５に進んで、全てのメモリセルがｒＪとし
て読み出せるかどうかが試験される。すなわち、全ての
メモリセルは疑似的にｒＬｊ （０データ）が書き込ま
れた状態となっているため、未書き込み状態のセルトラ
ンジスタＣｅ１ｌ−の読み出し試験が行われることにな
る。ここで、ステップ１５において、全てのメモリセル
が「Ｌｌとして読み出せない場合には、ステップ２１に
進んで、試験対象のＥＰＩ？ＱＭはフェイルとされ、不
良品として廃棄される。そして、ステップ１５において
、全てのメモリセルがｒｌ、Ｊとして読み出せると、す
なわち、ステップ１３および１５を通過してメモリセル
を構成する全てのトランジスタが未書き込み状態での全
てのメモリセルに対するｒＨＪおよびｒＬ」の書込／読
出試験を通過すると、ステップ１６に進んで全てのメモ
リセルに対する書き込み処理が行われる。
尚、ステップ１６の全セルに対する書き込み処理以降、
信号ＡＬＬ−は高レベルｒＨ，となる。また、このステ
ップ】６の書き込み処理で、全てのセルトランジスタＣ
ｅ１ｌ−、Ｃｅｌｌ＋は、フローティングゲートに電子
が注入された状態となり、選択されたセルトランジスタ
Ｃｅｌ １− 、 Ｃｅｌｌ＋も非導通状態となる。
信号ＡＬＬ−は高レベルｒＨ，となる。また、このステ
ップ】６の書き込み処理で、全てのセルトランジスタＣ
ｅ１ｌ−、Ｃｅｌｌ＋は、フローティングゲートに電子
が注入された状態となり、選択されたセルトランジスタ
Ｃｅｌ １− 、 Ｃｅｌｌ＋も非導通状態となる。
そして、ステップ１７に進んで、ビット線Ｂｉｔ−。
Ｂｉｔ十の接続が制御され、セルトランジスタＣｅｌｌ
＋に接続されているビット線Ｂｉｔ十が接地ＧＮＤに接
続され、セルトランジスタＣｅ１１−に接続されている
ビット線Ｂｉｔ−がセンスアンプ８に接続される。すな
わち、ステップ１６より後の段階では、信号ＡＬＩＪが
高レベルｒＨＪ 、信号“＾ＬＬ−が低レベルｒＬ」で
あるため、信号Ｄａ ｔａ−を高レベルｒ）（Ｊとし信
号Ｄａ ｔａ＋を低レベルｒＬ」とすることによって、
ＮＯＲゲートＬＣＩ、ＬＣ３，ＬＣ４の出力を低レベル
ｒＬＪとし、 ＮＯＲゲートＬＣ，の出力を高レベルｒ
Ｈｕとする。これにより、試験制御用トランジスタＴＩ
＋がオン状態でトランジスタＴｇ＋がオン状態となり、
また、試験制御用トランジスタＴＩ−がオン状態でトラ
ンジスタＴｇ−がオフ状態となり、従って、ビット線Ｂ
ｉｔ十が接地ＧＮＤに接続され且つビット線Ｂｉｔ−が
センスアンプ８に接続されることになる。さらに、ステ
ップ１８に進んで、全てのメモリセルがｒＨＪとして読
み出せるかどうかが試験される。
＋に接続されているビット線Ｂｉｔ十が接地ＧＮＤに接
続され、セルトランジスタＣｅ１１−に接続されている
ビット線Ｂｉｔ−がセンスアンプ８に接続される。すな
わち、ステップ１６より後の段階では、信号ＡＬＩＪが
高レベルｒＨＪ 、信号“＾ＬＬ−が低レベルｒＬ」で
あるため、信号Ｄａ ｔａ−を高レベルｒ）（Ｊとし信
号Ｄａ ｔａ＋を低レベルｒＬ」とすることによって、
ＮＯＲゲートＬＣＩ、ＬＣ３，ＬＣ４の出力を低レベル
ｒＬＪとし、 ＮＯＲゲートＬＣ，の出力を高レベルｒ
Ｈｕとする。これにより、試験制御用トランジスタＴＩ
＋がオン状態でトランジスタＴｇ＋がオン状態となり、
また、試験制御用トランジスタＴＩ−がオン状態でトラ
ンジスタＴｇ−がオフ状態となり、従って、ビット線Ｂ
ｉｔ十が接地ＧＮＤに接続され且つビット線Ｂｉｔ−が
センスアンプ８に接続されることになる。さらに、ステ
ップ１８に進んで、全てのメモリセルがｒＨＪとして読
み出せるかどうかが試験される。
すなわち、全てのメモリセルは疑似的にｒ ＨＪ（１デ
ータ）が書き込まれた状態となっているため、書き込み
状態のセルトランジスタＣｅ１ｌ−の読み出し試験が行
われることになる。ここで、ステップ１８において、全
てのメモリセルがｒＨＪとして読み出せない場合には、
ステップ２１に進んで、試験対象のＥＦＲＯＭはフェイ
ルとされ、不良品として廃棄される。
ータ）が書き込まれた状態となっているため、書き込み
状態のセルトランジスタＣｅ１ｌ−の読み出し試験が行
われることになる。ここで、ステップ１８において、全
てのメモリセルがｒＨＪとして読み出せない場合には、
ステップ２１に進んで、試験対象のＥＦＲＯＭはフェイ
ルとされ、不良品として廃棄される。
引き続き、ステップ１９に進んで、ステップ１７と逆の
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ−
に接続されているビット線Ｂｉｔ−が接地ＧＮＤに接続
され、セルトランジスタＣｅｌｌ＋に接続されているビ
ット線Ｂｉｔ十がセンスアンプ８に接続される。具体的
に、信号ＡＬＬ−が高レベルｒ）（Ｊ 、信号”ＡＬＬ
−が低レベルｒＬｊなので、信号Ｄａ ｔａ−を低レベ
ルｒｌ、Ｊとし信号Ｄａ ｔａ＋を高レベルｒ）（Ｊと
することによって、ＮＯＲゲートＬＣ＋ 、 ＬＣｚ、
ＬＣｓの出力を低レベルｒｌＪとし、 Ｎｏｔ？ゲー
トＬＣ４の出力を高レベルｒｌ（Ｊとする。これにより
、試験制御用トランジスタＴＩ＋がオン状態でトランジ
スタＴｇ＋がオフ状態となり、また、試験制御用トラン
ジスタＴＩ−がオン状態でトランジスタＴｇ−がオン状
態となり、従って、ビット線Ｂｉｔ−が接地ＧＮＤに接
続され且つビット線Ｂｉｔ＋がセンスアンプ８に接続さ
れることになる。さらに、ステップ２０に進んで、全て
のメモリセルがｒｌ、Ｊとして読み出せるかどうかが試
験される。すなわち、全てのメモリセルは疑似的にｒＬ
」 （０データ）が書き込まれた状態なので、未書き込
み状態のセルトランジスタＣｅｌｌ＋の試験読み出し試
験が行われることになる。
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ−
に接続されているビット線Ｂｉｔ−が接地ＧＮＤに接続
され、セルトランジスタＣｅｌｌ＋に接続されているビ
ット線Ｂｉｔ十がセンスアンプ８に接続される。具体的
に、信号ＡＬＬ−が高レベルｒ）（Ｊ 、信号”ＡＬＬ
−が低レベルｒＬｊなので、信号Ｄａ ｔａ−を低レベ
ルｒｌ、Ｊとし信号Ｄａ ｔａ＋を高レベルｒ）（Ｊと
することによって、ＮＯＲゲートＬＣ＋ 、 ＬＣｚ、
ＬＣｓの出力を低レベルｒｌＪとし、 Ｎｏｔ？ゲー
トＬＣ４の出力を高レベルｒｌ（Ｊとする。これにより
、試験制御用トランジスタＴＩ＋がオン状態でトランジ
スタＴｇ＋がオフ状態となり、また、試験制御用トラン
ジスタＴＩ−がオン状態でトランジスタＴｇ−がオン状
態となり、従って、ビット線Ｂｉｔ−が接地ＧＮＤに接
続され且つビット線Ｂｉｔ＋がセンスアンプ８に接続さ
れることになる。さらに、ステップ２０に進んで、全て
のメモリセルがｒｌ、Ｊとして読み出せるかどうかが試
験される。すなわち、全てのメモリセルは疑似的にｒＬ
」 （０データ）が書き込まれた状態なので、未書き込
み状態のセルトランジスタＣｅｌｌ＋の試験読み出し試
験が行われることになる。
ステップ２０において、全てのメモリセルがｒＬ」とし
て読み出せると、すなわち、全てのメモリセルに対する
ｒ ｌ、 Ｊの書込／読出試験を通過すると、ステップ
２２に進んで、Ｆ、ＦＲＯＭのメモリセルに対する書込
／読出試験が通過したとして次のテストが行われる。尚
、ステップ２０において、全てのメモリセルがｒｌ、Ｊ
として読み出せない場合には、ステップ２１に進んで、
試験対象のＥＦＲＯＭはフェイルとされ、不良品として
廃棄される。
て読み出せると、すなわち、全てのメモリセルに対する
ｒ ｌ、 Ｊの書込／読出試験を通過すると、ステップ
２２に進んで、Ｆ、ＦＲＯＭのメモリセルに対する書込
／読出試験が通過したとして次のテストが行われる。尚
、ステップ２０において、全てのメモリセルがｒｌ、Ｊ
として読み出せない場合には、ステップ２１に進んで、
試験対象のＥＦＲＯＭはフェイルとされ、不良品として
廃棄される。
第４図は本発明の書き換え可能な不揮発性半導体記憶装
置の他の実施例を示すブロック回路図である。
置の他の実施例を示すブロック回路図である。
第４図に示すＥＦＲＯＭは第２図のＥＰｌ？ＯＭと基本
的に同一の構成とされているが、本実施例では、メモリ
セルを構成する２つのトランジスタＣｅ１ｌ−＋Ｃｅｌ
ｌ＋がビット線Ｂｉｔ−、Ｂｉｔ十を介して直接にセン
スアンプ８に接続されている。ここで、ビット線Ｂｉｔ
−には、電源Ｖｃｃとのスイッチングを行う試験制御用
トランジスタＴＩ’−および接地ＧＮＤとのスイッチン
グを行う試験制御用トランジスタＴｇ’−が接続され、
また、ビット線Ｂｉｔ十には、電源Ｖｃｃとのスイッチ
ングを行う試験制御用トランジスタＴｉ”＋および接地
ＧＮＤとのスイッチングを行う試験制御用トランジスタ
Ｔｇ’十が接続されている。そして、これらの試験制御
用トランジスタＴＩ’−，Ｔｇ’−；Ｔｌ’＋。
的に同一の構成とされているが、本実施例では、メモリ
セルを構成する２つのトランジスタＣｅ１ｌ−＋Ｃｅｌ
ｌ＋がビット線Ｂｉｔ−、Ｂｉｔ十を介して直接にセン
スアンプ８に接続されている。ここで、ビット線Ｂｉｔ
−には、電源Ｖｃｃとのスイッチングを行う試験制御用
トランジスタＴＩ’−および接地ＧＮＤとのスイッチン
グを行う試験制御用トランジスタＴｇ’−が接続され、
また、ビット線Ｂｉｔ十には、電源Ｖｃｃとのスイッチ
ングを行う試験制御用トランジスタＴｉ”＋および接地
ＧＮＤとのスイッチングを行う試験制御用トランジスタ
Ｔｇ’十が接続されている。そして、これらの試験制御
用トランジスタＴＩ’−，Ｔｇ’−；Ｔｌ’＋。
Ｔｇ”＋は、論理回路（ＡＮＤゲートＬＣｓ、 ＬＣａ
、 ＬＣ？、 ＬＣｅ）を介して書込信号ＡＬＬＷ、
”ＡＬＬＷ（ＡＬＬ讐の反転信号）およびデータＤａ
ｔａ＋ 、 Ｄａ ｔａ−により制御されるようになっ
ている。
、 ＬＣ？、 ＬＣｅ）を介して書込信号ＡＬＬＷ、
”ＡＬＬＷ（ＡＬＬ讐の反転信号）およびデータＤａ
ｔａ＋ 、 Ｄａ ｔａ−により制御されるようになっ
ている。
本実施例のＥＦＲＯＭにおいては、全てのメモリセルが
消去された後、すなわち、全てのセルトランジスタＣｅ
１ｌ−、Ｃｅｌｌ＋が未書き込み状態において、ビット
線Ｂｉｔ−、Ｂｉｔ十の片方に接続された試験制御用ト
ランジスタＴＩ’−またはＴＩ’十をスイッチオンとし
て電源Ｖｃｃに接続し、疑似的にメモリセルをｒＨＪ
（１データ）またはｒＬ」 （０データ）が書き込まれ
た状態として続出試験を行うようになっている。さらに
、全てのメモリセルを書き込んだ後、すなわち、全ての
セルトランジスタＣｅ１Ｌ＋Ｃｅｌｌ＋が書き込み状態
において、ビット線Ｂｉｔ−。
消去された後、すなわち、全てのセルトランジスタＣｅ
１ｌ−、Ｃｅｌｌ＋が未書き込み状態において、ビット
線Ｂｉｔ−、Ｂｉｔ十の片方に接続された試験制御用ト
ランジスタＴＩ’−またはＴＩ’十をスイッチオンとし
て電源Ｖｃｃに接続し、疑似的にメモリセルをｒＨＪ
（１データ）またはｒＬ」 （０データ）が書き込まれ
た状態として続出試験を行うようになっている。さらに
、全てのメモリセルを書き込んだ後、すなわち、全ての
セルトランジスタＣｅ１Ｌ＋Ｃｅｌｌ＋が書き込み状態
において、ビット線Ｂｉｔ−。
Ｂｉｔ十の片方に接続された試験制御用トランジスタＴ
ｇｌ−またはＴｇ”十をスイッチオンとして接地ＧＮ
Ｄに接続し、疑偵的にメモリセルをｒＬＪ （Ｏデー
タ）またはｒＨＪ （ｌデータ）が書き込まれた状態
とじて続出試験を行うようになっている。
ｇｌ−またはＴｇ”十をスイッチオンとして接地ＧＮ
Ｄに接続し、疑偵的にメモリセルをｒＬＪ （Ｏデー
タ）またはｒＨＪ （ｌデータ）が書き込まれた状態
とじて続出試験を行うようになっている。
次に、第４図のＥＦＲＯＭにおける試験処理を説明する
。本実施例の試験処理は、第３図のフローチャートによ
って示すことができるが、第２図のＥＦＲＯＭとでは、
ステップ１２．１４．１７．１９におけるビット線の接
続処理が異なっている。
。本実施例の試験処理は、第３図のフローチャートによ
って示すことができるが、第２図のＥＦＲＯＭとでは、
ステップ１２．１４．１７．１９におけるビット線の接
続処理が異なっている。
以下、第３図および第４図を参照して、第４図のＥＰＲ
ＯＭの試験処理（主に、ステップ１２．１４．１７．１
９の処理）を説明する。
ＯＭの試験処理（主に、ステップ１２．１４．１７．１
９の処理）を説明する。
第３図に示されるように、まず、ステップ１０でＥＰＩ
？ＯＭのメモリセルに対する書込／読出試験がエントリ
ーされると、まず、ステップ１１において、例えば、紫
外線を照射して全てのメモリセルを消去する。次に、ス
テップ１２でビット線Ｂｉｔ−，Ｂｉｔ＋の接続が制御
され、セルトランジスタＣｅ１ｌ−に接続されているビ
ット線Ｂｉｔ−が電源Ｖｃｃに接続される。すなわち、
ステップ１６より前の段階では、信号ＡＬＬ動く低レベ
ル「Ｌ」、信号”ＡＬＩＪが高レベルｒＨＪであるため
、信号Ｄａ ｔａ−を高レベルｒｌ（Ｊとし信号Ｄａ
ｔａ十を低レベルｒＬＪとすることによって、ＡＮＤゲ
ートＬＣｂ、ＬＣｌ、ＬＣｅの出力を低レベルｒＬＪと
し、＾ＮＤゲートＬＣ，の出力を高レベルｒＨＪとする
。これにより、試験制御用トランジスタＴ！’＋がオフ
状態でトランジスタＴｇ”＋がオフ状態となり、また、
試験制御用トランジスタＴｉ°−がオン状態でトランジ
スタＴｇ’−がオフ状態となり、従って、ビット線層ｔ
−が電源Ｖｃｃに接続されることになる。
？ＯＭのメモリセルに対する書込／読出試験がエントリ
ーされると、まず、ステップ１１において、例えば、紫
外線を照射して全てのメモリセルを消去する。次に、ス
テップ１２でビット線Ｂｉｔ−，Ｂｉｔ＋の接続が制御
され、セルトランジスタＣｅ１ｌ−に接続されているビ
ット線Ｂｉｔ−が電源Ｖｃｃに接続される。すなわち、
ステップ１６より前の段階では、信号ＡＬＬ動く低レベ
ル「Ｌ」、信号”ＡＬＩＪが高レベルｒＨＪであるため
、信号Ｄａ ｔａ−を高レベルｒｌ（Ｊとし信号Ｄａ
ｔａ十を低レベルｒＬＪとすることによって、ＡＮＤゲ
ートＬＣｂ、ＬＣｌ、ＬＣｅの出力を低レベルｒＬＪと
し、＾ＮＤゲートＬＣ，の出力を高レベルｒＨＪとする
。これにより、試験制御用トランジスタＴ！’＋がオフ
状態でトランジスタＴｇ”＋がオフ状態となり、また、
試験制御用トランジスタＴｉ°−がオン状態でトランジ
スタＴｇ’−がオフ状態となり、従って、ビット線層ｔ
−が電源Ｖｃｃに接続されることになる。
さらに、ステップ１３に進んで、全てのメモリセルがｒ
）（Ｊとして読み出せるかどうかが試験されるのは、第
２図のＥＦＲＯＭと同様であり、以下のステップ１５，
１６，１８，２０，２１．２２も第２図のＥＦＲＯＭと
同様である。
）（Ｊとして読み出せるかどうかが試験されるのは、第
２図のＥＦＲＯＭと同様であり、以下のステップ１５，
１６，１８，２０，２１．２２も第２図のＥＦＲＯＭと
同様である。
引き続き、ステップ１４に進んで、ステップ１２と逆の
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ十
に接続されているビット線Ｂｉｔ十が電源Ｖｃｃに接続
される。具体的に、信号ＡＬＬ−が低レベルｒｌＪなの
で、信号Ｄａ ｔａ−を低レベルｒｌ、Ｊとし信号Ｄａ
ｔａ＋を高レベル「ＨＪとすることによって、ＡＮＤ
ゲートＬＣｓ、ＬＣａ、ＬＣｓの出力を低レベル「ＬＪ
とし、ＡＮＤゲートＬＣ？の出力を高レベルｒＨＪとす
る。これにより、試験制御用トランジスタＴＩ’十がオ
ン状態でトランジスタＴｇ°＋がオフ状態となり、また
、試験制御用トランジスタＴＩ’−がオフ状態でトラン
ジスタＴｇ’−がオフ状態となり、従って、ビット線Ｂ
ｉｔ＋が電源Ｖｃｃ、に接続されることになる。
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ十
に接続されているビット線Ｂｉｔ十が電源Ｖｃｃに接続
される。具体的に、信号ＡＬＬ−が低レベルｒｌＪなの
で、信号Ｄａ ｔａ−を低レベルｒｌ、Ｊとし信号Ｄａ
ｔａ＋を高レベル「ＨＪとすることによって、ＡＮＤ
ゲートＬＣｓ、ＬＣａ、ＬＣｓの出力を低レベル「ＬＪ
とし、ＡＮＤゲートＬＣ？の出力を高レベルｒＨＪとす
る。これにより、試験制御用トランジスタＴＩ’十がオ
ン状態でトランジスタＴｇ°＋がオフ状態となり、また
、試験制御用トランジスタＴＩ’−がオフ状態でトラン
ジスタＴｇ’−がオフ状態となり、従って、ビット線Ｂ
ｉｔ＋が電源Ｖｃｃ、に接続されることになる。
さらに、ステップ１５に進んで、全てのメモリセルがｒ
ｌ、Ｊとして読み出せるかどうかが試験される。
ｌ、Ｊとして読み出せるかどうかが試験される。
そして、ステップ１６に進んで全てのメモリセルに対す
る書き込み処理が行われる。尚、ステップ１６の全セル
に対する書き込み処理以降、信号ＡＬＩＪは高レベルｒ
ＨＪとなる。
る書き込み処理が行われる。尚、ステップ１６の全セル
に対する書き込み処理以降、信号ＡＬＩＪは高レベルｒ
ＨＪとなる。
さらに、ステップ１７に進んで、ビット線Ｂｉｔ−。
Ｂｉｔ十の接続が制御され、セルトランジスタＣｅｌｌ
＋に接続されているビット線Ｂｉｔ＋が接地ＧＮＤに接
続される。すなわち、ステップ１６より後の段階では、
信号ＡＬＬ−が高レベルｒ）（Ｊ、信号”ＡＬＬ−が低
レベル「Ｌ」であるため、信号Ｄａ ｔａ−を低レベル
「Ｌ」とし信号Ｄａ ｔａ＋を高レベルｒＨＪとするこ
とによって、ＡＮＤゲー） ＬＣａ、 ＬＣ７，Ｉ、Ｃ
８の出力を低レベルｒＬ」とし、へＮＤゲー）ＬＣ６の
出力を高レベルｒ）（Ｊとする。これにより、試験制御
用トランジスタＴＩ’＋がオフ状態でトランジスタＴｇ
’十がオン状態となり、また、試験制御用トランジスタ
ＴＩ’−がオフ状態でトランジスタＴｇ’−がオフ状態
となり、従って、ビット線層ｔ＋が接地ＧＮＤに接続さ
れる。さらに、ステップ１８に進んで、全てのメモリセ
ルが「Ｈ」として読み出せるかどうかが試験される。
＋に接続されているビット線Ｂｉｔ＋が接地ＧＮＤに接
続される。すなわち、ステップ１６より後の段階では、
信号ＡＬＬ−が高レベルｒ）（Ｊ、信号”ＡＬＬ−が低
レベル「Ｌ」であるため、信号Ｄａ ｔａ−を低レベル
「Ｌ」とし信号Ｄａ ｔａ＋を高レベルｒＨＪとするこ
とによって、ＡＮＤゲー） ＬＣａ、 ＬＣ７，Ｉ、Ｃ
８の出力を低レベルｒＬ」とし、へＮＤゲー）ＬＣ６の
出力を高レベルｒ）（Ｊとする。これにより、試験制御
用トランジスタＴＩ’＋がオフ状態でトランジスタＴｇ
’十がオン状態となり、また、試験制御用トランジスタ
ＴＩ’−がオフ状態でトランジスタＴｇ’−がオフ状態
となり、従って、ビット線層ｔ＋が接地ＧＮＤに接続さ
れる。さらに、ステップ１８に進んで、全てのメモリセ
ルが「Ｈ」として読み出せるかどうかが試験される。
引き続き、ステップ１９に進んで、ステップ１７と逆の
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ−
に接続されているビット線Ｂｉｔ−が接地ＧＮＤに接続
される。すなわち、ステップ１６より後の段階では、信
号ＡＬＬ−が高レベルｒＨＪ、信号”ＡＬＬ−が低レベ
ルｒＬＪなので、信号Ｄａ ｔａ−を高レベルＶ ＨＪ
とし信号Ｄａ ｔａ＋を低レベルｒ Ｌ Ｊとすること
によって、ＡＮＤゲートＬＣｓ、 ＬＣａ、ＬＣｔの出
力を低レベルｒＬＪとし、 ＡＮＤゲートＬＣ１ｌの出
力を高レベルｒ）（Ｊとする。これにより、試験制御用
トランジスタＴＩ’十がオフ状態でトランジスタＴｇ”
十がオフ状態となり、また、試験制御用トランジスタＴ
ｉ゛−がオフ状態でトランジスタＴｇ’−がオン状態と
なり、従って、ビット線Ｂｉｔ−が接地ＧＮＤに接続さ
れる。
ビット線接続、すなわち、セルトランジスタＣｅ１ｌ−
に接続されているビット線Ｂｉｔ−が接地ＧＮＤに接続
される。すなわち、ステップ１６より後の段階では、信
号ＡＬＬ−が高レベルｒＨＪ、信号”ＡＬＬ−が低レベ
ルｒＬＪなので、信号Ｄａ ｔａ−を高レベルＶ ＨＪ
とし信号Ｄａ ｔａ＋を低レベルｒ Ｌ Ｊとすること
によって、ＡＮＤゲートＬＣｓ、 ＬＣａ、ＬＣｔの出
力を低レベルｒＬＪとし、 ＡＮＤゲートＬＣ１ｌの出
力を高レベルｒ）（Ｊとする。これにより、試験制御用
トランジスタＴＩ’十がオフ状態でトランジスタＴｇ”
十がオフ状態となり、また、試験制御用トランジスタＴ
ｉ゛−がオフ状態でトランジスタＴｇ’−がオン状態と
なり、従って、ビット線Ｂｉｔ−が接地ＧＮＤに接続さ
れる。
さらに、ステップ２０に進んで、全てのメモリセルがｒ
ｌ、３として読み出せるかどうかが試験される。
ｌ、３として読み出せるかどうかが試験される。
さらに、ステップ２０において、全てのメモリセルがｒ
ＬＪとして読み出せると、すなわち、全てのメモリセル
に対するｒＩ、Ｊの書込／読出試験を通過すると、ステ
ップ２２に進んで、ＥＰＲＯｙＩのメモリセルに対する
書込／読出試験が通過したとして次のテストが行われる
。
ＬＪとして読み出せると、すなわち、全てのメモリセル
に対するｒＩ、Ｊの書込／読出試験を通過すると、ステ
ップ２２に進んで、ＥＰＲＯｙＩのメモリセルに対する
書込／読出試験が通過したとして次のテストが行われる
。
以上、説明した本発明に係る書き換え可能な不揮発性半
導体記憶装置の実施例において、信号ＡＬＬＷ、”ＡＬ
ＬＷ、Ｄａｔａ−、Ｄａｔａ十等の信号レベルおよび各
試験制御用トランジスタを制御する論理ゲートは、上述
した以外にも様々な構成とすることができるのはもちろ
んである。
導体記憶装置の実施例において、信号ＡＬＬＷ、”ＡＬ
ＬＷ、Ｄａｔａ−、Ｄａｔａ十等の信号レベルおよび各
試験制御用トランジスタを制御する論理ゲートは、上述
した以外にも様々な構成とすることができるのはもちろ
んである。
上述したように、本実施例の書き換え可能な不揮発性半
導体記憶装置によれば、メモリセルを構成する一対のＦ
ＡＭＩＳ トランジスタＣｅｌｌ＋、Ｃｅ１ｌ−の双方
に書き込みがなされている場合、並びに、双方に書き込
みがなされていない場合にデータを読み出すことを可能
とすることにより、例えば、数分〜数十分の長時間を要
する紫外線消去の工程を一回少なくして、書き換え可能
な不揮発性半導体記憶装置におけるメモリセルの書込／
読出試験の実行時間を減少することができる。
導体記憶装置によれば、メモリセルを構成する一対のＦ
ＡＭＩＳ トランジスタＣｅｌｌ＋、Ｃｅ１ｌ−の双方
に書き込みがなされている場合、並びに、双方に書き込
みがなされていない場合にデータを読み出すことを可能
とすることにより、例えば、数分〜数十分の長時間を要
する紫外線消去の工程を一回少なくして、書き換え可能
な不揮発性半導体記憶装置におけるメモリセルの書込／
読出試験の実行時間を減少することができる。
以上において、ＦＡＭＩＳ ｌ−ランジスタは、ゲート
電極と基板との間の絶縁膜が酸化膜であるＦＡＭＯ５を
含むと共に、例えば、該絶縁膜が窒化膜（ＳｉＮ）等で
構成されたものを含むのはいうまでもない。
電極と基板との間の絶縁膜が酸化膜であるＦＡＭＯ５を
含むと共に、例えば、該絶縁膜が窒化膜（ＳｉＮ）等で
構成されたものを含むのはいうまでもない。
［発明の効果］
以上、詳述したように、本発明によれば、長時間を要す
る消去処理の回数を減少し、各メモリセルに実データを
書き込むことなく０データおよび１データを疑似的に読
み出すことによって、試験時間を短縮して安価な製品を
供給することができる。
る消去処理の回数を減少し、各メモリセルに実データを
書き込むことなく０データおよび１データを疑似的に読
み出すことによって、試験時間を短縮して安価な製品を
供給することができる。
第１図は本発明に係る書き換え可能な不揮発性半導体記
憶装置の原理を示すブロック図、第２図は本発明の書き
換え可能な不揮発性半導体記憶装置の一実施例を示すブ
ロック回路図、第３図は第２図の書き換え可能な不揮発
性半導体記憶装置の試験処理の一例を示すフローチャー
ト、 第４図は本発明の書き換え可能な不揮発性半導体記憶装
置の他の実施例を示すブロック回路図、第５図は従来の
書き換え可能な不揮発性半導体記憶装置の一例を示すブ
ロック回路図、第６図は第５図の書き換え可能な不揮発
性半導体記憶装置の試験処理の一例を示すフローチャー
トである。 （符号の説明） １・・・全セルトランジスタ消去手段、２・・・第１の
試験手段、 ３・・・第２の試験手段、 ４・・・全セルトランジスタ書込手段、５・・・第３の
試験手段、 ６・・・第４の試験手段、 ７・・・書込回路、 ８・・・センスアンプ、 ９・・・続出・書込制御回路。 本発明に係る書き換え可能な不揮発性半導体記憶装置の
原理を示すブロック 第１図 従来の書き換え可能な不揮発性半導体記憶装置の一例を
示すフロック回路図 第５図
憶装置の原理を示すブロック図、第２図は本発明の書き
換え可能な不揮発性半導体記憶装置の一実施例を示すブ
ロック回路図、第３図は第２図の書き換え可能な不揮発
性半導体記憶装置の試験処理の一例を示すフローチャー
ト、 第４図は本発明の書き換え可能な不揮発性半導体記憶装
置の他の実施例を示すブロック回路図、第５図は従来の
書き換え可能な不揮発性半導体記憶装置の一例を示すブ
ロック回路図、第６図は第５図の書き換え可能な不揮発
性半導体記憶装置の試験処理の一例を示すフローチャー
トである。 （符号の説明） １・・・全セルトランジスタ消去手段、２・・・第１の
試験手段、 ３・・・第２の試験手段、 ４・・・全セルトランジスタ書込手段、５・・・第３の
試験手段、 ６・・・第４の試験手段、 ７・・・書込回路、 ８・・・センスアンプ、 ９・・・続出・書込制御回路。 本発明に係る書き換え可能な不揮発性半導体記憶装置の
原理を示すブロック 第１図 従来の書き換え可能な不揮発性半導体記憶装置の一例を
示すフロック回路図 第５図
Claims (1)
- 【特許請求の範囲】 １、複数の書き換え可能な不揮発性メモリセルを書き込
み状態が反転された２つのセルトランジスタ（Ｃｅｌｌ
−、Ｃｅｌｌ＋）で構成し、該各メモリセルの書き込み
状態を当該メモリセルを構成する２つのセルトランジス
タのそれぞれに接続された第１および第２のビット線（
Ｂｉｔ−、Ｂｉｔ＋）を介して差動増幅型の検出回路（
８）により検出し、当該メモリセルの内容を読み出すよ
うにした書き換え可能な不揮発性半導体記憶装置であっ
て、 前記複数のメモリセルを構成する全てのセルトランジス
タを消去する全セルトランジスタ消去手段（１）と、 前記メモリセルを構成する一方のセルトランジスタ（Ｃ
ｅｌｌ−）に接続されている前記第１のビット線（Ｂｉ
ｔ−）を遮断すると共に、前記メモリセルを構成する他
方のセルトランジスタ（Ｃｅｌｌ＋）に接続されている
前記第２のビット線（Ｂｉｔ＋）を前記差動増幅型の検
出回路に接続して第１の書き込みレベル（Ｈ）の試験を
行う第１の試験手段（２）と、前記第２のビット線（Ｂ
ｉｔ＋）を遮断すると共に、前記第１のビット線（Ｂｉ
ｔ−）を前記検出回路（８）に接続して第２の書き込み
レベル（Ｌ）の試験を行う第２の試験手段（３）と、 前記複数のメモリセルを構成する全てのセルトランジス
タを書き込み状態とする全セルトランジスタ書込手段（
４）と、 前記第２のビット線（Ｂｉｔ＋）を接地（ＧＮＤ）に接
続すると共に、前記第１のビット線（Ｂｉｔ−）を前記
検出回路（８）に接続して前記第１の書き込みレベル（
Ｈ）の試験を行う第３の試験手段（５）と、前記第１の
ビット線（Ｂｉｔ−）を接地（ＧＮＤ）に接続すると共
に、前記第２のビット線（Ｂｉｔ＋）を前記検出回路（
８）に接続して前記第２の書き込みレベル（Ｌ）の試験
を行う第４の試験手段（６）とを具備し、前記全てのメ
モリセルの書込／読出試験を実行するようにしたことを
特徴とする書き換え可能な不揮発性半導体記憶装置。 ２、前記セルトランジスタは、フローティング・ゲート
・アバランシェ・インジェクションＭＩＳ（ＦＡＭＩＳ
）トランジスタで構成されている請求項第１項に記載の
書き換え可能な不揮発性半導体記憶装置。 ３、前記第１のビット線（Ｂｉｔ−）または第２のビッ
ト線（Ｂｉｔ＋）の一方の遮断処理は、前記各メモリセ
ルの２つのトランジスタ（Ｃｅｌｌ−；Ｃｅｌｌ＋）の
それぞれと前記差動増幅型の検出回路（８）の間に設け
られ、メモリセルの試験時に制御されるスイッチング素
子（Ｔｉ−、Ｔｇ−；Ｔｉ＋、Ｔｇ＋）によって行われ
る請求項第１項に記載の書き換え可能な不揮発性半導体
記憶装置。 ４、複数の書き換え可能な不揮発性メモリセルを書き込
み状態が反転された２つのセルトランジスタ（Ｃｅｌｌ
−、Ｃｅｌｌ＋）で構成し、該各メモリセルの書き込み
状態を当該メモリセルを構成する２つのセルトランジス
タのそれぞれに接続された第１および第２のビット線（
Ｂｉｔ−、Ｂｉｔ＋）を介して差動増幅型の検出回路（
８）により検出し、当該メモリセルの内容を読み出すよ
うにした書き換え可能な不揮発性半導体記憶装置であっ
て、 前記複数のメモリセルを構成する全てのセルトランジス
タを消去する全セルトランジスタ消去手段（１）と、 前記メモリセルを構成する一方のセルトランジスタ（Ｃ
ｅｌｌ−）に接続されている前記第１のビット線（Ｂｉ
ｔ−）を電源（Ｖｃｃ）に接続して第１の書き込みレベ
ル（Ｈ）の試験を行う第１の試験手段（２）と、前記メ
モリセルを構成する他方のセルトランジスタ（Ｃｅｌｌ
＋）に接続されている前記第２のビット線（Ｂｉｔ＋）
を前記電源（Ｖｃｃ）に接続して第２の書き込みレベル
（Ｌ）の試験を行う第２の試験手段（３）と、 前記複数のメモリセルを構成する全てのセルトランジス
タを書き込み状態とする全セルトランジスタ書込手段（
４）と、 前記第２のビット線（Ｂｉｔ＋）を接地（ＧＮＤ）に接
続して前記第１の書き込みレベル（Ｈ）の試験を行う第
３の試験手段（５）と、 前記第１のビット線（Ｂｉｔ−）を前記接地（ＧＮＤ）
に接続して前記第２の書き込みレベル（Ｌ）の試験を行
う第４の試験手段（６）とを具備し、前記全てのメモリ
セルの書込／読出試験を実行するようにしたことを特徴
とする書き換え可能な不揮発性半導体記憶装置。 ５、前記セルトランジスタは、フローティング・ゲート
・アバランシェ・インジェクションＭＩＳ（ＦＡＭＩＳ
）トランジスタで構成されている請求項第４項に記載の
書き換え可能な不揮発性半導体記憶装置。 ６、前記第１のビット線（Ｂｉｔ−）および第２のビッ
ト線（Ｂｉｔ＋）は、前記各メモリセルの２つのトラン
ジスタ（Ｃｅｌｌ−；Ｃｅｌｌ＋）のそれぞれと前記差
動増幅型の検出回路（８）の間に設けられ、該第１およ
び第２のビット線と前記電源（Ｖｃｃ）および接地（Ｇ
ＮＤ）との接続処理は、メモリセルの試験時に接続制御
されるスイッチング素子（Ｔｌ−、Ｔｇ−；Ｔｌ＋、Ｔ
ｇ＋）によって行われる請求項第４項に記載の書き換え
可能な不揮発性半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315781A JPH04188498A (ja) | 1990-11-22 | 1990-11-22 | 書き換え可能な不揮発性半導体記憶装置 |
| US07/795,147 US5237530A (en) | 1990-11-22 | 1991-11-20 | Frasable non-volatile semiconductor memory device having read/write test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315781A JPH04188498A (ja) | 1990-11-22 | 1990-11-22 | 書き換え可能な不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188498A true JPH04188498A (ja) | 1992-07-07 |
Family
ID=18069479
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| US5237530A (en) | 1993-08-17 |
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