JP2005077311A - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP2005077311A JP2005077311A JP2003309904A JP2003309904A JP2005077311A JP 2005077311 A JP2005077311 A JP 2005077311A JP 2003309904 A JP2003309904 A JP 2003309904A JP 2003309904 A JP2003309904 A JP 2003309904A JP 2005077311 A JP2005077311 A JP 2005077311A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor integrated
- integrated circuit
- circuit device
- monitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【課題】少ないゲート数でI/O端子の観測やコンタクトチェックを行う。
【解決手段】内部回路108との間で信号の入出力を行うI/O端子104、114と、内部状態をモニタするモニタ端子103とを備えた半導体集積回路装置101であって、一端をI/O端子に接続し、他端をモニタ端子に接続した、外部から制御可能なトランスファーゲート107、117を備える。
【選択図】 図1
【解決手段】内部回路108との間で信号の入出力を行うI/O端子104、114と、内部状態をモニタするモニタ端子103とを備えた半導体集積回路装置101であって、一端をI/O端子に接続し、他端をモニタ端子に接続した、外部から制御可能なトランスファーゲート107、117を備える。
【選択図】 図1
Description
本発明は、プリント基板等に実装された半導体集積回路装置のI/O端子の観測機能およびI/O端子とプリント基板間の電気的接続試験(コンタクトチェック)機能を備えた半導体集積回路装置に関する。
従来、プリント基板等に実装された半導体集積回路装置の端子状態を観測するには、I/Oセル内に形成したフリップフロップを直列接続したシフトレジスタを通して端子状態を観測するバウンダリスキャン法が用いられている(例えば、特許文献1参照)。
しかしながら、バウンダリスキャン法によるテスト回路でI/O端子を観測する場合、I/Oセル内部にシフトレジスタが必要となるため、ゲート数が多くなるという課題があり、チップ面積の増大につながる場合がある。
本発明は、かかる点に鑑みてなされたものであり、少ないゲート数でI/O端子の観測やコンタクトチェックが可能な半導体集積回路装置を提供することを目的とする。
本発明の第一の態様は、内部回路との間で信号の入出力を行うI/O端子と、内部状態をモニタするモニタ端子とを備えた半導体集積回路装置であって、一端を前記I/O端子に接続し、他端を前記モニタ端子に接続した、外部から制御可能なスイッチング手段を備える。この構成によれば、I/O端子とモニタ端子とを外部から制御可能なトランスファーゲート等のスイッチング手段で接続することで、従来構成のシフトレジスタに比べて少ないゲート数でI/O端子の観測やコンタクトチェックを行うことができる。
本発明の第二の態様は、第一の態様において、前記I/O端子に入力した信号の論理積を前記モニタ端子に出力する論理ゲートを備える。この構成によれば、複数端子の状態の同時観測やコンタクトチェックが可能となる。
本発明によれば、I/O端子とモニタ端子とを外部から制御可能なスイッチング手段で接続することで、従来構成のシフトレジスタに比べて少ないゲート数でI/O端子の観測やコンタクトチェックを行うことができる。
以下、本発明の実施の形態について、図面を参照して、詳細に説明する。図1は本発明の実施の形態1に係る半導体集積回路装置の構成を示す回路図である。なお、説明の簡略化のため、半導体集積回路装置の入出力端子(I/O端子)は2本、モニタ端子は1本の場合を想定する。
半導体集積回路装置101は、I/O端子モニタ回路102、112と、内部回路108と、テスト回路118とを備える。I/O端子モニタ回路102は、I/O端子104と、ドライバ105、106と、トランスファーゲート107とを備え、I/O端子104はドライバ105、106、トランスファーゲート107の入力側端子と電気的に接続される。ドライバ105、106は、内部回路108とのインターフェース部である。トランスファーゲート107の出力側端子はバッファ機能を含まないスルー端子として機能するモニタ端子103と接続される。同様に、I/O端子モニタ回路112内のI/O端子114はトランスファーゲート117を介してモニタ端子103と接続される。
テスト回路118は、モード設定用端子119からのモード設定信号により、トランスファーゲート107、117のオン・オフおよびドライバ106、116のハイインピーダンス状態を制御する。例えば、I/O端子104の状態を観測する場合は、モード設定信号により、ドライバ106をハイインピーダンス状態に設定し、トランスファーゲート107をオン、トランスファーゲート117をオフに設定して、モニタ端子103を観測する。I/O端子114の状態を観測する場合は、モード設定信号により、ドライバ116をハイインピーダンス状態に設定し、トランスファーゲート107をオフ、トランスファーゲート117をオンに設定して、モニタ端子103を観測する。なお、モニタ端子を複数本設けて、複数のI/O端子の状態の同時観測を行う回路構成にすることも可能である。
図2は実施の形態1の半導体集積回路装置のコンタクトチェックを行う場合の構成を示す回路図である。なお、説明の簡略化のため、半導体集積回路装置の入出力端子(I/O端子)は2本、モニタ端子は1本の場合を想定する。
マスタ側半導体集積回路装置201のI/O端子204とスレイブ側半導体集積回路装置251のI/O端子254とのコンタクトチェックを行う場合、マスタ側半導体集積回路装置201のモード設定用端子219からのモード設定信号により、ドライバ206をハイインピーダンス状態に設定し、トランスファーゲート207をオンに設定して、I/O端子204とモニタ端子203とを電気的に接続させる。同様に、スレイブ側半導体集積回路装置251のモード設定用端子259からのモード設定信号により、ドライバ256をハイインピーダンス状態に設定し、トランスファーゲート257をオンに設定して、I/O端子254とモニタ端子253とを電気的に接続させる。
上記構成において、マスタ側半導体集積回路装置201のモニタ端子203から信号を入力し、スレイブ側半導体集積回路装置251のモニタ端子253から信号を観測する。マスタ側のモニタ端子203からの入力信号がスレイブ側のモニタ端子253で観測されたならば、マスタ側半導体集積回路装置201のI/O端子204とスレイブ側半導体集積回路装置251のI/O端子254は、電気的に接続していると判定できる。
図3は本発明の実施の形態2に係る半導体集積回路装置の構成を示す回路図である。なお、説明の簡略化のため、半導体集積回路装置の入出力端子(I/O端子)は2本、モニタ端子は1本の場合を想定する。
半導体集積回路装置301は、I/O端子モニタ回路302、312と、内部回路308と、テスト回路318とを備える。I/O端子モニタ回路302は、I/O端子304と、ドライバ305、306と、トランスファーゲート307とを備え、I/O端子304はトランスファーゲート313を介してモニタ端子303と接続されるANDゲート320の入力端子、ドライバ305、306、トランスファーゲート307の入力側端子と電気的に接続される。ドライバ305、306は、内部回路308とのインターフェース部である。トランスファーゲート307の出力側端子はバッファ機能を含まないスルー端子として機能するモニタ端子303と接続される。同様に、I/O端子モニタ回路312内のI/O端子314はANDゲート320の入力端子に接続されるとともに、トランスファーゲート317を介してモニタ端子303と接続される。
テスト回路308は、モード設定用端子319からのモード設定信号により、トランスファーゲート307、317、327のオン・オフおよびドライバ306、316のハイインピーダンス状態を制御する。
上記構成において、I/O端子304、314に入力される信号の論理積をモニタ端子303に出力させて複数のI/O端子の状態を同時に観測するには、モード設定用端子319からのモード設定信号により、トランスファーゲート327をオン、トランスファーゲート307、317をオフ、ドライバ306、316をハイインピーダンス状態に設定する。
図4は実施の形態2の半導体集積回路装置のコンタクトチェックを行う場合の構成を示す回路図である。なお、説明の簡略化のため、半導体集積回路装置の入出力端子(I/O端子)は2本、モニタ端子は1本の場合を想定する。
マスタ側半導体集積回路装置401のI/O端子404とスレイブ側半導体集積回路装置451のI/O端子454と、マスタ側半導体集積回路装置401のI/O端子414とスレイブ側半導体集積回路装置451のI/O端子464とがプリント基板配線を介して結線されている場合に、マスタ側半導体集積回路装置401のI/O端子404とスレイブ側半導体集積回路装置451のI/O端子454とのコンタクトチェックを行う場合、マスタ側半導体集積回路装置401のモード設定用端子419からのモード設定信号により、ドライバ406、416をハイインピーダンス状態に設定し、トランスファーゲート407、417をオン、トランスファーゲート427をオフに設定して、I/O端子404、414とモニタ端子403とを電気的に接続させる。次に、スレイブ側半導体集積回路装置451のモード設定用端子459からのモード設定信号により、ドライバ456、466をハイインピーダンス状態に設定し、トランスファーゲート477をオン、トランスファーゲート457、467をオフに設定して、I/O端子404、414に入力される信号の論理積をモニタ端子453に出力させる。
上記構成において、マスタ側半導体集積回路装置401のモニタ端子403から”1”レベルの信号を入力すると、I/O端子404、414から”1”レベルの信号がプリント基板配線を介してスレイブ側半導体集積回路装置451のI/O端子454、464に入力される。I/O端子454、464に入力された信号は、ANDゲート470で論理演算され、演算結果がモニタ端子453に出力される。マスタ側半導体集積回路装置401とスレイブ側半導体集積回路装置451とが電気的に接続されているならば、モニタ端子453に”1”レベルの信号が出力される。つまり、マスタ側のモニタ端子403からの”1”レベルの信号がスレイブ側のモニタ端子453で観測されたならば、マスタ側半導体集積回路装置401とスレイブ側半導体集積回路装置451は、電気的に接続していると判定できる。
本発明の半導体集積回路装置は、I/O端子とモニタ端子とを外部から制御可能なスイッチング手段で接続することで、従来構成のシフトレジスタに比べて少ないゲート数でI/O端子の観測やコンタクトチェックを行うことができるという効果を有し、プリント基板等に実装された半導体集積回路装置のI/O端子の観測機能およびI/O端子とプリント基板間の電気的接続試験(コンタクトチェック)機能を備えた半導体集積回路装置等として有用である。
101 半導体集積回路装置
102、112 I/O端子モニタ回路
103 モニタ端子
104、114 I/O端子
105、115 ドライバ
106、116 ドライバ
107、117 トランスファーゲート
108 内部回路
118 テスト回路
119 モード設定用端子
201、251 半導体集積回路装置
203、253 モニタ端子
204、254 I/O端子
206、256 ドライバ
207、257 トランスファーゲート
219、259 モード設定用端子
301 半導体集積回路装置
302、312 I/O端子モニタ回路
303 モニタ端子
304、314 I/O端子
305、315 ドライバ
306、316 ドライバ
307、317、327 トランスファーゲート
308 内部回路
318 テスト回路
319 モード設定用端子
320 ANDゲート
401、451 半導体集積回路装置
403、453 モニタ端子
404、414、454、464 I/O端子
405、415、455、465 ドライバ
406、416、456、466 ドライバ
407、417、427、457、467、477 トランスファーゲート
419、459 モード設定用端子
470 ANDゲート
102、112 I/O端子モニタ回路
103 モニタ端子
104、114 I/O端子
105、115 ドライバ
106、116 ドライバ
107、117 トランスファーゲート
108 内部回路
118 テスト回路
119 モード設定用端子
201、251 半導体集積回路装置
203、253 モニタ端子
204、254 I/O端子
206、256 ドライバ
207、257 トランスファーゲート
219、259 モード設定用端子
301 半導体集積回路装置
302、312 I/O端子モニタ回路
303 モニタ端子
304、314 I/O端子
305、315 ドライバ
306、316 ドライバ
307、317、327 トランスファーゲート
308 内部回路
318 テスト回路
319 モード設定用端子
320 ANDゲート
401、451 半導体集積回路装置
403、453 モニタ端子
404、414、454、464 I/O端子
405、415、455、465 ドライバ
406、416、456、466 ドライバ
407、417、427、457、467、477 トランスファーゲート
419、459 モード設定用端子
470 ANDゲート
Claims (2)
- 内部回路との間で信号の入出力を行うI/O端子と、内部状態をモニタするモニタ端子とを備えた半導体集積回路装置であって、
一端を前記I/O端子に接続し、他端を前記モニタ端子に接続した、外部から制御可能なスイッチング手段を備える半導体集積回路装置。 - 前記I/O端子に入力した信号の論理積を前記モニタ端子に出力する論理ゲートを備える請求項1記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309904A JP2005077311A (ja) | 2003-09-02 | 2003-09-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003309904A JP2005077311A (ja) | 2003-09-02 | 2003-09-02 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005077311A true JP2005077311A (ja) | 2005-03-24 |
Family
ID=34411929
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003309904A Pending JP2005077311A (ja) | 2003-09-02 | 2003-09-02 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005077311A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012063198A (ja) * | 2010-09-15 | 2012-03-29 | Yokogawa Electric Corp | 半導体装置、半導体テスタおよび半導体テストシステム |
-
2003
- 2003-09-02 JP JP2003309904A patent/JP2005077311A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012063198A (ja) * | 2010-09-15 | 2012-03-29 | Yokogawa Electric Corp | 半導体装置、半導体テスタおよび半導体テストシステム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5012185A (en) | Semiconductor integrated circuit having I/O terminals allowing independent connection test | |
US5070296A (en) | Integrated circuit interconnections testing | |
KR860009431A (ko) | Ic평가회로 소자들과 평가회로 소자 검사수단을 갖는 반도체 집적회로 | |
US6822474B2 (en) | On chip logic analyzer debug bus | |
JP2008145266A (ja) | デバイステスタ | |
JP2000162284A (ja) | 半導体集積回路 | |
JP2005077311A (ja) | 半導体集積回路装置 | |
JPS6123243A (ja) | 論理集積回路 | |
JP2011055224A (ja) | フリップフロップ回路 | |
JP2002277517A (ja) | 電源ノイズ耐性評価方法およびそれに用いるプローブ並びに半導体素子 | |
JP5029073B2 (ja) | 半導体装置および半導体装置のテスト方法 | |
JP2009025054A (ja) | 半導体検査回路、および半導体検査方法 | |
JP4043201B2 (ja) | 試験用コネクタを備えた電子回路ユニット | |
JP2006118995A (ja) | 半導体集積回路 | |
JP4275094B2 (ja) | 半導体装置 | |
US7675927B2 (en) | Trace information queueing system | |
US7502879B2 (en) | Integrated circuits with interchangeable connectors | |
KR100480566B1 (ko) | 반도체메모리장치의리던던시메모리셀테스트신호발생기 | |
JP2010062266A (ja) | 半導体モジュール | |
KR910007412B1 (ko) | 시험능력을 가진 메가 셀 방식의 집적회로 | |
JPH11289051A (ja) | プログラマブルコントローラ及び処理装置 | |
JPH02290573A (ja) | 半導体集積回路 | |
JPH0714392U (ja) | 集積回路 | |
JPS6095370A (ja) | 集積回路装置 | |
JP2003035750A (ja) | 半導体集積回路試験装置及び試験用ボード並びに半導体集積回路試験方法 |