JP2011055224A - フリップフロップ回路 - Google Patents

Abstract

【課題】ハード量を増加させることがなく、データの転送方向を双方向化することのできる、集積回路装置を提供する。
【解決手段】各フリップフロップ回路は、選択回路２２、第１ラッチ回路２３、第２ラッチ回路２４、第１トランスファーゲート１２、及び制御回路を備える。データパス内にトランスファーゲートだけが介在するように、複数のフリップフロップ回路を接続する。これにより、ハード量の増加を抑制し、スキャン方向を双方向化することができる。
【選択図】図４Ａ

Description

本発明は、フリップフロップ回路に関する。

集積回路には、故障が発生しているか否かをテストするために、スキャンパスが用いられることがある。スキャンパスは、例えば、チェーン状に接続された複数のフリップフロップ回路により実現される。例えば、テスト時には、複数のフリップフロップ回路の各々にテスト用のデータ（スキャンデータ）が転送される。各フリップフロップ回路は、スキャンデータを保持し、テスト対象である論理回路にスキャンデータを送る。その後、各フリップフロップ回路は、論理回路からスキャンデータに応じたデータを取得する。各フリップフロップ回路に保持されたデータは、転送され、読み出される。読み出されたデータに基づいて、論理回路が故障しているか否かが判定される。

スキャンパスに対する要求として、双方向化が挙げられる。すなわち、複数のフリップフロップ回路において、正逆両方向にデータを転送できることが求められている。スキャンパスの双方向化により、故障箇所の特定の容易化、及びテスト時間の短縮などが期待される。しかしながら、スキャンパスを双方化しようとすると、ハード量が増加してしまうことがある。また、配線が容易に配置できなくなることがある。

関連技術として、特許文献１（特開２００４−５３２６２号公報）に記載された双方向型スキャン回路が挙げられる。図１は、この文献に記載された双方向型スキャン回路を示す図である。このスキャンテスト回路においては、順方向のスキャンイン端子ＴＩに与えられる第１のスキャンデータ、又は逆方向のスキャンイン端子ＲＳＩに与えられる第２のスキャンデータが、マルチプレクサで選択される。選択されたスキャンデータはスキャンＦ／Ｆにて保持された後、第１のスキャンデータは順方向のスキャンアウト端子Ｑに出力される。第２のスキャンデータは、逆方向のスキャンアウト端子ＲＳＯに出力される。このような構成によれば、スキャンパスの双方向化を図ることができる。しかし、このスキャンテスト回路では、各フリップフロップ間を接続する配線として、正方向用の配線と逆方向用の配線とが用いられる。２本の配線を用いなければならないため、配線が容易に配置できない。

別の関連技術として、特許文献２（特開平６−１７６５９３号公報）に記載されたフリップフロップ回路が挙げられる。図２は、このフリップフロップ回路を示す図である。図２に示されるように、このフリップフロップ回路は、７個のトランスファーゲート１０１、及び４個のインバータ回路１０２を備えている。このフリップフロップ回路では、端子１１３側から端子１１４側にデータを転送することが可能であるし、端子１１４側から端子１１３側に向けてデータを転送することも可能である。

尚、特許文献３（特開平８−２７９２９８号公報）にも、特許文献２に記載のフリップフロップ回路と同様の構成が開示されている。

特開２００４−５３２６２号公報 特開平６−１７６５９３号公報 特開平８−２７９２９８号公報

しかしながら、特許文献２及び３に記載されたフリップフロップ回路では、多数のトランスファーゲートが必要である。すなわち、ハード量が増加してしまう、という問題点があった。

本発明に係るフリップフロップ回路は、第１入出力端と、第１端及び第２端を有し、前記第１端で前記第１入出力端に接続された、第１ラッチ回路と、第３端及び第４端を有し、前記第３端で前記第２端に接続された、第２ラッチ回路と、一端で前記第４端に接続された第１スイッチ回路と、前記第１スイッチ回路の他端に接続された、第２入出力端と、制御回路とを具備する。前記第１ラッチ回路は、前記第１端と前記第２端との間の導通及び非導通を切り替える、第２スイッチ回路と、前記第２端に接続され、前記第２端に供給された信号を保持する、第１ホールド部とを備える。前記第１ホールド部は、前記第２端に供給された信号を保持するか否かを切り替える、第３スイッチ回路を備える。前記第２ラッチ回路は、前記第３端と前記第４端との間の導通及び非道通を切り替える、第４スイッチ回路と、前記第４端に接続され、前記第４端に供給された信号を保持する、第２ホールド部とを備える。前記第２ホールド部は、前記第４端に供給された信号を保持するか否かを切り替える、第５スイッチ回路を備える。前記制御回路は、スキャン方向が第１方向に設定された場合に、前記第１スイッチ回路、前記第２スイッチ回路、及び前記第３スイッチ回路が同じタイミングで導通し、前記第４スイッチ回路及び前記第５スイッチ回路が、前記第１スイッチ回路とは逆のタイミングで導通するように、前記第１乃至第５のスイッチ回路を制御する。また、スキャン方向が第２方向に設定された場合に、前記第１スイッチ回路、前記第２スイッチ回路、及び前記第５スイッチ回路が同じタイミングで導通し、前記第３スイッチ回路及び前記第４スイッチ回路が、前記第１スイッチ回路とは逆のタイミングで導通するように、前記第１乃至第５のスイッチ回路を制御する。

本発明に係るシフトレジスタは、上述のフリップフロップ回路を複数備える。前記複数のフリップフロップ回路は、直列に接続されている。隣接する二つの前記フリップフロップ回路において、一方の前記フリップフロップ回路における前記第１入出力端が、他方の前記フリップフロップ回路における前記第２入出力端に接続されている。

本発明によれば、ハード量を増加させることなく、双方向にデータを転送することが可能なフリップフロップ回路が提供される。

図１は、特許文献１に記載された双方向型スキャン回路を示す図である。 図２は、特許文献２に記載されたフリップフロップ回路を示す図である。 図３は、第１の実施形態に係る集積回路装置を示す概略図である。 図４Ａは、フリップフロップ回路の構成を示す概略図である。 図４Ｂは、フリップフロップ回路の構成を示す概略図である。 図５は、データ転送方向が正方向に設定されている場合の動作を示すタイミングチャートである。 図６Ａは、クロック信号ＣＫが「０」である場合の動作を示す図である。 図６Ｂは、クロック信号が「１」である場合の動作を示す図である。 図７は、データ転送方向が逆方向に設定されている場合の動作を示すタイミングチャートである 図８Ａは、クロック信号ＣＫが「０」である場合の動作を示す図である。 図８Ｂは、クロック信号が「１」である場合の動作を示す図である。 図９は、第２の実施形態における制御回路の構成を示す図である。

以下、図面を参照しつつ、実施の形態について説明する。

（第１の実施形態）
図３は、本実施形態に係る集積回路装置５０を示す概略図である。この集積回路装置５０は、論理回路４１、及びシフトレジスタ４２を備えている。シフトレジスタ４２は、論理回路４１に故障が発生しているか否かをテストするために設けられており、論理回路４１に接続されている。

図３に示されるように、シフトレジスタ４２は、複数のフリップフロップ回路４０を備えている。複数のフリップフロップ回路４０の各々は、論理回路４１に含まれる複数のテスト対象のノードの各々に、接続されている。各フリップフロップ回路４０は、入出力端Ｄ、入出力端Ｑ、入出力端ＳＩＲ（第１入出力端）、入出力端ＳＩＬ（第２入出力端）、モード選択信号入力端ＳＭ、方向制御信号入力端ＤＩＲ、及びクロック入力端ＣＬＫを備えている。

入出力端Ｄ及び入出力端Ｑは、論理回路４１とデータの入出力を行うために設けられている。入出力端Ｄ及び入出力端Ｑは、それぞれ、論理回路４１に接続されている。

入出力端ＳＩＲ及び入出力端ＳＩＬは、データを転送するために設けられている。隣接する２つのフリップフロップ回路４０間において、一方のフリップフロップ回路４０の入出力端ＳＩＬが、他方のフリップフロップ回路４０の入出力端ＳＩＲに接続されている。すなわち、複数のフリップフロップ回路４０は、直列に接続されている。また、シフトレジスタ４２の一端に配置されたフリップフロップ回路４０の入出力端ＳＩＲは、スキャンデータ入出力端ＳＩＮ／ＳＯＴに接続されている。シフトレジスタ４２の他端に配置されたフリップフロップ回路４０の入出力端ＳＩＬは、スキャンデータ入出力端ＳＯＴ／ＳＩＮに接続されている。

モード選択入出力端ＳＭは、モード選択信号を受け入れるために設けられている。モード選択信号は、シフトレジスタ４２の動作モードを決定する信号である。モード選択信号によって、シフトレジスタ４２の動作が、第１モードと第２モードとの間で切り替えられる。第１モードに設定されている場合には、シフトレジスタ４２内において、各フリップフロップ回路４０に保持されたデータが転送される。一方、第２モードに設定されている場合には、各フリップフロップ回路４０はデータを論理回路４１に出力する。また、論理回路４１から供給されたデータを取り込む。

方向制御信号入力端ＤＩＲは、方向制御信号を受け入れるために設けられている。方向制御信号は、データの転送方向を制御するための信号である。方向制御信号により、シフトレジスタ４２におけるデータ転送方向は、正方向（第１方向）及び逆方向（第２方向）のどちらかに制御される。正方向に設定されている場合、シフトレジスタ４２は、スキャンデータ入出力端ＳＩＮ／ＳＯＴからスキャンデータ入出力端ＳＯＴ／ＳＩＮ側に向けて、スキャンデータを転送する。逆方向に設定されている場合、シフトレジスタ４２は、スキャンデータ入出力端ＳＯＴ／ＳＩＮ側からスキャンデータ入出力端ＳＩＮ／ＳＯＴ側に向けて、スキャンデータを転送する。

クロック入力端ＣＬＫは、クロック信号を受け入れるために設けられている。シフトレジスタ４２は、クロック信号の供給タイミングに基づいて、論理回路４１との間のデータ入出力、又は、スキャンデータの転送を行う。

上述の集積回路装置５０では、テスト時において、まず、モード選択信号により、第１モードに設定される。更に、方向制御信号により、データ転送方向が、正方向又は逆方向に設定される。ついで、スキャンデータが各フリップフロップ回路に転送される。その後、モード選択信号により、第２モードに設定される。そして、各フリップフロップ回路４０が論理回路４１との間でデータの入出力が行われる。各フリップフロップ回路４０は、論理回路４１から受け取ったデータを保持する。次いで、再び第１モードに設定される。データ転送方向は、正方向又は逆方向に設定される。そして、各フリップフロップ回路４０に保持されたデータが転送され、論理回路４１に故障が発生しているか否かが判定される。

次いで、各フリップフロップ回路４０の構成を詳細に説明する。

図４Ａ及び図４Ｂは、各フリップフロップ回路４０の構成を示す概略図である。図４Ａ及び図４Ｂに示されるように、各フリップフロップ回路４０は、選択回路２２、第１ラッチ回路２３、第２ラッチ回路２４、第１トランスファーゲート１２、及び制御回路２７を備えている。図４Ａには、選択回路２２、第１ラッチ回路２３、第２ラッチ回路２４、及び第１トランスファーゲート１２が描かれておいる。図４Ｂは、制御回路２７の構成を示している。

まず、図４Ａを参照して、選択回路２２、第１ラッチ回路２３、第２ラッチ回路２４、及び第１トランスファーゲート１２について説明する。

選択回路２２は、入出力端Ｄ、入出力端ＳＩＲ、モード選択信号入力端ＳＭ、及び第１ラッチ回路２３に接続されている。選択回路２２は、モード選択信号に応じて、入出力端Ｄ及び入出力端ＳＩＲの何れか一方を、第１ラッチ回路２３と導通させる。具体的には、選択回路２２は、トランスファーゲート１、トランスファーゲート２、及び反転回路３（インバータ）を備えている。反転回路３の入力端はモード選択信号入力端ＳＭに接続されている。トランスファーゲート１は、入出力端Ｄと第１ラッチ回路２３との間のオン／オフを切り替えるように配置されている。トランスファーゲート１の一方のゲートは、モード選択信号入力端ＳＭに接続されており、他方のゲートは、反転回路３の出力端に接続されている。トランスファーゲート２は、入出力端ＳＩＲと第１ラッチ回路２３との間のオン／オフを切り替えるように配置されている。トランスファーゲート２の一方のゲートは、モード選択信号入力端ＳＭに接続されており、他方のゲートは、反転回路３の出力端に接続されている。トランスファーゲート１及びトランスファーゲート２は、一方がオンの場合に他方がオフになるように、構成されている。

第１ラッチ回路２３は、選択回路２２及び第２ラッチ回路２４の間に配置されている。第１ラッチ回路２３は、第１端３１、第２端３２、第２トランスファーゲート４、及び第１ホールド部２５を備えている。第１端３１は、選択回路２２に接続されている。第２端３２は、第２ラッチ回路２４に接続されている。第２トランスファーゲート４は、第１端３１と第２端３２との間のオン／オフを切り替えるように、配置されている。第１ホールド部２５は、第２端３２に接続されている。

第１ホールド部２５は、第２端３２に供給された信号を保持する部分である。第１ホールド部２５は、第１反転回路７、第２反転回路６、及び第３トランスファーゲート５を備えている。第１反転回路７の入力端は、第２端３２に接続されている。第２反転回路６の入力端は、第１反転回路７の出力端に接続されている。第３トランスファーゲート５は、第２反転回路６の出力端と第２端との間のオン／オフを切り替えるように、配置されている。

第２ラッチ回路２４は、第１ラッチ回路と第１トランスファーゲート１２との間に配置されている。第２ラッチ回路２４は、第３端３３、第４端３４、第４トランスファーゲート８、及び第２ホールド部２６を備えている。第３端３３は、第１ラッチ回路の第２端３２に接続されている。第４端３４は、第１トランスファーゲート１２に接続されている。第４トランスファーゲート８は、第３端３３と第４端３４との間のオン／オフを切り替えるように、配置されている。第２ホールド部２６は、第４端３４に接続されている。

第２ホールド部２６は、第４端３４に供給された信号を保持する部分である。第２ホールド部２６は、第３反転回路１１、第４反転回路１０、及び第５トランスファーゲート９を備えている。第３反転回路１１の入力端は、第４端３４に接続されている。第４反転回路１０の入力端は、第３反転回路１１の出力端に接続されている。第５トランスファーゲート９は、第４反転回路１０の出力端と第４端３４との間のオン／オフを切り替えるように、配置されている。

第１トランスファーゲート１２は、第４端３４と入出力端ＳＩＬとの間のオン／オフを切り替えるように配置されている。また、入出力端Ｑは、第４端３４に接続されている。

ここで、各トランスファーゲート（第１〜第５トランスファーゲート）のオン／オフは、制御回路２７から供給される、制御信号群により、制御される。制御信号群は、第１制御信号ＣＫＢ、第２制御信号ＣＫＴ、第３制御信号ＳＣＫＢ、及び第４制御信号ＳＣＫＴを含んでいる。第２制御信号ＣＫＴは、第１制御信号ＣＫＢの反転信号である。第４制御信号ＳＣＫＴは、第３制御信号ＳＣＫＢの反転信号である。第１トランスファーゲート１２、第２トランスファーゲート４、及び第４トランスファーゲート８のオン／オフは、第１制御信号ＣＫＢ及び第２制御信号ＣＫＴによって、制御される。尚、第１トランスファーゲート１２がオン状態のときには、第２トランスファーゲート４がオン状態とされ、第４トランスファーゲート８がオフ状態とされる。一方、第３トランスファーゲート５及び第５トランスファーゲート９は、第３制御信号ＳＣＫＢ及び第４制御信号ＳＣＫＴによって、制御される。第３トランスファーゲート５がオン状態の時には、第５トランスファーゲート９がオフ状態とされる。

次に、図４Ｂを参照して、制御回路２７の構成について説明する。制御回路２７は、方向制御信号に応じて、第３制御信号ＳＣＫＢと第１制御信号ＣＫＢとの関係を切り替える回路である。データの転送方向が正方向に設定される場合、方向制御信号として、「０」に対応する信号が供給される。この場合、制御回路２７は、第１制御信号ＣＫＢと論理レベルが同じ信号を、第３制御信号ＳＣＫＢとして出力する。一方、方向制御信号として「１」に対応する信号が供給された場合には、転送方向が逆方向に設定される。この場合、制御回路２７は、第１制御信号ＣＫＢとは論理レベルが逆である信号を、第３制御信号ＳＣＫＢとして出力する。

具体的には、図４Ｂに示されるように、制御回路２７は、クロック入力端ＣＬＫ及び方向制御信号入力端ＤＩＲに接続されている。制御回路２７は、第５反転回路１３、第６反転回路１４、選択部２８、及び第７反転回路１９を備えている。

第５反転回路１３の入力端は、クロック入力端ＣＬＫに接続されている。第５反転回路１３は、クロック入力端ＣＫから供給されたクロック信号を反転させ、第１制御信号ＣＫＢとして出力する。第６反転回路１４の入力端は、第５反転回路１３の出力端に接続されている。第６反転回路１４は、第１制御信号ＣＫＢを反転させ、第２制御信号ＣＫＴとして出力する。

選択部２８は、第８反転回路１５、第１ＮＡＮＤ回路１６、第２ＮＡＮＤ回路１７、及び第３ＮＡＮＤ回路１８を備えている。第８反転回路１５の入力端は、方向制御信号入力端ＤＩＲに接続されている。第１ＮＡＮＤ回路１６では、一方の入力端が第５反転回路１３の出力端に接続され、他方の入力端が第８反転回路１５の出力端に接続されている。第２ＮＡＮＤ回路１７では、一方の入力端がクロック入力端ＣＬＫに接続され、他方の入力端が方向制御信号入力端ＤＩＲに接続されている。第３ＮＡＮＤ回路１８では、一方の入力端が第１ＮＡＮＤ回路１６の出力端に接続され、他方の入力端が第２ＮＡＮＤ回路１７の出力端に接続されている。第３ＮＡＮＤ回路１８は、出力端から、第３制御信号ＳＣＫＢを出力する。

第７反転回路１９の入力端は、第３ＮＡＮＤ回路１８の出力端に接続されている。第７反転回路１９は、第３制御信号ＳＣＫＢを反転させ、第４制御信号ＳＣＫＴとして出力する。

以上説明した構成により、方向制御信号として「０」に対応する信号が供給された場合には、制御回路２７は、第３制御信号ＳＣＫＢとして、第１制御信号ＣＫＢと論理レベルが同じ信号を出力する。また、方向制御信号「１」に対応する信号が供給された場合には、制御回路２７は、第３制御信号ＳＣＫＢとして、第１制御信号ＣＫＢと論理レベルが逆である信号を、出力する。

続いて、各フリップフロップ回路の動作方法について説明する。

まず、第１モードにおける動作について説明する。すなわち、シフトレジスタ４２においてスキャンデータが転送される場合の動作について説明する。この場合、各フリップフロップ回路４０には、モード選択信号として、ハイレベル「１」に対応する信号が供給される。この場合、選択回路２２では、トランスファーゲート１がオフ状態になり、トランスファーゲート２がオン状態になる。すなわち、入出力端ＳＩＲと第１ラッチ回路２３の第１端３１とが、導通する。

ここで、まず、データ転送方向が正方向（入出力端ＳＩＲから入出力端ＳＩＬへ向かう方向）に設定されている場合の動作について説明する。データ転送方向が正方向に設定される場合、方向制御信号として、ロウレベル（「０」）に対応する信号が、供給される。この場合、入出力端ＳＩＲがスキャンデータの入力端として機能し、入出力端ＳＩＬがスキャンデータの出力端として機能する。

図５は、データ転送方向が正方向に設定されている場合の動作を示すタイミングチャートである。図５において、横軸は時間を示している。また、縦軸は、クロック信号ＣＫ、第１制御信号ＣＫＢ、第２制御信号ＣＫＴ、第３制御信号ＳＣＫＢ、第４制御信号ＳＣＫＴ、入出力端ＳＩＲ、第２端３２、第４端３４（入出力端Ｑ）、及び入出力端ＳＩＬにおける信号のレベルを示している。

図５に示されるように、期間ａでは、クロック信号ＣＫとして、ハイレベル（「１」に対応する信号）が供給されている。また、期間ａに続く期間ｂでは、クロック信号ＣＫとして、ローレベル（「０」に対応する信号）が供給されている。また、期間ｂに続く期間ｃでは、クロック信号ＣＫとして、「１」に対応する信号が供給されている。期間ｃに続く期間ｄでは、クロック信号ＣＫとして、「０」に対応する信号が供給されている。

ここで、方向制御信号として「０」に対応する信号が供給されている場合、第２制御信号ＣＫＴ、及び第４制御信号ＳＣＫＴが、クロック信号ＣＫと同じ論理レベルになる。また、第１制御信号ＣＫＢ及び第３制御信号ＳＣＫＢが、クロック信号ＣＫとは逆の論理レベルになる。クロック信号ＣＫのレベルが「０」である場合（期間ｂ）には、第２トランスファーゲート４、第１トランスファーゲート１２、及び第３トランスファーゲート５が、オンになる。一方、第４トランスファーゲート８及び第５トランスファーゲート９は、オフになる。

図５に示されるように、入出力端ＳＩＲからのスキャンデータ信号が、期間ａにおいて「０」から「１」に変化し、期間ｃにおいて「１」から「０」に戻ったとする。

図６Ａは、クロック信号ＣＫが「０」である場合の動作を示す図である。すなわち、図６Ａは、期間ｂにおける動作を示す図である。図６Ａに示されるように、クロック信号ＣＫが「０」である場合、第１トランスファーゲート１２、第２トランスファーゲート４、及び第５トランスファーゲート９がオン状態になり、第３トランスファーゲート５及び第４トランスファーゲート８がオフ状態になる。従って、入出力端ＳＩＲから供給されたスキャンデータ信号は、第２トランスファーゲート４を通過し、第１ラッチ回路２３の第２端３２に取り込まれる。尚、第３トランスファーゲート５がオフ状態になるため、第２反転回路６の出力信号が、取り込まれたスキャンデータ信号と干渉することはない。また、このとき、第２ラッチ回路２４の第４端３４に保持されていた信号は、第１トランスファーゲート１２を介して、入出力端ＳＩＬに出力される。

続いて、期間ｃにおける動作について説明する。図６Ｂは、クロック信号が「１」である場合の動作を示す図であり、期間ｃにおける動作を示す図である。図６Ｂに示されるように、期間ｃでは、第１トランスファーゲート１２、第２トランスファーゲート４、及び第５トランスファーゲート９がオフ状態になり、第３トランスファーゲート５及び第４トランスファーゲート８がオン状態になる。従って、第１ラッチ回路２３では、取り込んだスキャンデータが確定される（保持し続けられる）。また、第１ラッチ回路２３に保持されていたスキャンデータ信号は、第４トランスファーゲート８を通過し、第２ラッチ回路２４の第４端３４に取り込まれる。

期間ｃにおいて第２ラッチ回路２４に取り込まれたスキャンデータ信号は、期間ｃに続く期間ｄにおいて、入出力端ＳＩＬから出力される。

すなわち、データ転送方向が正方向に設定されている場合には、第１ラッチ回路２３がマスターラッチとして機能し、第２ラッチ回路２４がスレーブラッチとして機能する。これにより、入出力端ＳＩＲから供給されたスキャンデータ信号が、入出力端ＳＩＬから出力される。すなわち、スキャンデータは、入出力端ＳＩＲ側から入出力端ＳＩＬ側へ転送される。

次に、データ転送方向が逆方向に設定されている場合の動作について説明する。方向制御信号としてハイレベル（「１」）に対応する信号が供給された場合に、データ転送方向が逆方向に設定される。この場合、入出力端ＳＩＬがスキャンデータの入力端として機能し、入出力端ＳＩＲがスキャンデータの出力端として機能する。

図７は、データ転送方向が逆方向に設定されている場合の動作を示すタイミングチャートである。図７において、横軸は時間を示している。また、縦軸は、クロック信号ＣＫ、第１制御信号ＣＫＢ、第２制御信号ＣＫＴ、第３制御信号ＳＣＫＢ、第４制御信号ＳＣＫＴ、入出力端ＳＩＲ、第２端３２、第４端３４（入出力端Ｑ）、及び入出力端ＳＩＬにおける信号のレベルを示している。

図７に示されるように、期間ａでは、クロック信号ＣＫとして、ハイレベル（「１」に対応する信号）が供給されている。また、期間ａに続く期間ｂでは、クロック信号ＣＫとして、ローレベル（「０」に対応する信号）が供給されている。また、期間ｂに続く期間ｃでは、クロック信号ＣＫとして、「１」に対応する信号が供給されている。

ここで、方向制御信号として「１」に対応する信号が供給されている場合には、第２制御信号ＣＫＴ及び第３制御信号ＳＣＫＢが、クロック信号ＣＫと同じ論理レベルになる。また、第１制御信号ＣＫＢ及び第４制御信号ＳＣＫＴが、クロック信号ＣＫとは逆の論理レベルになる。その結果、クロック信号ＣＫのレベルが「０」である場合（期間ｂ、ｄ）には、第１トランスファーゲート１２、第２トランスファーゲート４、及び第３トランスファーゲート５が、オンになる。一方、第４トランスファーゲート８及び第５トランスファーゲート９は、オフになる。逆に、クロック信号ＣＫのレベルが「１」である場合（期間ａ、ｃ）には、第１トランスファーゲート１２、第２トランスファーゲート４、及び第３トランスファーゲート５が、オフになる。一方、第４トランスファーゲート８及び第５トランスファーゲート９は、オンになる。

図７に示されるように、入出力端ＳＩＬからのスキャンデータ信号が、期間ａにおいて「０」から「１」に変化し、期間ｃにおいて「１」から「０」に戻ったとする。

図８Ａは、クロック信号ＣＫが「０」である場合の動作を示す図である。すなわち、図８Ａは、期間ｂにおける動作を示す図である。図８Ａに示されるように、クロック信号ＣＫが「０」である場合、第１トランスファーゲート１２、第２トランスファーゲート４、及び第３トランスファーゲート５がオン状態になり、第４トランスファーゲート８及び第５トランスファーゲート９がオフ状態になる。従って、入出力端ＳＩＬから供給されたスキャンデータ信号は、第１トランスファーゲート１２を通過し、第２ラッチ回路２４の第４端３４に取り込まれる。この際、第５トランスファーゲート９がオフ状態になるため、第４反転回路１０の出力信号が、スキャンデータ信号と干渉することはない。また、第１ラッチ回路２３の第２端３２に保持されているデータが、第２トランスファーゲート４を介して、入出力端ＳＩＲに出力される。

続いて、期間ｃにおける動作について説明する。図８Ｂは、クロック信号が「１」である場合の動作を示す図であり、期間ｃにおける動作を示す図である。図８Ｂに示されるように、期間ｃでは、第１トランスファーゲート１２、第２トランスファーゲート４、及び第３トランスファーゲート５がオフ状態になり、第４トランスファーゲート８及び第５トランスファーゲート９がオン状態になる。従って、第２ラッチ回路２４では、第４端３４に供給されていたスキャンデータ信号が確定される（保持し続けられる）。また、第４端に保持されたスキャンデータ信号は、第４トランスファーゲート８を通過し、第１ラッチ回路２３に取り込まれる。

期間ｃにおいて第１ラッチ回路２３に取り込まれたスキャンデータ信号は、期間ｃに続く期間ｄにおいて、入出力端ＳＩＲから出力される。

すなわち、データ転送方向が逆方向に設定されている場合には、第２ラッチ回路２４がマスターラッチとして機能し、第１ラッチ回路２３がスレーブラッチとして機能する。これにより、入出力端ＳＩＬから供給されたスキャンデータ信号が、入出力端ＳＩＲから出力される。すなわち、スキャンデータ信号は、入出力端ＳＩＬ側から入出力端ＳＩＲ側へ転送される。

以上説明したように、本実施形態によれば、方向制御信号により、データ転送方向が、正方向と逆方向との間で切り替えられる。ここで、本実施形態では、入出力端ＳＩＲと入出力端ＳＩＬとの間に、反転回路が介在していない。すなわち、入出力端ＳＩＲと入出力端ＳＩＬとの間に形成されるデータパスが、トランスファーゲート回路だけで構成されている。そのため、必要なトランスファーゲートの数を少なくすることができる。例えば、特許文献２（特開平６−１７６５９３号公報）及び特許文献３（特開平８−２７９２９８号公報）に記載されたフリップフロップでは、７個のトランスファーゲートが必要である（図２参照）。これに対して、本実施形態では、トランスファーゲートは４個でよい。従って、集積回路装置におけるハード量を少なくすることができる。また、入出力端ＳＩＲと入出力端ＳＩＬとの間におけるデータパスは１本でよいので、配線を容易に配置することが可能である。その結果、集積回路装置をより高集積化することができる。

（第２の実施形態）
続いて、第２の実施形態について説明する。本実施形態では、第１の実施形態に対して、制御回路２７の構成が変更されている。その他の点については、第１の実施形態と同様とすることができるので、詳細な説明は省略する。

図９は、本実施形態における制御回路２７の構成を示す図である。本実施形態においては、制御回路２７に含まれる選択部２８の構成が、第１の実施形態と異なっている。その他の点については、第１の実施形態と同様である。

すなわち、本実施形態では、選択部２８が、第６トランスファーゲート２０及び第７トランスファーゲート２１を備えている。第６トランスファーゲート２０は、第５反転回路１３の出力端と第７反転回路１９の入力端との間のオン／オフを切り替えるように、配置されている。第７トランスファーゲート２１は、第８反転回路１５の出力端と第７反転回路１９の入力端との間のオン／オフを切り替えるように、配置されている。第６トランスファーゲート２０及び第７トランスファーゲート２１のオン／オフは、方向制御信号及び方向制御信号の反転信号によって、制御される。第６トランスファーゲート２０がオンの場合、第７トランスファーゲートがオフ状態とされる。

本実施形態においても、制御回路２７は、方向制御信号に応じて、第３制御信号ＳＣＫＢと第１制御信号ＣＫＢとの関係を切り替える。すなわち、データの転送方向が正方向に設定されている場合（方向制御信号として「０」に対応する信号が供給された場合）、制御回路２７は、第１制御信号ＣＫＢと論理レベルが同じ信号を、第３制御信号ＳＣＫＢとして出力する。一方、転送方向が逆方向に設定される場合（方向制御信号として「１」に対応する信号が供給されている場合）、制御回路２７は、第１制御信号ＣＫＢとは論理レベルが逆である信号を、第３制御信号ＳＣＫＢとして出力する。

本実施形態のような構成を採用しても、第１の実施形態と同様の作用効果を奏することが可能である。

１ ：トランスファーゲート
２ ：トランスファーゲート
３ ：反転回路
４ ：第２トランスファーゲート
５ ：第３トランスファーゲート
６ ：第２反転回路
７ ：第１反転回路
８ ：第４トランスファーゲート
９ ：第５トランスファーゲート
１０：第４反転回路
１１：第３反転回路
１２：第１トランスファーゲート
１３：第５反転回路
１４：第６反転回路
１５：第８反転回路
１６：第１ＮＡＮＤ回路
１７：第２ＮＡＮＤ回路
１８：第３ＮＡＮＤ回路
１９：第７反転回路
２０：第６トランスファーゲート
２１：第７トランスファーゲート
２２：選択回路
２３：第１ラッチ回路
２４：第２ラッチ回路
２５：第１ホールド部
２６：第２ホールド部
２７：制御回路
２８：選択部
３１：第１端
３２：第２端
３３：第３端
３４：第４端
４０：フリップフロップ回路
４１：論理回路
４２：シフトレジスタ
５０：集積回路装置

Claims (7)

1. 第１入出力端と、
   第１端及び第２端を有し、前記第１端で前記第１入出力端に接続された、第１ラッチ回路と、
   第３端及び第４端を有し、前記第３端で前記第２端に接続された、第２ラッチ回路と、
   一端で前記第４端に接続された第１スイッチ回路と、
   前記第１スイッチ回路の他端に接続された、第２入出力端と、
   制御回路と、
   を具備し、
   前記第１ラッチ回路は、
   前記第１端と前記第２端との間の導通及び非導通を切り替える、第２スイッチ回路と、
   前記第２端に接続され、前記第２端に供給された信号を保持する、第１ホールド部とを備え、
   前記第１ホールド部は、前記第２端に供給された信号を保持するか否かを切り替える、第３スイッチ回路を備え、
   前記第２ラッチ回路は、
   前記第３端と前記第４端との間の導通及び非道通を切り替える、第４スイッチ回路と、
   前記第４端に接続され、前記第４端に供給された信号を保持する、第２ホールド部とを備え、
   前記第２ホールド部は、前記第４端に供給された信号を保持するか否かを切り替える、第５スイッチ回路を備え、
   前記制御回路は、
   スキャン方向が第１方向に設定された場合に、前記第１スイッチ回路、前記第２スイッチ回路、及び前記第３スイッチ回路が同じタイミングで導通し、前記第４スイッチ回路及び前記第５スイッチ回路が、前記第１スイッチ回路とは逆のタイミングで導通するように、前記第１乃至第５のスイッチ回路を制御し、
   スキャン方向が第２方向に設定された場合に、前記第１スイッチ回路、前記第２スイッチ回路、及び前記第５スイッチ回路が同じタイミングで導通し、前記第３スイッチ回路及び前記第４スイッチ回路が、前記第１スイッチ回路とは逆のタイミングで導通するように、前記第１乃至第５のスイッチ回路を制御する
   フリップフロップ回路。
2. 請求項１に記載されたフリップフロップ回路であって、
   前記第１ホールド部は、更に、第１反転回路、及び第２反転回路を備え、
   前記第１反転回路の入力端は、前記第２端に接続され、
   前記第２反転回路の入力端は、前記第１反転回路の出力端に接続され、
   前記第２反転回路の出力端は、前記第３スイッチ回路の一端に接続され、
   前記第３スイッチ回路の他端は、前記１反転回路の入力端に接続され、
   前記第２ホールド部は、更に、第３反転回路、及び第４反転回路を備え、
   前記第３反転回路の入力端は、前記第４端に接続され、
   前記第４反転回路の入力端は、前記第３反転回路の出力端に接続され、
   前記第４反転回路の出力端は、前記第５スイッチ回路の一端に接続され、
   前記第５スイッチ回路の他端は、前記３反転回路の入力端に接続されている
   フリップフロップ回路。
3. 請求項１又は２に記載されたフリップフロップ回路であって、
   前記第１乃至第５スイッチ回路は、それぞれ、トランスファーゲートである
   フリップフロップ回路。
4. 請求項１乃至３のいずれかに記載されたフリップフロップ回路であって、
   前記制御回路は、
   クロック信号が供給されるクロック入力端と、
   方向制御信号が供給される方向制御信号入力端と、
   入力端が前記クロック入力端に接続され、前記クロック信号の反転信号を第１制御信号ＣＫＢとして出力する、第５反転回路と、
   入力端が前記第５反転回路の出力端に接続され、前記第１制御信号ＣＫＢの反転信号を第２制御信号ＣＫＴとして出力する、第６反転回路と、
   前記方向制御信号に基づいて、前記クロック信号と前記第１制御信号ＣＫＢのうちのどちらかを選択し、選択された信号を第３制御信号ＳＣＫＢとして出力する、選択部と、
   前記第３制御信号ＳＣＫＢの反転信号を第４制御信号ＳＣＫＴとして出力する、第７反転回路とを備え、
   前記第１スイッチ回路、前記第２スイッチ回路、及び前記第４スイッチ回路は、前記第１制御信号ＣＫＢ及び前記第２制御信号ＣＫＴによって導通及び非導通が切り替えられ、
   前記第３スイッチ回路及び前記第５スイッチ回路は、前記第３制御信号ＳＣＫＢ及び前記第４制御信号ＳＣＫＴによって導通及び非導通が切り替えられる
   フリップフロップ回路。
5. 請求項４に記載されたフリップフロップ回路であって、
   前記制御回路は、
   前記方向制御信号を反転させ、反転方向制御信号として出力する、第８反転回路と、
   一方の入力端に前記第１制御信号ＣＫＢが供給され、他方の入力端に前記反転方向制御信号が供給され、出力端から第１ＮＡＮＤ出力信号を出力する、第１ＮＡＮＤ回路と、
   一方の入力端に前記クロック信号が供給され、他方の入力端に前記方向制御信号が供給され、出力端から第２ＮＡＮＤ出力信号を出力する、第２ＮＡＮＤ回路と、
   一方の入力端に前記第１ＮＡＮＤ出力信号が供給され、他方の入力端に前記第２ＮＡＮＤ出力信号が供給され、出力端から前記第３制御信号ＳＣＫＢを出力する、第３ＮＡＮＤ回路とを備えている
   フリップフロップ回路。
6. 請求項４に記載されたフリップフロップ回路であって、
   前記制御回路は、
   第３制御信号ＳＣＫＢを出力する第３制御信号出力端と、
   前記第５反転回路の出力端と前記第３制御信号出力端との間の導通及び非導通を切り替える、第６スイッチ回路と、
   前記クロック入力端と前記第３制御信号出力端との間の導通及び非導通を切り替える、第７スイッチ回路とを備え、
   前記第６スイッチ回路及び前記第７スイッチ回路は、前記方向制御信号によって、導通及び非導通が切り替えられ、
   前記第６スイッチ回路は、前記第７スイッチ回路とは、逆のタイミングで導通状態になるように、制御される
   フリップフロップ回路。
7. 複数の、請求項１乃至６の何れかに記載されたフリップフロップ回路、
   を具備し、
   前記複数のフリップフロップ回路は、直列に接続されており、
   隣接する二つの前記フリップフロップ回路において、一方の前記フリップフロップ回路における前記第１入出力端が、他方の前記フリップフロップ回路における前記第２入出力端に接続されている
   シフトレジスタ。

Images