JPH10161898A

JPH10161898A - 半導体集積回路

Info

Publication number: JPH10161898A
Application number: JP8320287A
Authority: JP
Inventors: Yuji Takahashi; 祐司高橋
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 1996-11-29
Filing date: 1996-11-29
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】テスト用端子を内部回路の電源端子と共用さ
せ、端子共用がノイズの原因となることを防止する。【解決手段】アンチヒューズ１３の電極１３ａを、内
部回路のＧＮＤライン１２に接続し、電極１３ｂを入力
端子１１に接続する。検査時には、ＧＮＤライン１２と
入力端子１１との間のアンチヒューズ１３は電気的に絶
縁状態である。この状態で、入力端子１１から入力イン
タフェースブロック１４を介して、テスト回路１５にテ
スト信号を入力する。実使用時は、アンチヒューズ１３
の一対のパッド間に電圧ＶＤＤを印加することにより、
内部回路のＧＮＤライン１２と入力端子１１との間のア
ンチヒューズ１３を電気的に導通状態とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
に係り、特に内部回路の検査のためのテスト回路を内蔵
する半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路は、半導体基板内に複雑
で且つ大規模な回路が集積化されている。この半導体集
積回路の製造時には、完成時に内部回路が正しく動作す
ることを確認し、且つ正しく動作しないものを除外する
ために内部回路の検査が行われる。このような、半導体
集積回路における内部回路の検査能率を向上させるため
に検査専用のテスト回路を内蔵させたものがある。テス
ト回路を内蔵させた半導体集積回路は、内部回路の検査
を容易に且つ能率的に行うことができる。

【０００３】ところで、テスト回路を内蔵した半導体集
積回路においては、検査のために、テスト回路に特別な
入力を与え、且つテスト回路から特別な出力を取り出す
必要がある。これら検査のための入力および出力も、本
来の内部回路と同様に、半導体集積回路の端子を介して
行うことになる。

【０００４】しかしながら、検査のための入力および出
力は、製造時、特に完成時にのみ必要であり、製造後の
実使用時には、全く不要である。このように、半導体集
積回路の実際の動作時に全く使用しない信号専用に、端
子数の制約が厳しい多機能・高集積の半導体集積回路の
端子を使用することは、好ましいことではない。

【０００５】そこで、従来より、検査時に用いるテスト
端子を、実動作時に用いる端子の一部と共用させ、端子
数の増加を抑える工夫がなされている。例えば、このよ
うな工夫が施された半導体集積回路であるマイクロコン
ピュータの一例が特開平１−１７１０３６号公報に示さ
れている。

【０００６】特開平１−１７１０３６号公報に示された
マイクロコンピュータは、図７に示されるように、リセ
ット信号を印加するためのリセット端子１および電源電
圧ＶＣＣを印加するための電源端子２等の他に、共用端
子３および制御端子４を有する。共用端子３は、マイク
ロコンピュータモードとテストモードを切り換えるため
のテスト端子機能とＥＰＲＯＭ（消去およびプログラム
可能リードオンリメモリ）書き込み用のプログラム電圧
を印加するためのプログラム電源端子機能とを共用する
端子である。制御端子４は、テストモードとＥＰＲＯＭ
モードを切り換えるための制御信号を印加するための端
子である。

【０００７】このような、端子の共用機能を実現するた
めに、図７のマイクロコンピュータは、Ｄ型フリップフ
ロップ５、バッファ６、インバータ７、アンドゲート８
および９を有する。共用端子３に入力された信号は、バ
ッファ６を介してＤ型フリップフロップ５のクロック入
力Ｃに入力される。また、バッファ６の出力は、インバ
ータ７を介してマイクロコンピュータに入力される。バ
ッファ６の出力は、アンドゲート８および９のそれぞれ
に入力される。制御端子４に入力される制御信号は、Ｄ
型フリップフロップ５のＤ入力に供給され、Ｄ型フリッ
プフロップ５のＱ出力およびＱバー（Ｑの論理否定：反
転Ｑ）出力は、それぞれアンドゲート８および９に入力
される。アンドゲート８および９の出力は、それぞれテ
スト回路およびＥＰＲＯＭに供給される。

【０００８】この図７の構成における各部の信号波形を
図８に示している。

【０００９】すなわち、マイクロコンピュータモード
は、テスト／プログラム電源の共用端子３が“Ｌ”（ロ
ーレベル）のときに選択される。このとき、電源端子２
およびリセット端子１には、“Ｈ”（ハイレベル）が印
加されるが、アンドゲート８および９からテスト回路お
よびＥＰＲＯＭへの出力はいずれも“Ｌ”のままとな
る。

【００１０】テストモードおよびＥＰＲＯＭモードは、
テスト／プログラム電源の共用端子３が“Ｈ”のときに
選択される。共用端子３が“Ｈ”に立ち上がる時、制御
端子４が“Ｈ”であればテストモードとなり、“Ｌ”で
あればＥＰＲＯＭモードとなる。ＥＰＲＯＭモードに切
り換えた場合、テスト／プログラム電源用の共用端子３
からプログラム電圧を印加する。

【００１１】

【発明が解決しようとする課題】図７および図８に示し
た、特開平１−１７１０３６号公報のマイクロコンピュ
ータでは、共用端子３に入力される信号のレベルによ
り、通常のマイクロコンピュータモードとテストおよび
ＥＰＲＯＭモードとが切換えられる。また、共用端子３
の信号レベルにより、テストおよびＥＰＲＯＭモードが
選択されているときは、制御端子４に入力される制御信
号により、テストモードとＥＰＲＯＭモードとが切換え
られる。そして、共用端子３は、テストモードにおける
テスト用端子と、ＥＰＲＯＭモードにおけるプログラム
電源端子とに共用される。

【００１２】しかしながら、特開平１−１７１０３６号
公報のマイクロコンピュータの場合、共用端子３は、マ
イクロコンピュータモード、テストモードおよびＥＰＲ
ＯＭモードのいずれにおいても、Ｄ型フリップフロップ
５およびマイクロコンピュータに接続されたままであ
る。このため、共用端子３はノイズを混入し易く、この
ように共用することが誤動作の原因になりかねないとい
う問題がある。

【００１３】この発明は、上述した事情に鑑みてなされ
たもので、テスト用端子を内部回路の電源端子と効果的
に共用させ、端子共用がノイズの原因となることを有効
に防止し得る半導体集積回路を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、この発明の第１の観点に係る半導体集積回路は、電
源ラインを有し、本来の機能を達成するための内部回路
と、検査の際に使用されるテスト回路と、前記テスト回
路にテスト入力を供給すべく、該テスト回路に接続され
る第１の端子と、前記テスト回路からテスト出力を導出
すべく、該テスト回路に接続される第２の端子と、前記
第１および第２の端子の少なくとも一方と前記内部回路
の前記電源ラインとの間に介挿され、当初は電気的に絶
縁されており、電気的操作により、当該端子と前記内部
回路の電源ラインとの間を電気的に導通させるアンチヒ
ューズ手段と、を具備する。

【００１５】また、この発明の第２の観点に係る半導体
集積回路は、電源ラインと、内部回路と、テスト回路
と、前記テスト回路にテスト入力を供給すべく、該テス
ト回路に接続される第１の端子と、前記テスト回路から
テスト出力を導出すべく、該テスト回路に接続される第
２の端子と、前記第１および第２の端子の少なくとも一
方と前記電源ラインとの間に介挿され、当初は電気的に
絶縁されており、当該端子と前記内部回路の電源ライン
との間を電気的に導通させるアンチヒューズ手段と、を
具備することを特徴とする。

【００１６】前記テスト回路は、入力側に前記第１の端
子に接続された入力インタフェースブロックを含んでい
てもよい。前記テスト回路は、出力側に前記第２の端子
に接続された出力インタフェースブロックを含んでいて
もよい。

【００１７】前記アンチヒューズ手段は、初期状態では
不導通であり、所定値以上の電流を印加することによ
り、電気的に導通するアンチヒューズ素子を含んでいて
もよい。

【００１８】前記アンチヒューズ手段は、前記第１およ
び第２の端子の少なくとも一方と電源ラインのうちの共
通電位ラインとの間に介挿されていてもよい。

【００１９】前記第１の端子および第２の端子の少なく
とも一方と前記テスト回路との間に介挿され、当初は電
気的に導通しており、電気的操作により、電気的に遮断
するヒューズ手段をさらに含んでいてもよい。

【００２０】前記ヒューズ手段は、初期状態では導通し
ており、所定値以上の電流を印加することにより、電気
的に不導通となるヒューズ素子を含んでいてもよい。

【００２１】前記ヒューズ手段は、前記第２の端子と出
力インタフェースブロックとの間に介挿されていてもよ
い。

【００２２】テスト入力端子およびテスト出力端子の少
なくとも一方と内部回路の電源ラインとの間にアンチヒ
ューズ素子を介挿していてもよい。

【００２３】テスト出力端子とテスト回路の出力インタ
フェースブロックとの間にヒューズ素子を介挿していて
もよい。

【００２４】この発明の半導体集積回路においては、検
査の際に使用されるテスト回路に、テスト入力を供給す
るための第１の端子、および該テスト回路からテスト出
力を導出するための第２の端子の少なくとも一方と前記
内部回路の前記電源ラインとの間に、電気的操作により
当該端子と前記内部回路の電源ラインとの間を電気的に
導通させるアンチヒューズを介挿する。さらに、必要に
応じて、前記第１の端子および第２の端子の少なくとも
一方と前記テスト回路との間に電気的操作により電気的
に遮断するヒューズを介挿してもよい。検査時には、第
１および第２の端子の一方の共用端子は、内部回路と切
り離されており、検査後にアンチヒューズを導通させ
て、初めて内部回路に結合される。また、検査時には、
第１および第２の端子の一方の共用端子は、テスト回路
に結合しており、検査後にヒューズを不導通として、テ
スト回路との間を遮断する。したがって、テスト用端子
が、内部回路の電源端子と効果的に共用され、端子共用
がノイズの原因となることが有効的に防止される。

【００２５】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して説明する。

【００２６】図１〜図３を参照してこの発明による半導
体集積回路の第１の実施の形態を説明する。

【００２７】図１は、この発明の第１の実施の形態に係
る半導体集積回路の要部の構成を示している。

【００２８】図１に示す半導体集積回路は、入力端子１
１、共通電位ライン（以下「ＧＮＤライン」と称する）
１２、アンチヒューズ１３、入力インタフェースブロッ
ク１４、およびテスト回路１５を具備している。

【００２９】入力端子１１は、共用端子であり、検査用
のテスト入力が与えられるテスト入力端子および電源の
アース電位すなわち共通電位（以下、「ＧＮＤ電位」と
称する）用の端子（以下、「ＧＮＤ端子」と称する）の
両方に共用される。ＧＮＤライン１２は、内部回路（図
示していない）のＧＮＤ電位を与えるＧＮＤラインであ
る。

【００３０】アンチヒューズ１３は、一対の電極１３ａ
および１３ｂを有し、ＧＮＤライン１２と入力端子１１
との間に図示のように跨って配設され、電気的にはＧＮ
Ｄライン１２と入力端子１１との間に介挿されている。
第１の電極１３ａは、ＧＮＤライン１２に接続され、第
２の電極１３ｂは入力端子１１に接続されている。

【００３１】アンチヒューズ１３は、図２に示すよう
に、一対の電極１３ａおよび１３ｂと、これらにそれぞ
れ電気的に接続された一対のパッド１３ｃおよび１３ｄ
とで構成される。

【００３２】アンチヒューズ１３は、当初は図２のよう
に、第１の電極１３ａと第２の電極１３ｂとの間が分離
しており、両電極間は電気的に絶縁されている。そし
て、第１および第２の電極１３ａおよび１３ｂには、そ
れぞれ第１および第２のパッド１３ｃおよび１３ｄが接
続されている。図３に示すように、第１および第２のパ
ッド１３ｃおよび１３ｄにそれぞれ所定の電源電圧ＶＤ
ＤおよびＧＮＤ電位を与えることにより、溶融したアル
ミニウム配線によって、第１および第２の電極１３ａお
よび１３ｂの間が電気的に導通される。

【００３３】テスト回路１５は、この半導体集積回路に
内蔵された検査専用の回路である。入力端子１１は、入
力インタフェースブロック１４を介してテスト回路１５
に接続されている。

【００３４】次に、上述のように構成された半導体集積
回路の動作について説明する。

【００３５】上述したように、図１の半導体集積回路
は、アンチヒューズ１３の第１の電極１３ａを、半導体
集積回路における論理回路等の内部回路のＧＮＤライン
１２に接続し、アンチヒューズの第２の電極１３ｂを入
力端子１１に接続している。

【００３６】半導体集積回路の検査時には、内部回路の
ＧＮＤライン１２と共用端子である入力端子１１との間
のアンチヒューズ１３は電気的に絶縁状態である。この
状態で、入力端子１１から入力インタフェースブロック
１４を介して、テスト回路１５にテスト信号を入力する
ことができる。

【００３７】そして、半導体集積回路の実使用時は、ア
ンチヒューズ１３の一対のパッド１３ｃおよび１３ｄ間
に電圧ＶＤＤを印加することにより、内部回路のＧＮＤ
ライン１２と入力端子１１との間のアンチヒューズ１３
を電気的に導通状態とし、内部回路のＧＮＤライン１２
を強化することができる。

【００３８】すなわち、入力端子１１は、次のような原
理によって、テスト入力端子およびＧＮＤ端子として共
用される。

【００３９】(1) 入力端子１１をテスト端子として使用
する場合検査時は、アンチヒューズ１３により入力端子１１とＧ
ＮＤライン１２との間を電気的に遮断しているので、入
力端子１１から入力したテスト信号は、入力インタフェ
ースブロック１４を介してテスト回路１５に供給され
る。

【００４０】(2) 入力端子１１をＧＮＤ端子として使用
する場合実使用時は、アンチヒューズ１３に所定の電圧ＶＤＤを
印加し、一対の電極１３ａ−１３ｂ間を電気的に導通さ
せ、入力端子１１とＧＮＤライン１２との間を接続す
る。したがって、共用端子である入力端子１１から負電
源電位を内部回路に供給するとともに、内部回路のＧＮ
Ｄライン１２を強化することができる。

【００４１】以上においては、テスト入力端子とＧＮＤ
端子とを共用する場合について説明したが、テスト出力
端子とＧＮＤ端子とを共用するようにしてもよい。

【００４２】図４は、この発明の第２の実施の形態に係
る半導体集積回路の要部の構成を示している。

【００４３】図４に示す半導体集積回路は、出力端子２
１、ＧＮＤライン２２、アンチヒューズ２３、出力イン
タフェースブロック２４、テスト回路２５およびヒュー
ズ２６を具備している。ＧＮＤライン２２、アンチヒュ
ーズ２３およびテスト回路２５は、図１に示したＧＮＤ
ライン１２、アンチヒューズ１３およびテスト回路１５
と全く同様である。そして、この場合は、入力端子１１
に代えて出力端子２１、入力インタフェースブロック１
４に代えて出力インタフェースブロック２４を設け、さ
らにヒューズ２６を設けている。

【００４４】すなわち、出力端子２１は、共用端子であ
り、検査用のテスト出力を導出するテスト出力端子およ
び電源のＧＮＤ電位用のＧＮＤ端子の両方に共用され
る。ＧＮＤライン２２は、内部回路（図示していない）
のＧＮＤ電位を与えるＧＮＤラインである。

【００４５】アンチヒューズ２３は、一対の電極２３ａ
および２３ｂを有し、ＧＮＤライン２２と出力端子２１
との間に図示のように跨って配設され、電気的にはＧＮ
Ｄライン２２と出力端子２１との間に介挿されている。
第１の電極２３ａは、ＧＮＤライン２２に接続され、第
２の電極２３ｂは出力端子２１に接続されている。

【００４６】アンチヒューズ２３は、当初は、第１の電
極２３ａと第２の電極２３ｂとの間が分離しており、両
電極間は電気的に絶縁されている。そして、第１および
第２の電極２３ａおよび２３ｂには、それぞれ第１およ
び第２のパッドが接続されている。これら第１および第
２のパッドにそれぞれ所定の電源電圧およびＧＮＤ電位
を与えることにより溶融したアルミニウム配線によっ
て、第１および第２の電極２３ａおよび２３ｂの間が電
気的に導通される。

【００４７】ヒューズ２６は、一対の電極２６ａおよび
２６ｂを有し、出力インタフェースブロック２４と出力
端子２１との間に図示のように跨って配設され、電気的
には出力インタフェースブロック２４と出力端子２１と
の間に介挿されている。第１の電極２６ａは、出力イン
タフェースブロック２４の出力側に接続され、第２の電
極２６ｂは出力端子２１に接続されている。

【００４８】ヒューズ２６は、図５に示すように、一対
の電極２６ａおよび２６ｂと、これらにそれぞれ電気的
に接続された一対のパッド２６ｃおよび２６ｄとで構成
される。

【００４９】アンチヒューズ２６は、当初は図５のよう
に、第１の電極２６ａと第２の電極２６ｂとの間が接続
されており、両電極間は電気的に導通している。そし
て、第１および第２の電極２６ａおよび２６ｂには、そ
れぞれ第１および第２のパッド２６ｃおよび２６ｄが接
続されている。図６に示すように、第１および第２のパ
ッド２６ｃおよび２６ｄにそれぞれ所定の電源電圧ＶＤ
ＤおよびＧＮＤ電位を与えることにより、アルミニウム
配線が溶融することによって、第１および第２の電極２
６ａおよび２６ｂの間が電気的に不導通すなわち絶縁状
態となる。

【００５０】テスト回路２５は、この半導体集積回路に
内蔵された検査専用の回路である。ヒューズ２６を介し
て出力端子２１に接続された出力インタフェースブロッ
ク２４の入力側はテスト回路２５に接続されている。

【００５１】次に、上述のように構成された半導体集積
回路の動作について説明する。

【００５２】上述したように、図４の半導体集積回路
は、アンチヒューズ２３の第１の電極２３ａを内部回路
のＧＮＤライン２２に接続し、アンチヒューズの第２の
電極２３ｂを出力端子２１に接続している。さらに、ヒ
ューズ２６の第１の電極２６ａを出力インタフェースブ
ロック２４の出力端に接続し、ヒューズ２６の第２の電
極２６ｂと出力端子２１とを接続している。

【００５３】半導体集積回路の検査時には、出力インタ
フェースブロック２４と共用端子である出力端子２１と
の間のヒューズは電気的に導通状態、内部回路のＧＮＤ
ライン２２と出力端子２１との間のアンチヒューズは電
気的に絶縁状態であるため、出力端子２１から、テスト
信号を出力させることができる。

【００５４】そして、半導体集積回路の実使用時は、ヒ
ューズ２６の一対のパッド２６ｃおよび２６ｄ間に電圧
ＶＤＤを印加することにより、出力インタフェースブロ
ック２４と出力端子２１との間のヒューズ２６を電気的
に絶縁状態にする。また、アンチヒューズ２３の一対の
パッド間に電圧ＶＤＤを印加することにより、内部回路
のＧＮＤライン２２と出力端子２１との間のアンチヒュ
ーズ２３を電気的に導通状態にする。このことにより、
内部回路のＧＮＤライン２２を強化することができる。

【００５５】すなわち、出力端子２１は、次のような原
理によって、テスト出力端子およびＧＮＤ端子として共
用される。

【００５６】(1) 出力端子２１をテスト端子として使用
する場合検査時は、ヒューズ２６により、出力インタフェースブ
ロック２４と出力端子２１との間は電気的に接続してい
る。また、アンチヒューズ２３により出力端子２１とＧ
ＮＤライン２２との間は電気的に遮断している。このた
め、テスト回路２５から出力インタフェースブロック２
４を介して出力されたテスト信号は、出力端子２１から
外部に導出される。

【００５７】(2) 出力端子２１をＧＮＤ端子として使用
する場合実使用時は、ヒューズ２６およびアンチヒューズ２３に
所定の電圧ＶＤＤを印加する。これによって、ヒューズ
２６により、一対の電極２６ａ−２６ｂ間を電気的に不
導通とし、出力インタフェースブロック２４と出力端子
２１との間を電気的に遮断する。また、アンチヒューズ
２３により、一対の電極２３ａ−２３ｂ間を電気的に導
通させ、出力端子２１とＧＮＤライン２２との間を電気
的に接続する。したがって、共用端子である出力端子２
１により、内部回路のＧＮＤライン２２を強化すること
ができる。

【００５８】なお、上述では、テスト入力端子またはテ
スト出力端子とＧＮＤ端子を共用させる場合を説明した
が、ＧＮＤ端子でなく電源のＶＤＤ端子等のホット側端
子をテスト用入力端子またはテスト用出力端子と共用さ
せるようにしてもよい。また、テスト用入力端子および
出力端子と電源のＧＮＤ端子およびホット側端子とをそ
れぞれ共用させるようにしてもよく、逆に、テスト用出
力端子および入力端子と電源のＧＮＤ端子およびホット
側端子とをそれぞれ共用させるようにしてもよい。

【００５９】さらに、上述では、テスト用出力端子につ
いて、用済み後にヒューズによりテスト回路から切り離
すようにしたが、テスト用入力端子についても同様に切
り離すようにしてもよい。

【００６０】また、アンチヒューズとして、所定電圧の
印加により、それまで分離していたアルミニウム配線を
相互に溶着させて導通させるアンチヒューズ素子、およ
びヒューズとして、所定電圧の印加により、それまで導
通していたアルミニウム配線を溶断させて不導通とする
ヒューズ素子を用いたが、実質的にこれらに類する機能
を有していれば、どのようなアンチヒューズ素子または
ヒューズ素子を用いるようにしてもよい。

【００６１】

【発明の効果】以上説明したように、この発明の半導体
集積回路においては、検査の際に使用されるテスト回路
に、テスト入力を供給するための第１の端子、および該
テスト回路からテスト出力を導出するための第２の端子
の少なくとも一方と前記内部回路の前記電源ラインとの
間に、電気的操作により当該端子と前記内部回路の電源
ラインとの間を電気的に導通させるアンチヒューズを介
挿する。さらに、必要に応じて、前記第１の端子および
第２の端子の少なくとも一方と前記テスト回路との間に
電気的操作により電気的に遮断するヒューズを介挿して
もよい。検査時には、第１および第２の端子の一方の共
用端子は、内部回路と切り離されており、検査後にアン
チヒューズを導通させて、初めて内部回路に結合され
る。また、検査時には、第１および第２の端子の一方の
共用端子は、テスト回路に結合しており、検査後にヒュ
ーズを不導通として、テスト回路との間を遮断する。し
たがって、テスト用端子が、内部回路の電源端子と効果
的に共用され、端子共用がノイズの原因となることも防
止される。

【００６２】すなわち、この発明によれば、テスト用端
子を内部回路の電源端子と効果的に共用させ、端子共用
がノイズの原因となることを有効に防止し得る半導体集
積回路を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体集積
回路の要部の構成を示すブロック図である。

【図２】図１の半導体集積回路に用いられるアンチヒュ
ーズの動作を説明するための不導通状態の図である。

【図３】図１の半導体集積回路に用いられるアンチヒュ
ーズの動作を説明するための導通状態の図である。

【図４】この発明の第２の実施の形態に係る半導体集積
回路の要部の構成を示すブロック図である。

【図５】図４の半導体集積回路に用いられるヒューズの
動作を説明するための導通状態の図である。

【図６】図４の半導体集積回路に用いられるヒューズの
動作を説明するための不導通状態の図である。

【図７】従来のテスト回路を内蔵した半導体集積回路の
一例の構成を示すブロック図である。

【図８】図７の半導体集積回路の動作を説明するための
各部の動作波形図である。

【符号の説明】

１１入力端子１２，２２共通電位ライン（ＧＮＤライン）１３，２３アンチヒューズ１３ａ，１３ｂ，２３ａ，２３ｂ，２６ａ，２６ｂ
電極１３ｃ，１３ｄ，２６ｃ，２６ｄパッド１４入力インタフェースブロック２４出力インタフェースブロック１５，２５テスト回路２６ヒューズ

Claims

【特許請求の範囲】

【請求項１】電源ラインを有し、本来の機能を達成す
るための内部回路と、検査の際に使用されるテスト回路と、前記テスト回路にテスト入力を供給すべく、該テスト回
路に接続される第１の端子と、前記テスト回路からテスト出力を導出すべく、該テスト
回路に接続される第２の端子と、前記第１および第２の端子の少なくとも一方と前記内部
回路の前記電源ラインとの間に介挿され、当初は電気的
に絶縁されており、電気的操作により、当該端子と前記
内部回路の電源ラインとの間を電気的に導通させるアン
チヒューズ手段と、を具備することを特徴とする半導体
集積回路。
【請求項２】電源ラインと、内部回路と、テスト回路と、前記テスト回路にテスト入力を供給すべく、該テスト回
路に接続される第１の端子と、前記テスト回路からテスト出力を導出すべく、該テスト
回路に接続される第２の端子と、前記第１および第２の端子の少なくとも一方と前記電源
ラインとの間に介挿され、当初は電気的に絶縁されてお
り、当該端子と前記内部回路の電源ラインとの間を電気
的に導通させるアンチヒューズ手段と、を具備すること
を特徴とする半導体集積回路。
【請求項３】前記アンチヒューズ手段は、初期状態で
は不導通であり、所定値以上の電流を印加することによ
り、電気的に導通するアンチヒューズ素子を含むことを
特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】前記アンチヒューズ手段は、前記第１お
よび第２の端子の少なくとも一方と電源ラインのうちの
共通電位ラインとの間に介挿されることを特徴とする請
求項１乃至３のうちのいずれか１項に記載の半導体集積
回路。
【請求項５】前記第１の端子および第２の端子の少な
くとも一方と前記テスト回路との間に介挿され、当初は
電気的に導通しており、電気的操作により、電気的に遮
断するヒューズ手段をさらに含むことを特徴とする請求
項１乃至４のうちのいずれか１項に記載の半導体集積回
路。
【請求項６】前記ヒューズ手段は、初期状態では導通
しており、所定値以上の電流を印加することにより、電
気的に不導通となるヒューズ素子を含むことを特徴とす
る請求項５に記載の半導体集積回路。
【請求項７】前記テスト回路は、入力側に前記第１の端
子に接続された入力インタフェースブロックを含む、こ
とを特徴とする請求項１乃至６のいずれか１項に記載の
半導体集積回路。
【請求項８】前記テスト回路は、出力側に前記第２の端
子に接続された出力インタフェースブロックを含む、こ
とを特徴とする請求項１乃至７のいずれか１項に記載の
半導体集積回路。
【請求項９】前記テスト回路は、出力側に前記第２の端
子に接続された出力インタフェースブロックを含み、前記ヒューズ手段は、前記第２の端子と出力インタフェ
ースブロックとの間に介挿される、ことを特徴とする請
求項６に記載の半導体集積回路。
【請求項１０】テスト入力端子およびテスト出力端子
の少なくとも一方と内部回路の電源ラインとの間にアン
チヒューズ素子が介挿されていることを特徴とする半導
体集積回路。
【請求項１１】テスト出力端子とテスト回路の出力イ
ンタフェースブロックとの間にヒューズ素子が介挿され
ていることを特徴とする請求項１０に記載の半導体集積
回路。