JP2821714B2 - 交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路 - Google Patents

交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路

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JP2821714B2
JP2821714B2 JP5502361A JP50236192A JP2821714B2 JP 2821714 B2 JP2821714 B2 JP 2821714B2 JP 5502361 A JP5502361 A JP 5502361A JP 50236192 A JP50236192 A JP 50236192A JP 2821714 B2 JP2821714 B2 JP 2821714B2
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マー、ビン・フォン
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マイクロ・リニア・コーポレーション
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Description

【発明の詳細な説明】 発明の分野 本発明は交差導通電流を減少させる電力用集積化MOSF
ET駆動回路に関する。
本発明の背景 電力用MOSFETの駆動回路用の従来のバイポーラ・トー
テムポールの駆動回路においては、プルアップ及びプル
ダウン回路の両方が一瞬の間、同時に導通することが起
こり得る。正電源から地表へ流れる電流のスパイクによ
り、高い切り換え頻度では過大な電力損失が生じる。ま
た、その切り換えの瞬間のスパイクは他の鋭敏な回路の
作動に有害な影響を与えることがある。
本願で説明した回路は、プルアップ及びプルダウン回
路が同時に導通することを防止することにより瞬時の交
差導通電流を排除する。説明する回路の他の設計には減
少させた切り換え時間及び温度独立性のある、交差導通
電流の除去により重複しない導通期間を発生させる手段
を含む。
発明の概要 本発明の出力回路は電力MOSFETを駆動するトーテムポ
ール出力回路を含む。プルアップ回路及びプルダウン回
路は出力ノードを要求通り低く又は高くする。通常のdc
作動の間はプルアップ又はプルダウン回路のいずれかの
みが導通する。プルアップが導通し、プルダウンが遮断
されると、出力ノードは高くなる。プルダウンが導通し
プルアップが遮断されると出力ノードは低くなる。
出力回路はMOSFETの出力回路の駆動回路として予定さ
れているので、トーテムポールトランジスタはdc電流を
通過させない。プルアップ及びプルダウントランジスタ
の両方ともが同時に導通すると過大な電力が損失とな
り、特に高周波数では著しい。本願発明に従って作られ
た回路は、プルアップ及びプルダウン回路が同時に導通
するのを防ぐ。
プルアップ回路はプルアップ・スレシホールド電圧を
有しており、プルダウン回路はプルダウン・スレシホー
ルド電圧を有する。出力が高から低へ変化する間、プル
ダウン回路が導通する前にプルアップ回路は遮断され
る。出力が低から高へ変化する間、プルアップ回路が導
通する前にプルダウン回路は遮断される。プルアップ・
スレシホールドをプルダウン・スレシホールドより低く
することにより、出力が高から低へ変化する間、プルア
ップ回路は遮断状態に維持される。直列に接続された１
又は２以上の導通ダイオードであって、１つのダイオー
ドが出力ノードに接続されたアノードを有し、他のダイ
オードのカソードがプルアップ回路の入力に接続された
１又は２以上の導通ダイオードがプルアップダーリント
ンを遮断状態に維持する。
プルダウン回路のスレシホールドはプルアップ回路の
それよりも高いので、プルダウン回路は、プルアップ回
路が出力を高い状態から低い状態に駆動する前にカット
オフされる。抵抗が出力の低から高への変化を加速する
ために用いられる。
図面の簡単な説明 図１は本発明の好ましい実施例の回路の概略を示す。
好ましい実施例の詳細な説明 図１は、本発明の好ましい実施例を実施するための回
路の概略ダイアグラムを示す。その回路は電力供給ノー
ドVcc、回路接地、入力ノードＡ及び出力電圧V0を有す
る出力ノードＢを備える。入力電圧Vinが入力ノードＡ
に接続されている。出力ノードＢはｎチャネルMOSFET・
トランジスタFET1のゲートを駆動する。そのMOSFET・ト
ランジスタFET1のドレーンは負荷回路に接続され、その
ソースは接地されている。入力Ａは２つの抵抗R1及びR2
に結合されている。その抵抗R1の他方の端子はショット
キーNPNバイポーラトランジスタQ1に接続されている。
トランジスタQ1のエミッタは接地されている。トランジ
スタQ1のコレクタは、抵抗R3の第１端子、ショットキー
ダイオードD1のカソード、ショットキーダイオードD2の
アノード及び電流源I1に結合されている。電流源I1はＶ
BE依存電流を供給するように設計されている。電流源I1
はさらに電源Vccに結合されている。
抵抗R2の他方の端子はショットキーNPNトランジスタQ
3のベースに接続されている。トランジスタQ3のエミッ
タは接地されている。トランジスタQ3のコレクタは、シ
ョットキーNPNトランジスタQ2のエミッタに結合される
とともにショットキークランプさえた出力NPNトランジ
スタQ5に結合されている。トランジスタQ2のベースはシ
ョットキーダイオードD2のカソード及びショットキーダ
イオードD1のアノードに結合されている。
トランジスタQ2のコレクタは、ダイオードQ7のアノー
ド、ダイオードQ6のカソード及び電流源I2に結合されて
いる。ダイオードQ6及びQ7は、一般的に、コレクタがベ
ースに短絡されたトランジスタのベース・エミッタ接続
を形成する。電流源I2は、また、電源ノードVccに結合
されている。ダイオードQ6のアノード及びダイオードQ7
のカソードは、両方とも、出力Ｂ及びトランジスタQ5の
コレクタに結合されている。トランジスタQ5のエミッタ
は接地ノードに結合されている。
抵抗R3の他方の端子は、さらに、抵抗R4及びショット
キーNPNトランジスタQ4のベースに結合されている。抵
抗R4の他方の端子及びトランジスタQ4のエミッタはそれ
ぞれ接地されている。トランジスタQ4のコレクタは、ダ
イオードQ11のカソード、NPNトランジスタQ8のベース及
び電流源I3に結合されている。電流源I3はさらに電源Vc
cに結合されている。トランジスタQ8のコレクタは、ま
た、電源Vccに結合されている。
ダイオードQ11のアノードは、ダイオードQ10、抵抗R
5、トランジスタQ8のエミッタ及び大出力NPNトランジス
タQ9のベースに結合されている。ダイオードQ10のアノ
ード、抵抗R5の他方の端子及びトランジスタQ9のエミッ
タは、すべて出力Ｂに結合されている。ダイオードQ10
及びQ11は、一般的に、コレクタがベースノードに短絡
されたトランジスタのベース・エミッタ接続を形成す
る。トランジスタQ9のコレクタは電源Vccに結合されて
いる。
トランジスタQ8及びQ9は第１ダーリントン回路20を構
成する。第２ダーリント回路30がダイオードQ6並びにト
ランジスタQ2及びQ5から形成されている。その第２ダー
リントン回路は混成ダーリントンである。ダイオードQ7
はダイオードQ6をクランプして、出力が低から高に移行
する間のツェナー状態によってそのダイオードQ6が破壊
されるのを防ぐ。
DC動作 Vinが高いときには、トランジスタQ1及びQ3が導通し
てそれらのコレクタが低くなる。電流源I1からの電流は
Q1を通じて接地される。Q1のコレクタは低状態に引き込
まれているので、トランジスタQ2及びQ4の両方ともが遮
断される。
トランジスタQ4が遮断されていると、電流源I3の電流
は第１ダーリントン回路20にベース駆動を与えるので出
力Ｂは高状態になる。一度そのゲートが完全に充電され
ると、第１ダーリントンはわずかな電流のみを通すよう
になる。さらに、トランジスタQ3が導通し、トランジス
タQ2のベースが低状態にあるので、第２ダーリントン回
路30は遮断状態にある。電流源I2及びI3は飽和してわず
かな電流のみを通す。第１ダーリントン回路20がトラン
ジスタQ4から制御されることに注目すべきである。
Vinが低状態のときには、トランジスタQ1及びQ3の両
方ともが遮断される。トランジスタQ1及びQ3のコレクタ
が高状態にあると、トランジスタQ2、Q4及びQ5のすべて
が導通状態になる。トランジスタQ4が導通すると、トラ
ンジスタQ4のコレクタがかなりに接地電位に近づくの
で、第１ダーリントン回路20（トランジスタQ8及びQ9）
は遮断される。
トランジスタQ2は混成第２ダーリントン回路30の制御
トランジスタである。トランジスタQ2が導通し、トラン
ジスタQ3が遮断されると、トランジスタQ5が導通して、
MOSFETデバイスFET1のゲートを放電させて、出力ノード
Ｂを接地電位に引き込む。その出力がdc低状態にある
と、電流源I3からの電流はトランジスタQ4を通じて流れ
る。電流源I2からの電流はダイオードQ7並びにトランジ
スタQ2及びQ5を通じて流れる。
トランジスタQ1は入力Vinへの変換装置として作動す
る。従って、トランジスタQ2及びQ3は通常互いに反対の
状態にあり、つまり、トランジスタQ3が導通するとトラ
ンジスタQ2は遮断され、逆も同様である。
過渡的動作 第１ダーリントン回路の切り換えスレシホールドＶT1
は、この第１ダーリントン回路20を導通するためにノー
ドＣで要求される電圧である。この電圧はR3及びR4の電
圧分割回路の作用によって分担するトランジスタQ4のベ
ース・エミッタ間の電圧ＶBE4である。抵抗R3の抵抗は
不感帯を制御する。式で示すようにこの抵抗は比率のよ
うに用いられる。すべての抵抗が同時に集積回路として
形成されるので、その比率はたとえ固有インピーダンス
が変化するとしても変化しない。従って、 ＶT1＝ＶBE4（１＋R3/R4） 同様に、第２ダーリントン回路は切り換えスレシホー
ルドＶT2を持っており、そこでは、トランジスタQ1のコ
レクタは、トランジスタQ5のベース・エミッタ間の電圧
と、トランジスタQ2のベース・エミッタ間の電圧と、ダ
イオードD2のダイオード電圧とを加えたものよりも上昇
しなければならない。従って、 ＶT2＝ＶBE5＋ＶBE2＋ＶD2 出力、つまり、ノードＢが初め高くて、Vinが高から
低に切り換えられるとすると、トランジスタQ1は遮断状
態に変わる。電流源I1からの電流の一部はトランジスタ
Q1のコレクタにおける寄生静電容量を充電する。ノード
ＣがＶT1に充電される前は、Q4は遮断状態に保たれてい
る。電流の残りの部分はR3に流れ込む。トランジスタQ1
のコレクタがＶBE4（１＋R3/R4）に上昇すると、トラン
ジスタQ4は導通する。I1はＶBE依存なので、ＶT1及びＶ
T2のすべては同様な温度依存性を持つ。非導通の時間間
隔は比較的温度に依存しない。Q4が一旦導通すると、そ
のトランジスタQ4のコレクタ電圧は減少する。
出力ノードＢが高くてQ4のコレクタが減少すると、ダ
イオードQ10及びQ11が導通し始め、トランジスタQ8及び
Q9を遮断状態に維持する。ダイオードQ10及びQ11は、ま
た、トランジスタQ8及びQ9のベース・エミッタ接合を横
切る逆電圧をＶBEにクランプすることにより、トランジ
スタQ8及びQ9用の耐ツェナーデバイスとして機能する。
FET1のゲート容量は、比較的小さなトランジスタQ4へ
の制限されたベース駆動のために、ダイオードQ10及びQ
11によってわずかに充電されるだけである。
トランジスタQ1のコレクタ電圧がトランジスタQ2の切
り換えスレシホールドＶT2に達すると、トランジスタQ5
が導通してMOSFET1のゲートキャパシタンスを地表に放
出する。トランジスタQ5が導通する前は、トランジスタ
Q8及びQ9がトランジスタQ4によって遮断状態に保持され
ているので、トランジスタQ9及びQ5の同時導通による交
差導通電流が排除される。
出力電圧V0が初めに低くてVinが低から高へと切り換
えられるとすると、トランジスタQ1が導通してトランジ
スタQ1のコレクタが接地電位に引き込まれる。トランジ
スタQ2の切り換えスレシホールドＶT2はトランジスタQ4
のそれよりも高いので、トランジスタQ2はトランジスタ
Q4より前に遮断され、トランジスタQ5へのベース駆動が
遮断される。トランジスタQ4は、トランジスタQ1のコレ
クタにおける電圧がＶBE（１＋R3/R4）よりも低くなる
までその状態を保つ。トランジスタQ4のベース駆動が取
り除かれると、トランジスタQ4のコレクタの電圧が上昇
する。これにより、トランジスタQ8及びQ9が導通する。
MOSFETゲート容量はVccまで充電される。
ショットキーダイオードD1及びトランジスタQ3は、そ
れぞれ、トランジスタQ2及びQ5の遮断移行を早める。ト
ランジスタQ4は、そのトランジスタQ4が遮断されるとき
に寄生ベース・コレクタ接合の容量Cjc転移電流を地表
に逃がすことによって、トランジスタQ4の遮断時間を短
くする。その結果、低から高への伝達遅延時間t pdHLが
短くなり、さらに、出力上昇時間trが早くなる。トラン
ジスタQ5のベース駆動は、トランジスタQ4のコレクタ電
圧が上昇できるようになるまでは遮断されているので、
出力の低から高への変移の間における交差導通電流が再
びなくなる。

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】高状態及び低状態を持つ出力ノードを備え
    るトーテムポール出力回路であって、プルアップ回路を
    備えており、該プルアップ回路が、プルアップ・スレシ
    ホールド電圧を持つとともに、前記高状態から低状態へ
    の移行の間における前記プルアップ回路への損傷を防ぐ
    ように結合された電圧クランプ回路を含み、さらにプル
    ダウン回路を備えており、該プルダウン回路が、プルダ
    ウン・スレシホールド電圧を持つとともに、前記出力が
    低状態にあるときの該プルダウン回路への損傷を防ぐよ
    うに結合されたクランプ回路を含む、トーテムポール出
    力回路からなる出力回路であって、前記プルアップ及び
    プルダウン回路が同時に電流を導通させるのを防止する
    手段を備えており、これにより、前記出力ノードが高状
    態から低状態に切り換わるときに、前記プルダウン回路
    が導通する前に前記プルアップ回路を遮断するようにす
    るとともに、前記出力ノードが低状態から高状態に切り
    換わるときに、前記プルアップ回路が導通する前に前記
    プルダウン回路を遮断するようにし、さらに、温度から
    比較的独立した非導通の不感時間間隔を生じさせるＶBE
    依存電流源を備える出力回路。
  2. 【請求項２】請求項１の出力回路において、前記出力ノ
    ードから前記プルアップ回路の入力までに直列に１又は
    ２以上のダイオードを結合して、前記出力ノードが高状
    態から低状態に移行するときに、前記プルアップ回路を
    遮断状態に保持することによって、前記プルダウン回路
    が導通する前に前記プルアップ回路を遮断する出力回
    路。
  3. 【請求項３】請求項１の出力回路において、前記プルダ
    ウン・スレシホールドが前記プルアップスレシホールド
    よりも高く、これにより、前記出力ノードが低状態から
    高状態へと駆動される前に前記プルダウン回路を遮断す
    る出力回路。
  4. 【請求項４】請求項３の出力回路において、前記プルア
    ップ回路が抵抗を備えており、これにより、寄生容量電
    流を地表に逃がして出力の低から高への移行を加速する
    出力回路。
  5. 【請求項５】a. 高状態及び低状態を持つ出力ノード
    と、 b. 該出力ノードに結合されていて、プルアップ・スレ
    シホールド電圧を持つプルアップ回路であって、前記高
    状態から低状態への移行の間における該プルアップ回路
    への損傷を防ぐように結合された電圧クランプ回路と、
    寄生容量電流を地表に逃がして出力の低から高への移行
    を加速するように結合された抵抗とを含むプルアップ回
    路と、 c. 前記出力ノードに接続されていて、プルダウン・ス
    レシホールド電圧を持つブルダウン回路であって、前記
    出力が低状態にあるときの該プルダウン回路への損傷を
    防ぐように結合されたクランプ回路を含み、前記プルダ
    ウン・スレシホールドが前記プルアップ・スレシホール
    ドよりも高く、これにより、前記出力ノードが低状態か
    ら高状態へと駆動される前に遮断されるプルダウン回路
    と、 d. 前記プルアップ及びプルダウン回路が同時に電流を
    導通させるのを防止して、前記出力ノードが高状態から
    低状態に切り換わるときに、前記プルダウン回路が導通
    する前に前記プルアップ回路を遮断するようにするとと
    もに、さらに、前記出力ノードが低状態から高状態に切
    り換わるときに、前記プルアップ回路が導通する前に前
    記プルダウン回路を遮断するようにする防止手段とを備
    える出力回路。
  6. 【請求項６】請求項５の出力回路において、前記出力ノ
    ードから前記プルアップ回路の入力までに直列に１又は
    ２以上のダイオードを結合して、前記出力ノードが高状
    態から低状態に移行するときに前記プルアップ回路を遮
    断状態に保持することによって、前記プルダウン回路が
    導通する前に前記プルアップ回路を遮断する出力回路。
  7. 【請求項７】電源、回路接地並びにゲート、ドレーン及
    びソースを持つ電界効果トランジスタに結合されてい
    て、前記ドレーンが負荷に接続され、前記ソースが前記
    回路接地に接続されているトーテムポール出力回路であ
    って、 a. 前記電界効果トランジスタのゲートに結合されてい
    て該トランジスタを制御する出力ノードと、 b. 第１端子Ａ及び第１端子Ｂを持つ第１抵抗と、第２
    抵抗Ａ及び第２端子Ｂを持つ第２抵抗とであって、前記
    第１端子Ａが入力ノードを形成する第２端子Ａに結合さ
    れている第１抵抗及び第２抵抗と、 c. 第１ベース、第１エミッタ及び第１コレクタを持つ
    第１トランジスタであって、前記第１ベースが前記第１
    端子Ｂに結合されており、さらに、前記第１エミッタが
    前記回路接地に結合されている第１トランジスタと、 d. 前記電源及び第１コレクタに結合されている第１電
    流源と、 e. 第１アノード及び第１カソードを持つ第１ダイオー
    ドと、第２アノード及び第２カソードを持つ第２ダイオ
    ードとであって、前記第１カソードが前記第２アノー
    ド、第１コレクタ及び第１電流源に結合されており、さ
    らに、前記第１アノードが前記第２カソードに結合され
    ている第１ダイオード及び第２ダイオードと、 f. 第２ベース、第２エミッタ及び第２コレクタを持
    ち、前記第２ベースが前記第１アノード及び第２カソー
    ドに結合されている第２トランジスタと、 g. 第３ベース、第３エミッタ及び第３コレクタを持つ
    第３トランジスタであって、前記第３ベースが前記第２
    端子Ｂに結合され、前記第３エミッタが前記回路接地に
    結合され、さらに、前記第３コレクタが前記第２エミッ
    タに結合されている第３トランジスタと、 h. 第３端子Ａ及び第３端子Ｂを持ち、前記第３端子Ａ
    が前記第１電流源、第１コレクタ、第１カソード及び第
    ２アーノドに結合されている第３トランジスタと、 i. 第４端子Ａ及び第４端子Ｂを持ち、前記第４端子Ａ
    が前記第３端子Ｂに結合され、さらに、前記第４端子Ｂ
    が前記回路接地に結合されている第４トランジスタと、 j. 第３アノード及び第３カソードを持つ第３ダイオー
    ドと、第４アノード及び第４カソードを持つ第４ダイオ
    ードとであって、前記第４アノードが前記第３カソード
    及び第２コレクタに結合され、さらに、前記第３アノー
    ドが前記第４カソードに結合されている第３ダイオード
    及び第４ダイオードと、 k. 前記電源に結合されるとともに、前記第２コレク
    タ、第３カソード及び第４アノードに結合された第２電
    流源と、 l. 前記電源に結合された第３電流源と、 m. 第４ベース、第４エミッタ及び第４コレクタを持つ
    第４トランジスタであって、前記第４ベースが前記第３
    端子Ｂ及び第４端子Ａに結合され、前記第４エミッタが
    前記回路接地に結合され、さらに前記第４コレクタが前
    記第３電流源に結合されている第４トランジスタと、 n. 第５ベース、第５エミッタ及び第５コレクタを持つ
    第５トランジスタであって、前記第５ベースが前記第２
    エミッタ及び第３コレクタに結合され、前記第５エミッ
    タが前記回路接地に結合され、さらに、前記第５コレク
    タが前記第３アノード、第４カソード及び出力ノードに
    結合されている第５トランジスタと、 o. 第５アノード及び第５カソードを持ち、前記第５ア
    ノードが前記出力ノードに結合されている第５ダイオー
    ドと、 p. 第６アノード及び第６カソードを持ち、前記第６ア
    ノードが前記第５カソードに結合され、さらに、前記第
    ６カソードが前記第３電流源及び第４コレクタに結合さ
    れている第６ダイオードと、 q. 第５端子Ａ及び第５端子Ｂを持つ第５抵抗であっ
    て、前記第５端子Ａが前記第５カソード及び第６アノー
    ドに結合され、さらに、前記第５端子Ｂが前記第５アノ
    ード及び出力アノードに結合されている第５抵抗と、 r. 第６ベース、第６エミッタ及び第６コレクタを持つ
    第６トランジスタであって、前記第６コレクタが前記電
    源に結合され、前記第６ベースが前記第３電流源、第６
    カソード及び第４コレクタに結合され、さらに、前記第
    ６エミッタが前記第５端子Ａ、第５カソード及び第６ア
    ノードに結合されている第６トランジスタと、 s. 第７ベース、第７エミッタ及び第７コレクタを持つ
    第７トランジスタであって、前記第７コレクタが前記電
    源に結合され、前記第７ベースが前記第６エミッタ、第
    ５端子Ａ、第５カソード及び第６アノードに結合され、
    さらに、前記第７エミッタが前記第５端子Ｂ、第５アノ
    ード及び出力ノードに結合されている第７トランジスタ
    とを備えるトーテムポール出力回路。
  8. 【請求項８】請求項７に記載のトーテムポール出力回路
    において、前記第１トランジスタ、第２トランジスタ、
    第３トランジスタ、第４トランジスタ及び第５トランジ
    スタがすべてショットキーNPNバイポーラ・トランジス
    タであるトーテムポール出力回路。
  9. 【請求項９】請求項８に記載のトーテムポール出力回路
    において、前記第６トランジスタ及び第７トランジスタ
    が両方ともにNPNバイポーラ・トランジスタであるトー
    テムポール出力回路。
  10. 【請求項１０】高状態及び低状態を持つ出力ノードを備
    える出力回路であって、プルアップ回路を備えており、
    該プルアップ回路が、プルアップ・スレシホールド電圧
    を持つとともに、前記高状態から低状態への移行の間に
    おける該プルアップ回路への損傷を防ぐように結合され
    た電圧クランプ回路を含み、さらに、プルダウン回路を
    備えており、該プルダウン回路が、プルダウン・スレシ
    ホールド電圧を持つとともに、前記出力が低状態にある
    ときの該プルダウン回路への損傷を防ぐように結合され
    た電圧クランプ回路を含む、トーテムポールの出力回路
    からなる出力回路であって、前記プルアップ及びプルダ
    ウン回路が同時に電流を導通させるのを防止する手段を
    備えており、これにより、前記出力ノードが高状態から
    低状態に切り換わるときに、前記プルダウン回路が導通
    する前に前記プルアップ回路を遮断するようにするとと
    もに、さらに、前記出力ノードが低状態から高状態に切
    り換わるときに、前記プルアップ回路が導通する前に前
    記プルダウン回路を遮断するようにし、また、前記プル
    ダウン・スレシホールドが前記プルアップ・スレシホー
    ルドよりも大であり、これにより、前記出力ノードが低
    状態から高状態に駆動されるまえに前記プルダウン回路
    が遮断され、さらに、前記プルアップ回路が抵抗を有し
    ていて寄生容量電流を地表に逃がして出力が低から高に
    移行するのを加速する出力回路。
  11. 【請求項１１】請求項10の出力回路において、前記出力
    ノードから前記プルアップ回路の入力までに直列に１又
    は２以上のダイオードを結合して、前記出力ノードが高
    状態から低状態に移行するときに、前記プルアップ回路
    を遮断状態に保持することによって、前記プルダウン回
    路が導通する前に前記プルアップ回路を遮断する出力回
    路。
  12. 【請求項１２】請求項10の出力回路において、さらに、
    温度から比較的独立した非導通の不感時間間隔を生じさ
    せるＶBE依存電流源を備える出力回路。
  13. 【請求項１３】高状態及び低状態を持つ出力ノードを備
    えるとともに、プルアップ・スレシホールド電圧を持つ
    プルアップ回路とプルアップ回路入力ノードとを備えて
    いて、前記プルアップ回路が第１ダイオード及び第２ダ
    イオードを含み、これらが互いに直列に結合されていて
    前記出力ノードに結合された第１ダイオード・アノード
    と、前記プルアップ回路入力ノードに結合された第２ダ
    イオードカソードとを持ち、これにより、前記高状態か
    ら前記低状態に移行する間に前記出力ノードと前記プル
    アップ回路入力ノードとの電圧をクランプすることによ
    って前記プルアップ回路への損傷を防止しており、ま
    た、プルダウン・スレシホールド電圧を持つプルダウン
    回路を備えており、該プルダウン回路が該プルダウン回
    路と直列に接続された第３ダイオードを含み、該第３ダ
    イオードが前記出力ノードに結合されたアノードと、該
    プルダウン回路に結合されたカソードとを有しており、
    前記プルダウン回路が第４ダイオードを含み、該第４ダ
    イオードが前記第３ダイオードに逆向きで並列に結合さ
    れており、これにより、低状態から高状態への移行の間
    における前記第３ダイオードへの損傷を防止する、トー
    テムポール出力回路からなる出力回路であって、前記プ
    ルアップ及びプルダウン回路が同時に電流に導通させる
    のを防止する手段を備えており、これにより、前記出力
    ノードが高状態から低状態に切り換わるときに、前記プ
    ルダウン回路が導通する前に前記プルアップ回路を遮断
    するようにするとともに、さらに、前記出力ノードが低
    状態から高状態に切り換わるときに、前記プルアップ回
    路が導通する前に前記プルダウン回路を遮断する出力回
    路。
  14. 【請求項１４】請求項13の出力回路において、前記出力
    ノードが高状態から低状態に移行するときに、前記プル
    アップ回路を遮断状態に保持することによって、前記プ
    ルダウン回路が導通する前に前記プルアップ回路を遮断
    する出力回路。
  15. 【請求項１５】請求項13の出力回路において、前記プル
    ダウン・スレシホールドが前記プルアップスレシホール
    ドよりも大であり、前記出力ノードが低状態から高状態
    へと駆動される前に前記プルダウン回路を遮断する出力
    回路。
  16. 【請求項１６】請求項15の出力回路において、前記プル
    アップ回路が、寄生容量電流を地表に逃がして出力が低
    から高に移行するのを加速するように結合された抵抗を
    有する出力回路。
  17. 【請求項１７】請求項13の出力回路において、さらに、
    温度から比較的独立した非導通の不感時間間隔を生じさ
    せるＶBE依存電流源を備える出力回路。
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