JPH06509913A

JPH06509913A - 交差導通電流を減少させる電力用ｍｏｓｆｅｔ駆動回路

Info

Publication number: JPH06509913A
Application number: JP5502361A
Authority: JP
Inventors: マー、ビン・フォン
Original assignee: マイクロ・リニア・コーポレーション
Priority date: 1991-07-09
Filing date: 1992-07-06
Publication date: 1994-11-02
Anticipated expiration: 2013-11-05
Also published as: EP0593628B1; DE69224833D1; WO1993001656A1; JP2821714B2; DE69224833T2; EP0593628A1; EP0593628A4; US5281862A

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】交差導通電流を減少させる電力用ＭＯ８ＦＥＴ駆動回路発明の分野本発明は交差導通電流を減少させる電力用集積化ＭＯ３ＦＥＴ駆動回路に関する。

本発明の背景電力用ＭＯ８ＦＥＴの駆動回路用の従来のバイポーラ・トーテムポールの駆動回路においては、プルアップ及びプルダウン回路の両方が一瞬の間、同時に導通することが起こり得る。正電源から地表へ流れる電流のスパイクにより、高い切り換え頻度では過大な電力損失が生じる。また、その切り換えの瞬間のスパイクは他の鋭敏な回路の作動に有害な影響を与えることがある。

本願で説明した回路は、プルアップ及びプルダウン回路が同時に導通することを防止することにより瞬時の交差導通電流を排除する。説明する回路の他の設計には減少させた切り換え時間及び温度独立性のある、交差導通電流の除去により重複しない導通期間を発生させる手段を含む。

発明の概要本発明の出力回路は電力ＭＯ３ＦＥＴを駆動するトーテムポール出力回路を含む。プルアップ回路及びプルダウン回路は出力ノードを要求通り低く又は高くする。通常のｄａ作動の間はプルアップ又はプルダウン回路のいずれかのみが導通する。プルアップが導通し、プルダウンが遮断されると、出力ノードは高くなる。

プルダウンが導通しプルアップが遮断されると出力ノードは低くなる。

出力回路はＭＯＳＦＥＴの出力回路の駆動回路として予定されているので、トーテムポールトランジスタはｄｃ電流を通過させない。プルアップ及びプルダウントランジスタの両方ともが同時に導通ずると過大な電力が損失となり、特に高周波数では著しい。本願発明に従って作られた回路は、プルアップ及びプルダウン回路が同時に導通するのを防ぐ。

プルアップ回路はプルアップ・スレンホールド電圧を有しており、プルダウン回路はプルダウン・スレンホールド電圧を有する。出力が高から低へ変化する間、プルダウン回路が導通する前にプルアップ回路は遮断される。出力が低から高へ変化する間、プルアップ回路が導通する前にプルダウン回路は遮断される。プルアップ・スレンホールドをプルダウン・スレンホールドより低くすることにより、出力が高から低へ変化する間、プルアップ回路は遮断状態に維持される。直列に接続された１又は２以上の導通ダイオードであって、１つのダイオードが出力ノードに接続されたアノードを有し、他のダイオードのカソードがプルアップ回路の入力に接続された１又は２以上の導通ダイオードがプルアップダイ−リントンを遮断状態に維持する。

プルダウン回路のスレンホールドはプルアップ回路のそれよりも高いので、プルダウン回路は、プルアップ回路が出力を高い状態から低い状態に駆動する前にカットオフされる。抵抗が出力の低から高への変化を加速するために用いられる。

図面の簡単な説明図１は本発明の好ましい実施例の回路の概略を示す。

好ましい実施例の詳細な説明図１は、本発明の好ましい実施例を実施するための回路の概略ダイアグラムを示す。その回路は電力供給ノードＶ　ｃｃ、回路接地、入力ノードＡ及び出力電圧 ■０を有する出力ノードＢを備える。入力電圧Ｖｉｎが入力ノードＡに接続されている。出力ノードＢはｎチャネルＭＯ３ＦＥＴ・トランジスタＦＥＴＩのゲートを駆動する。そのＭＯＳＦＥＴ・トランジスタＦＥＴＩのドレーンは負荷回路に接続され、そのソースは接地されている。入力Ａは２つの抵抗Ｒ１及びＲ２に結合されている。その抵抗Ｒ１の他方の端子はショットキーＮＰＮバイポーラトランジスタＱ１に接続されている。トランジスタＱ１のエミッタは接地されている。

トランジスタＱ１のコレクタは、抵抗Ｒ３の第１端子、ショットキーダイオードＤ１のカソード、ショットキーダイオートＤ２のアノード及び電流源１１に結合されている。電流源１１はＶＢＥ依存電流を供給するように設計されている。電流源１１はさらに電源■ＣＣに結合されている。

抵抗Ｒ２の他方の端子はンヨットキーＮＰＮ　トランジスタＱ３のベースに接続されている。トランジスタＱ３のエミッタは接地されている。トランジスタＱ３のコレクタは、ショットキーＮＰＮトランジスタＱ２のエミッタに結合されるとともにショットキークランプされた出力ＮＰＮ　トランジスタＱ５に結合されている。トランジスタＱ２のベースはショットキーダイオードＤ２のカソード及びショットキーダイオードＤＩのアノードに結合されている。

トランジスタＱ２のコレクタは、ダイオードＱ７のアノード、ダイオードＱ６のカソード及び電流源■２に結合されている。ダイオードＱ６及びＱｌは、一般的に、コレクタがベースに短絡されたトランジスタのベース・エミッタ接続を形成する。電流源■２は、また、電源ノードＶｃｃに結合されている。ダイオードＱ６のアノード及びダイオードＱ７のカソードは、両方とも、出力Ｂ及びトランジスタＱ５のコレクタに結合されている。トランジスタＱ５のエミッタは接地ノードに結合されている。

抵抗Ｒ３の他方の端子は、さらに、抵抗Ｒ４及びショットキーＮＰＮ　ｌ−ランジスタＱ４のベースに結合されている。抵抗Ｒ４の他方の端子及びトランジスタＱ４のエミッタはそれぞれ接地されている。トランジスタＱ４のコレクタは、ダイオードＱｌｌのカソード、ＮＰＮ　ｌ−ランジスタＱ８のベース及び電流源Ｉ３に結合されている。電流源Ｉ３はさらに電源■ｃｃに結合されている。トランジスタＱ８のコレクタは、また、電源Ｖｃｃに結合されている。

ダイオードＱｌｌのアノードは、ダイオードＱ１０、抵抗Ｒ５、トランジスタＱ８のエミッタ及び大出力ＮＰＮ　トランジスタＱ９のベースに結合されている。

ダイオードＱ１０のアノード、抵抗Ｒ５の他方の端子及びトランジスタＱ９のエミッタは、すへて出力Ｂに結合されている。ダイオードＱＩＯ及びＱｌｌは、一般的に、コレクタがベースノードに短絡されたトランジスタのベース・エミッタ接続を形成する。トランジスタＱ９のコレクタは電源Ｖｃｃに結合されている。

トランジスタＱ８及びＱ９は第１ダーリントン回路２０を構成する。第２ダーリント回路３０がダイオードＱ６並びにトランジスタＱ２及びＱ５から形成されている。その第２ダーリントン回路は混成ダーリントンである。ダイオードＱ７はダイオードＱ６をクランプして、出力が低から高に移行する間のツェナー状態によってそのダイオードＱ６が破壊されるのを防ぐ。

ＤＣ動作Ｖｉｎが高いときには、トランジスタＱ１及びＱ３が導通してそれらのコレクタが低くなる。電流源１１からの電流はＱｌを通じて接地される。Ｑｌのコレクタは低状態に引き込まれているので、トランジスタＱ２及びＱ４の両方ともが遮断される。

）−シ／ノスタＱ４が遮断されていると、電流源Ｉ３の電流は第１ダーリントン回路２０にベース駆動を与えるので出力Ｂは高状態になる。一度そのゲートが完全に充電されると、第１ダーリントンはわずかな電流のみを通すようになる。さらに、トランジスタＱ３が導通し、トランジスタＱ２のベースが低状態にあるので、第２ダーリントン回路３０は遮断状態にある。電流源■２及び■３は飽和してわずかな電流のみを通す。第１ダーリントン回路２０がトランジスタＱ４から制御されることに注目すべきである。

Ｖｉｎが低状態のときには、トランジスタＱ１及びＱ３の両方ともが遮断される。トランジスタＱ１及びＱ３のコレクタが高状態にあると、トランジスタＱ２、Ｑ４及びＱ５のすべてが導通状態になる。トランジスタＱ４が導通すると、トランジスタＱ４のコレクタがかなりに接地電位に近づくので、第１ダーリントン回路２０（トランジスタＱ８及びＱ９）は遮断される。

トランジスタＱ２は混成第２ダーリントン回路３０の制御トランジスタである。

トランジスタＱ２が導通し、トランジスタＱ３が遮断されると、トランジスタＱ５が導通して、ＭＯ３ＦＥＴデバイスＦＥＴＩのゲートを放電させて、出力ノードＢを接地電位に引き込む。その出力がｄｃ低状態にあると、電流源Ｉ３からの電流はトランジスタＱ４を通じて流れる。電流源１２からの電流はダイオードＱ７並びにトランジスタＱ２及びＱ５を通じて流れる。

トランジスタＱ１は入力Ｖｉｎへの変換装置として作動する。従って、トランジスタＱ２及びＱ３は通常互いに反対の状態にあり、つまり、トランジスタＱ３が導通するとトランジスタＱ２は遮断され、逆も同様である。

過渡的動作第１ダーリントン回路の切り換えスレシホールドＶＴＩは、この第１ダーリントン回路２０を導通するためにノーＦＣで要求される電圧である。この電圧はＲ３及びＲ４の電圧分割回路の作用によって分担するトランジスタＱ４のベース・エミッタ間の電圧Ｖ　ＢＥ４である。抵抗Ｒ３の抵抗は不感帯を制御する。式で示すようにこの抵抗は比率のように用いられる。すべての抵抗が同時に集積回路とじて形成されるので、その比率はたとえ固有インピーダンスが変化するとしても変化しない。従って、ＶＴＩ　＝　ＶＢＥ４　（１＋Ｒ３／Ｒ４）同様に、第２ダーリントン回路は切り換えスレシホールドＶＴ２を持っており、そこでは、トランジスタＱ１のコレクタは、トランジスタＱ５のベース・エミッタ間の電圧と、トランジスタＱ２のベース・エミッタ間の電圧と、ダイオードＤ２のダイオード電圧とを加えたものよりも上昇しなければならない。従って、ＶＴ２　＝　ＶＢＥ５　＋　ＶＢＥ２　＋　ＶＤ２出力、つまり、ノードＢが初め高くて、Ｖｉｎが高から低に切り換えられるとすると、トランジスタＱ１は遮断状態に変わる。電流源■１からの電流の一部はトランジスタＱ１のコレクタにおける寄生静電容量を充電する。ノードＣがｖＴｌに充電される前は、Ｑ４は遮断状態に保たれている。電流の残りの部分はＲ３に流れ込む。トランジスタＱ１のコレクタがＶＢＥ４　（１＋Ｒ３／Ｒ４）に上昇すると、トランジスタＱ４は導通する。■１はＶＢＥ依存なので、ｖＴｌ及びＶＴ２のすべては同様な温度依存性を持つ。非導通の時間間隔は比較的温度に依存しない。Ｑ４が一旦導通すると、そのトランジスタＱ４のコレクタ電圧は減少する。

出力ノードＢが高くてＱ４のコレクタが減少すると、ダイオードＱ１０及びＱｌｌが導通し始め、トランジスタＱ８及びＱ９を遮断状態に維持する。ダイオードＱＩＯ及びＱｌｌは、また、トランジスタＱ８及びＱ９のベース・エミッタ接合を横切る逆電圧をＶＢＥにクランプすることにより、トランジスタＱ８及びＱ９用の耐ツェナーデバイスとして機能する。

ＦＥＴＩのゲート容量は、比較的小さなトランジスタＱ４への制限されたベース駆動のために、ダイオードＱ１０及びＱｌｌによってわずかに充電されるだけである。

トランジスタＱ１のコレクタ電圧がトランジスタＱ２の切り換えスレシホールドＶＴ２に達すると、トランジスタＱ５が導通してＭＯ８ＦＥＴＩのゲートキャパシタンスを地表に放出する。トランジスタＱ５が導通する前は、トランジスタＱ８及びＱ９がトランジスタＱ４によって遮断状態に保持されているので、トランジスタＱ９及びＱ５の同時導通による交差導通電流が排除される。

出力電圧ｖＯが初めに低くてＶｉｎが低から高へと切り換えられるとすると、トランジスタＱ１が導通してトランジスタＱ１のコレクタが接地電位に引き込まれる。トラ〉ジスタＱ２の切り換えスレシホールドＶＴ２はトランジスタＱ４のそれよりも高いので、トランジスタＱ２はトランジスタＱ４より前に遮断され、トランジスタＱ５へのベース駆動が遮断される。トランジスタＱ４は、トランジスタＱ１のコレクタにおける電圧がＶＢＥ　（１＋Ｒ３／Ｒ４）よりも低くなるまでその状態を保つ。トランジスタＱ４のベース駆動が取り除かれると、トランジスタＱ４のコレクタの電圧が上昇する。これにより、トランジスタＱ８及びＱ９が導通する。ＭＯ８ＦＥＴゲート容量はＶｃｃまで充電される。

ショットキーダイオードＤ１及びトランジスタＱ３は、それぞれ、トランジスタＱ２及びＱ５の遮断移行を早める。トランジスタＱ４は、そのトランジスタＱ４が遮断されるときに寄生ベース・コレクタ接合の容量Ｃｊｃ転移電流を地表に逃がすことによって、トランジスタＱ４の遮断時間を短くする。その結果、低から高への伝達遅延時間ｔ　Ｉ）ｄｌｌＬが短くなり、さらに、出力上昇時間ｔｒが早くなる。

トランジスタＱ５のベース駆動は、トランジスタＱ４のコレクタ電圧が上昇できるようになるまでは遮断されているので、出力の低から高への変移の間における交差導通電流が再びなくなる。

ＣＣ補正書の写しく翻訳文）提出書（特許法第１８４条の８）１　国際出願番号ＰＣＴ／ＵＳ９２１０５６３９２　発明の名称交差導通電流を減少させる電力用ＭＯ３ＦＥＴ駆動回路３　特許出願人住　所　アメリカ合衆国、カリフォルニア州　９５１３１、サン・ホゼ、コンコース・ドライブ　２０９２名　称　マイクロ−リニア・コーポレーション４代理人住　所　東京都千代田区永田町１丁目１１番２８号相互永田町ビルディング８階国際出願時における請求の範囲の全てを別紙の請求項１乃至１７の通り訂正したことを上申致します。

請求の範囲１　高状態及び低状態を持つ出力ノードを備えており、さらに、プルアップ・スレシホールド電圧を持つとともに、前記高状態から低状態への移行の間における前記プルアップ回路への損傷を防ぐように結合された電圧クランプ回路を含むプルアップ回路と、プルダウン・スレシホールド電圧を持つとともに、前記出力が低状態にあるときの前記プルダウン回路への損傷を防ぐように結合されたクランプ回路を含むプルダウン回路とを備えるトーテムポールの出方回路からなる出力回路であって、前記プルアップ及びプルダウン回路が同時に電流を伝導させるのを防止する手段を備えており、これにより、前記出力ノードが高状態から低状態に切り換わるときに、前記プルダウン回路が導通する前に前記プルアップ回路を遮断するようにするとともに、さらに、前記出力ノードが低状態から高状態に切り換わるときに、前記プルアップ回路が導通する前に前記プルダウン回路を遮断するようにし、前記出方回路がさらに温度から比較的独立した非導通の不感時間間隔を生じさせるＶＢＥ依存電流源を備える出方回路。

２　請求項１の出力回路において、前記出方ノードから前記プルアップ回路の入力までに直列に１又は２以上のダイオードを結合して、前記出力ノードが高状態から低状態に移行するときに、前記プルアップ回路を遮断状態に保持することによって、前記プルダウン回路が導通する前に前記プルアップ回路を遮断する出力回路。

３　請求項１の出力回路において、前記プルダウン・スレシボールドが前記プルアップスレシホールドよりも高くて、前記出力ノードが低状態から高状態へと駆動される前に前記プルダウン回路を遮断する出方回路。

４　請求項３の出力回路において、前記プルアップ回路が抵抗を備えており、これにより、寄生容量電流を地表に逃がして出方の低がら高への移行を加速する出力回路。

５ａ、高状態及び低状態を持つ出力ノードと、ｂ、　該出力ノードに結合されていてプルアップ・スレシホールド電圧を持っており、さらに、前記高状態から低状態への移行の間における前記プルアップ回路への損傷を防ぐように結合された電圧クランプ回路と、寄生容量電流を地表に逃がして低から高への移行の際の出力を加速するように結合された抵抗とを含むプルアップ回路と、Ｃ前記出力ノードに接続されていてプルダウン・スレシホールド電圧を持っており、さらに、前記出力が低状態にあるときの前記プルダウン回路への損傷を防ぐように結合されたクランプ回路を含み、前記プルダウン・スレシホールトが前記プルアップ・スレシホールドよりも高くて、前記出力ノードが低状態から高状態へと駆動される前に前記プルダウン回路を遮断するプルダウン回路と、ｄ、　前記プルアップ及びプルダウン回路が同時に電流を伝導させるのを防止して、前記出力ノートが高状態から低状態に切り換わるときに、前記プルダウン回路が導通する前に前記プルアップ回路を遮断するようにするとともに、さらに、前記出力ノートが低状態から高状態に切り換わるときに、前記プルアンプ回路が導通する前に前記プルダウン回路を遮断するようにする防止手段とを備える出力回路。

６　請求項５の出力回路において、前記出力ノードから前記プルアップ回路の入力までに直列に１又は２以上のダイオードを結合して、前記出力ノードが高状態から低状態に移行するときに前記プルアップ回路を遮断状態に保持することによって、前記プルダウン回路が導通ずる前に前記プルアップ回路を遮断する出力回路。

７　電源、回路接地並びにゲート、ドレーン及びソースを持つ電界効果トランジスタに結合されていて、前記ドレーンが負荷に接続され、前記ソースが前記回路接地に接続されているトーテムポール出力回路であって、ａ、　前記電界効果トランジスタのゲートに結合されていて該トランジスタを制御する出力ノートと、ｂ　第１端子Ａ及び第１端子Ｂを持つ第１抵抗と、第２端子Ａ及び第２端子Ｂを持つ第２抵抗とてあって、前記第１端子Ａが入力ノードを形成する第２端子八に結合されている第１抵抗及び第２抵抗と、Ｃ第１ベース、第１エミツタ及び第１コレクタを持つ第１トランジスタであって、前記第１ベースが前記体１端子Ｂに結合されており、さらに、前記第１エミツタが前記回路接地に結合されている第１トランジスタと、ｄ、　前記電源及び第１コレクタに結合されている第１電流源と、ｅ、　第１アノード及び第１カソードを持つ第１ダイオードと、第２アノード及び第２カソードを持つ第２ダイオードとであって、前記第１カソードが前記第２アノード、第１コレクタ及び第１電流源に結合されており、さらに、前記第１アノードが前記第２カソードに結合されている第１ダイオード及び第２ダイオードと、ｆ、　第２ベース、第２エミツタ及び第２コレクタを持ち、前記第２ベースが前記第１アノード及び第２カソードに結合されている第２トランジスタと、ｇ、　第３ベース、第３エミツタ及び第３コレクタを持つ第３トランジスタであって、前記第３ベースが前記第２端子Ｂに結合され、前記第３エミツタが前記回路接地に結合され、さらに、前記第３コレクタが前記第２エミツタに結合されている第３トランジスタと、ｈ、　第３端子Ａ及び第３端子Ｂを持ち、前記第３端子Ａが前記第１電流源、第１コレクタ、第１カソード及び第２アノードに結合されている第３トランジスタと、１、　第４端子Ａ及び第４端子Ｂを持ち、前記第４端子Ａが前記第３端子Ｂに結合され、さらに、前記第４端子Ｂが前記回路接地に結合されている第４トランジスタと、ｊ、　第３アノード及び第３カソードを持つ第３ダイオードと、第４アノード及び第４カソードを持つ第４ダイオードとであって、前記第４アノードが前記第３カソード及び第２コレクタに結合され、さらに、前記第３アノードが前記第４カソードに結合されている第３ダイオード及び第４ダイオードと、ｋ、　前記電源に結合されるとともに、前記第２コレクタ、第３カソード及び第４アノードに結合された第２電流源と、１、前記電源に結合された第３電流源と、組　第４ベース、第４エミツタ及び第４コレクタを持つ第４トランジスタであって、前記第４ベースが前記第３端子Ｂ及び第４端子Ａに結合され、前記第４エミツタが前記回路接地に結合され、さらに前記第４コレクタが前記第３電流源に結合されている第４トランジスタと、ｎ、　第５ベース、第５エミツタ及び第５コレクタを持つ第５トランジスタであって、前記第５ベースが前記第２エミツタ及び第３コレクタに結合され、前記第５エミツタが前記回路接地に結合され、さらに、前記第５コレクタカ（前記第３アノード、第４カソード及び出力ノードに結合されている第５トランジスタと、０、　第５アノード及び第５カソードを持ち、前記第５アノードが前記出力ノードに結合されている第５ダイオードと、ｐ　第６アノード及び第６カソードを持ち、前記第６アノードが前記第５カソードに結合され、さらに、前記第６カソードが前記第３電流源及び第４コレクタに結合されている第６ダイオードと、ｑ、　第５端子Ａ及び第５端子Ｂを持つ第５抵抗であって、前記第５端子Ａが前記第５カソード及び第６アノードに結合され、さらに、前記第５端子Ｂ力（前記第５アノード及び出力アノードに結合されている第５抵抗と、ｒ、　第６ベース、第６エミツタ及び第６コレクタを持つ第６トランジスタであって、前記第６コレクタが前記電源に結合され、前記第６ベースカく前記酉３電流源、第６カソード及び第４コレクタに結合され、さらに、前記第６エミツタが前記第５端子Ａ１第５カソード及び第６アノードに結合されて（する第６トランジスタと、Ｓ、　第７ベース、第７エミツタ及び第７コレクタを持つ第７トランジスタであって、前記第７コレクタが前記電源に結合され、前記第７ベースカ（前記第６エミツタ、第５端子Ａ１第５カソード及び第６アノードに結合され、さらに、前記第７エミツタが前記第５端子Ｂ１第５アノード及び出力ノード：こ結合されている第７トランジスタとを備えるトーテムポール出力回路。

８　請求項７に記載のトーテムポール出力回路にお（旭て、前記第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ及び第５トランジスタがすべてショットキーＮＰＮバイポーラ・トランジスタである出力回路。

９　請求項８に記載のトーテムポール出力回路にお０て、前記第６トランジスタ及び第７トランジスタが両方ともにＮＰＮバイポーラ・トランジスタである出力回路。

１０　高状態及び低状態を持つ出力ノードを備えており、さらに、プルアップ・スレシホールド電圧を持つとともに、前記高状態から低状態への移行の間における前記プルアップ回路への損傷を防ぐように結合された電圧クランプ回路を含むプルアップ回路と、プルダウン・スレシホールド電圧を持つとともに、前記出力が低状態にあるときの前記プルダウン回路への損傷を防ぐように結合された電圧クランプ回路を含むプルダウン回路とを備えるトーテムポールの出力回路からなる出力回路であって、前記プルアップ及びプルダウン回路が同時に電流を伝導させるのを防止する手段を備えており、これにより、前記出力ノードが高状態から低状態に切り換わるときに、前記プルダウン回路が導通する前に前記プルアップ回路を遮断するようにするとともに、さらに、前記出力ノードが低状態から高状態に切り換わるときに、前記プルアップ回路が導通する前に前記プルダウン回路を遮断するようにし、前記プルダウン・スレシホールドが前記プルアップ・スレシホールドよりも大であり、これにより、前記出力ノードが低状態から高状態に駆動されるまえに前記プルダウン回路が遮断され、さらに、前記プルアップ回路が抵抗を有していて前記寄生容量電流を地表に逃がして出力が低から高に移行するのを加速する出力回路。

１１　請求項１０の回路において、前記出力ノードから前記プルアップ回路の入力までに直列に１又は２以上のダイオードを結合して、前記出力ノードが高状態から低状態に移行するときに、前記プルアップ回路を遮断状態に保持することによって、前記プルダウン回路が導通する前に前記プルアップ回路を遮断する出力回路。

１２　請求項１０の出力回路において、さらに、温度から比較的独立した非導通の不感時間間隔を生じさせるＶＢＥ依存電流源を備える出力回路。

１３　高状態及び低状態を持つ出力ノードを備えるとともに、プルアップ・スレシホールド電圧を持つプルアップ回路とプルアップ回路人力ノードとを備えていて、前記プルアップ回路が第１ダイオード及び第２ダイオードを含み、これらが互いに直列に結合されていて前記出力ノードに結合された第１ダイオード・アノードと、前記プルアップ回路人力ノードに結合された第２ダイオードカソードとを持ち、これにより、前記高状態から前記低状態に移行する間の前記出力ノードと前記プルアップ回路人力ノードとの電圧をクランプすることによって前記プルアップ回路への損傷を防止しており、また、プルダウン・スレシホールド電圧を持つプルダウン回路を備えており、該プルダウン回路が該プルダウン回路と直列に接続された第３ダイオードを含み、該第３ダイオードが前記出力ノードに結合されたアノードと、該プルダウン回路に結合されたカソードとを有しており、前記プルダウン回路が第４ダイオードを含み、該第４ダイオードが前記第３ダイオードに逆向きで並列に結合されており、これにより、低状態から高状態への移行の間における前記第３ダイオードへの損傷を防止する、トーテムポール出力回路からなる出力回路であって、前記プルアップ及びプルダウン回路が同時に電流を伝導させるのを防止する手段を備えており、これにより、前記出力ノードが高状態から低状態に切り換わるときに、前記プルダウン回路が導通する前に前記プルアップ回路を遮断するようにするとともに、さらに、前記出力ノートが低状態から高状態に切り換わるときに、前記プルアップ回路が導通する前に前記プルダウン回路を遮断する出力回路。

１４　請求項１３の出力回路において、前記出力ノードが高状態から低状態に移行するときに、前記プルアップ回路を遮断状態に保持することによって、前記プルダウン回路が導通する前に前記プルアップ回路を遮断する出力回路。

］５　請求項１３の出力回路において、前記プルダウン・スレシホールトが前記プルアップスレシホールドよりも大であり、前記出力ノードが低状態から高状態へと駆動される前に前記プルダウン回路を遮断する出力回路。

１６　請求項１５の出力回路において、前記プルアップ回路が、前記寄生容量電流を地表に逃がして出力が低から高に移行するのを加速するように結合された抵抗を有する出力回路。

１７　請求項】３の出力回路において、さらに、温度から比較的独立した非導通の不感時間間隔を生じさせるＶＢＥ依存電流源を備える出力回路。

Claims

【特許請求の範囲】１　高状態及び低状態を持つ出力ノードを備えるとともに、プルアップ・スレシホールド電圧を持つプルアップ回路とプルダウン・スレシホールド電圧を持つプルダウン回路とを備えるトーテムポールの出力回路からなる出力回路であって、前記プルアップ及びプルダウン回路が同時に電流を伝導させるのを防止する手段を備えており、これにより、前記出力ノードが高状態から低状態に切り換わるときに、前記プルダウン回路が導通する前に前記プルアップ回路が遮断されるようにするとともに、さらに、前記出力ノードが低状態から高状態に切り換わるときに、前記プルアップ回路が導通する前に前記プルダウン回路が遮断されるようにする出力回路。２　請求項１の出力回路において、前記出力ノードから前記プルアップ回路の入力へと直列に１又は２以上のダイオードを結合して、前記出力ノードが高状態から低状態に移行するときに、前記プルアップ回路を遮断状態に保持することによって、前記プルダウン回路が導通する前に前記プルアップ回路が遮断される出力回路。３　請求項１の出力回路において、前記プルダウン・スレシホールドが前記プルアップスレシホールドよりも高くて、前記出力ノードが低状態から高状態へと駆動される前に前記プルダウン回路が遮断される出力回路。４　請求項３の出力回路において、前記プルアップ回路が抵抗を備えており、これにより、寄生容量電流を地表に逃がして出力の低から高への変移を加速する出力回路。５　請求項１の出力回路において、さらに、温度から比較的独立した非導通の不感時間間隔を生じさせるＶＢＥ依存電流源を術える出力回路。６　電力ＭＯＳＦＥＴを駆動する出力回路であって、第１スレシホールドを持つプルアップ装置及び第２スレシホールドを持つプルダウン装置と、前記第１及び第２スレシホールドを制御して前記プルアップ及びプルダウン装置が同時に作動しないようにする制御装置とを備えるトーテムポールの出力回路からなる出力回路。