JPH07312088A

JPH07312088A - 半導体装置

Info

Publication number: JPH07312088A
Application number: JP6124244A
Authority: JP
Inventors: Masatoshi Sato; 正敏佐藤; Kinya Mitsumoto; 欽哉光本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-05-13
Filing date: 1994-05-13
Publication date: 1995-11-28

Abstract

(57)【要約】【目的】ハイレベル出力用電圧ＶＣＯのクランプ電位
を容易にかつ的確に設定しうるＣＭＯＳ型出力バッファ
を実現して、出力バッファを含むシンクロナスＳＲＡＭ
等のハイレベルマージンを高め、その動作電源の低電圧
化を促進する。【構成】ＣＭＯＳ型の単位データ出力バッファＵＯＢ
０を構成するＰチャンネル型出力ＭＯＳＦＥＴＰ１のソ
ース側に、ハイレベル出力用電圧ＶＣＯの電位をクラン
プする定電圧回路ＶＲを設けるとともに、この定電圧回
路ＶＲを、その非反転入力ノードがレベルシフト用抵抗
Ｒ２を介してハイレベル出力用電圧供給点ＶＣＯに結合
されその反転入力ノードに所定の低電圧ｖ１を受ける差
動増幅回路ＤＡ１と、電源電圧ＶＣＣ３とハイレベル出
力用電圧供給点ＶＣＯとの間に設けられそのゲートに差
動増幅回路ＤＡ１の非反転出力信号ｖ３を受ける出力制
御ＭＯＳＦＥＴＰ４と、レベルシフト抵抗Ｒ２と接地電
位ＶＳＳとの間に設けられる定電流源Ｓ３とを基本に構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、ＣＭＯＳ（相補ＭＯＳ）型の出力バッファ（出力
回路）を含むシンクロナスＳＲＡＭ（スタティック型ラ
ンダムアクセスメモリ）等に利用して特に有効な技術に
関するものである。

【０００２】

【従来の技術】回路の電源電圧及び出力端子間に設けら
れるＰチャンネル型の出力ＭＯＳＦＥＴ（金属酸化物半
導体型電界効果トランジスタ。この明細書では、ＭＯＳ
ＦＥＴをして絶縁ゲート型電界効果トランジスタの総称
とする）と、回路の出力端子及び接地電位間に設けられ
るＮチャンネル型の出力ＭＯＳＦＥＴとを含むいわゆる
ＣＭＯＳ型出力バッファがあり、このようなＣＭＯＳ型
出力バッファからなるデータ出力バッファを具備するシ
ンクロナスＳＲＡＭ等の半導体装置がある。周知のよう
に、ＣＭＯＳ型出力バッファでは、ハイレベル出力時、
電源電圧電位がＰチャンネル型の出力ＭＯＳＦＥＴのし
きい値電圧によって低下されることなくそのまま出力信
号のハイレベルとなる。このため、電源電圧電位が比較
的低い場合には、出力信号のハイレベルを電源電圧電位
まで引き上げシンクロナスＳＲＡＭ等のハイレベルマー
ジンを高めることができるが、電源電圧電位が比較的高
い場合には、出力信号のハイレベル変化にともなう出力
ノイズのピーク値が大きくなり、逆にシンクロナスＳＲ
ＡＭ等の誤動作を招く原因ともなる。

【０００３】特開平３−３５４９７号公報には、図６に
例示されるように、Ｐチャンネル型の出力ＭＯＳＦＥＴ
Ｐ１０のソース側に電圧降下回路ＶＤを設け、電源電圧
ＶＣＣの電位が所定値を超えた場合には出力ＭＯＳＦＥ
ＴＰ１０のソース電位つまり出力信号ＤＯのハイレベル
となるハイレベル出力用電圧ＶＣＯの電位をクランプす
ることで、出力信号のハイレベルマージンを高めつつ出
力ノイズの抑制を図る方法が提案されている。

【０００４】

【発明が解決しようとする課題】ところが、シンクロナ
スＳＲＡＭ等の動作電源の低電圧化が進み、出力信号レ
ベルに関する製品仕様が厳しくなるにしたがって、上記
従来の出力バッファには次のような問題点が生じること
が本願発明者等によって明らかとなった。すなわち、上
記従来の出力バッファをシンクロナスＳＲＡＭに適用し
ようとした場合、かかる出力バッファが、図７に示され
るように、ハイレベル出力用電圧ＶＣＯをＭＯＳＦＥＴ
Ｐ９及びＮ６により分圧して得られる出力制御電圧ＶＲ
がノアゲートＮＯ２の論理スレッショルドレベルＶＬＴ
を超えた時点でＰチャンネル型の出力制御ＭＯＳＦＥＴ
Ｐ８をオフ状態に遷移させることで、ハイレベル出力用
電圧ＶＣＯの電位をクランプする方法を採っており、こ
のハイレベル出力用電圧ＶＣＯのクランプ電位ＶＸは、
ＭＯＳＦＥＴＰ９及びＮ６のコンダクタンス比に従って
設定される。周知のように、ＭＯＳＦＥＴのコンダクタ
ンスはその製造プロセスや使用環境に応じて比較的大き
な変動を呈する。このため、出力制御電圧ＶＲの電位つ
まりはハイレベル出力用電圧ＶＣＯのクランプ電位ＶＸ
を所望の値に的確に設定することが困難となり、シンク
ロナスＳＲＡＭ等の製品仕様に対するハイレベルマージ
ンを充分に確保することは困難となる。

【０００５】この発明の目的は、ハイレベル出力用電圧
のクランプ電位を容易にかつ的確に設定しうるＣＭＯＳ
型出力バッファを実現することにある。この発明の他の
目的は、ＣＭＯＳ型出力バッファを含むシンクロナスＳ
ＲＡＭ等のハイレベルマージンを高め、その動作電源の
低電圧化を促進することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述ならびに添付図面から明
らかになるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＳＲＡＭ等に含
まれるＣＭＯＳ型出力バッファのＰチャンネル型出力Ｍ
ＯＳＦＥＴのソース側に、ハイレベル出力用電圧の電位
をクランプする定電圧回路を設けるとともに、この定電
圧回路を、その非反転入力ノードがレベルシフト用抵抗
を介してハイレベル出力用電圧供給点に結合されその反
転入力ノードに所定の定電圧を受ける差動増幅回路と、
回路の電源電圧とハイレベル出力用電圧供給点との間に
設けられそのゲートに差動増幅回路の実質的な非反転出
力信号を受ける出力制御ＭＯＳＦＥＴと、レベルシフト
用抵抗と回路の接地電位との間に設けられる定電流源と
を基本に構成する。

【０００８】

【作用】上記した手段によれば、レベルシフト用抵抗と
上記定電圧を形成するための定電圧発生用抵抗の抵抗値
を調整するだけで、プロセス変動を受けることなくハイ
レベル出力用電圧のクランプ電位を容易にかつ的確に設
定することができる。この結果、ＣＭＯＳ型出力バッフ
ァを含むシンクロナスＳＲＡＭ等のハイレベルマージン
を高め、その動作電源の低電圧化を促進することができ
る。

【０００９】

【実施例】図１には、この発明が適用されたシンクロナ
スＳＲＡＭの一実施例のブロック図が示されている。同
図をもとに、まずこの実施例のシンクロナスＳＲＡＭの
構成及び動作の概要について説明する。なお、図１の各
ブロックを構成する回路素子は、特に制限されないが、
公知のバイポーラＣＭＯＳ集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。

【００１０】図１において、この実施例のシンクロナス
ＳＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成とする。メモリアレ
イＭＡＲＹは、図の水平方向に配置される複数のワード
線と、垂直方向に配置される複数組の相補ビット線なら
びにこれらのワード線及び相補ビット線の交点に格子状
に配置される多数のスタティック型メモリセルとを含
む。

【００１１】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に選択状態とされる。ＸアドレスデコーダＸ
Ｄには、ＸアドレスバッファＸＢからｉ＋１ビットの内
部アドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＤＥが供給される。また、Ｘ
アドレスバッファＸＢには、アドレス入力端子ＡＸ０〜
ＡＸｉを介してＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、タイミング発生回路ＴＧから入力クロック信号ＢＣ
Ｋが供給される。なお、内部制御信号ＤＥは、シンクロ
ナスＳＲＡＭがライトモード又はリードモードで選択状
態とされるとき、所定のタイミングで選択的にハイレベ
ルとされる。また、入力クロック信号ＢＣＫは、クロッ
ク信号入力端子ＣＬＫから入力されるクロック信号ＣＬ
Ｋをもとに形成され、このクロック信号ＣＬＫにやや位
相の遅れた同相の信号とされる。

【００１２】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉから入力されるＸアドレス信号ＡＸ
０〜ＡＸｉを入力クロック信号ＢＣＫに従って取り込
み、保持するとともに、これらのＸアドレス信号をもと
に内部アドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレス
デコーダＸＤに供給する。また、ＸアドレスデコーダＸ
Ｄは、内部制御信号ＤＥのハイレベルを受けて選択的に
動作状態とされ、ＸアドレスバッファＸＢから供給され
る内部アドレス信号Ｘ０〜Ｘｉをデコードして、メモリ
アレイＭＡＲＹの対応するワード線を択一的に選択状態
とする。

【００１３】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その下方においてＹスイッチＹＳに結合
され、このＹスイッチＹＳを介して４組ずつ選択的に書
き込み用相補共通データ線又は読み出し用相補共通デー
タ線に接続される。

【００１４】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の各相補ビット線に対応して設けられるＮチャンネル型
及びＰチャンネル型のスイッチＭＯＳＦＥＴ対を含む。
これらのスイッチＭＯＳＦＥＴ対の一方は、メモリアレ
イＭＡＲＹの対応する相補ビット線にそれぞれ結合され
る。また、Ｎチャンネル型のスイッチＭＯＳＦＥＴ対の
他方は、４組おきに図示されない書き込み用相補共通デ
ータ線に結合され、Ｐチャンネル型のスイッチＭＯＳＦ
ＥＴ対の他方は、４組おきに図示されない読み出し用相
補共通データ線に結合される。Ｎチャンネル型のスイッ
チＭＯＳＦＥＴ対のゲートには、ＹアドレスデコーダＹ
Ｄから対応する書き込み用ビット線選択信号がそれぞれ
供給され、Ｎチャンネル型のスイッチＭＯＳＦＥＴ対の
ゲートには、対応する書き込み用ビット線選択信号がそ
れぞれ供給される。

【００１５】これにより、ＹスイッチＹＳを構成するＮ
チャンネル型のスイッチＭＯＳＦＥＴ対は、対応する書
き込み用ビット線選択信号がハイレベルとされることで
４組ずつ選択的にオン状態となり、メモリアレイＭＡＲ
Ｙの対応する４組の相補ビット線と書き込み用相補共通
データ線との間を選択的に接続状態とする。同様に、Ｙ
スイッチＹＳを構成するＰチャンネル型のスイッチＭＯ
ＳＦＥＴ対は、対応する読み出し用ビット線選択信号が
ロウレベルとされることで４組ずつ選択的にオン状態と
なり、メモリアレイＭＡＲＹの対応する４組の相補ビッ
ト線と読み出し用相補共通データ線との間を選択的に接
続状態とする。

【００１６】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｊ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｊが供給され、タイミング発生回路ＴＧから内部制
御信号ＤＥが供給される。また、ＹアドレスバッファＹ
Ｂには、アドレス入力端子ＡＹ０〜ＡＹｊを介してＹア
ドレス信号ＡＹ０〜ＡＹｊが供給され、タイミング発生
回路ＴＧから入力クロック信号ＢＣＫが供給される。

【００１７】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを、入力クロック信号ＢＣＫに従って取
り込み、保持するとともに、これらのＹアドレス信号を
もとに内部アドレス信号Ｙ０〜Ｙｊを形成して、Ｙアド
レスデコーダＹＤに供給する。また、Ｙアドレスデコー
ダＹＤは、内部制御信号ＤＥのハイレベルを受けて選択
的に動作状態とされ、ＹアドレスバッファＹＢから供給
される内部アドレス信号Ｙ０〜Ｙｊをデコードして、対
応する書き込み用ビット線選択信号又は読み出し用ビッ
ト線選択信号を択一的にハイレベル又はロウレベルとす
る。

【００１８】メモリアレイＭＡＲＹの指定された４組の
相補ビット線が選択的に接続される書き込み用相補共通
データ線は、ライトアンプＷＡの対応する単位回路の出
力端子に結合され、読み出し用相補共通データ線は、セ
ンスアンプＳＡの対応する単位回路の入力端子に結合さ
れる。ライトアンプＷＡの各単位回路の入力端子は、対
応するライトデータバスＷＤＢ０〜ＷＤＢ３を介してデ
ータ入力バッファＩＢの対応する単位回路の出力端子に
結合され、センスアンプＳＡの各単位回路の出力端子
は、対応するリードデータバスＲＤＢ０〜ＲＤＢ３を介
してデータ出力バッファＯＢの対応する単位回路の入力
端子に結合される。データ入力バッファＩＢの各単位回
路の入力端子は、対応するデータ入力端子ＤＩ０〜ＤＩ
３にそれぞれ結合され、データ出力バッファＯＢの各単
位回路の出力端子は、対応するデータ出力端子ＤＯ０〜
ＤＯ３にそれぞれ結合される。

【００１９】ライトアンプＷＡの各単位回路には、タイ
ミング発生回路ＴＧから内部制御信号ＷＰが共通に供給
され、センスアンプＳＡの各単位回路には、内部制御信
号ＳＰが共通に供給される。また、データ入力バッファ
ＩＢの各単位回路には、タイミング発生回路ＴＧから入
力クロック信号ＢＣＫが共通に供給され、データ出力バ
ッファＯＢの各単位回路には、内部制御信号ＤＯＣが共
通に供給される。ここで、内部制御信号ＷＰは、シンク
ロナスＳＲＡＭがライトモードで選択状態とされると
き、所定のタイミングで選択的にハイレベルとされる。
また、内部制御信号ＳＰ及びＤＯＣは、シンクロナスＳ
ＲＡＭがリードモードで選択状態とされるとき、それぞ
れ所定のタイミングで選択的にハイレベルとされる。

【００２０】データ入力バッファＩＢの各単位回路は、
シンクロナスＳＲＡＭがライトモードで選択状態とされ
るとき、データ入力端子ＤＩ０〜ＤＩ３を介して供給さ
れるライトデータを入力クロック信号ＢＣＫに従って取
り込み、保持するとともに、ライトデータバスＷＤＢ０
〜ＷＤＢ３を介してライトアンプＷＡの対応する単位回
路に伝達する。このとき、ライトアンプＷＡの各単位回
路は、内部制御信号ＷＰのハイレベルを受けて選択的に
動作状態とされ、データ入力バッファＩＢの対応する単
位回路から伝達されるライトデータを所定の相補書き込
み信号に変換した後、対応する書き込み用相補共通デー
タ線を介してメモリアレイＭＡＲＹの選択された４個の
メモリセルに書き込む。

【００２１】一方、センスアンプＳＡの各単位回路は、
シンクロナスＳＲＡＭがリードモードで選択状態とされ
るとき、内部制御信号ＳＰのハイレベルを受けて選択的
に動作状態とされ、メモリアレイＭＡＲＹの選択された
４個のメモリセルから対応する読み出し用相補共通デー
タ線を介して出力される微小読み出し信号をそれぞれ増
幅した後、リードデータバスＲＤＢ０〜ＲＤＢ３を介し
てデータ出力バッファＯＢの対応する単位回路に伝達す
る。このとき、データ出力バッファＯＢの各単位回路
は、内部制御信号ＤＯＣのハイレベルを受けて選択的に
動作状態とされ、センスアンプＳＡの対応する単位回路
から伝達されるリードデータをデータ出力端子ＤＯ０〜
ＤＯ３を介してシンクロナスＳＲＡＭの外部に出力す
る。データ出力バッファＯＢの具体的構成については、
後で詳細に説明する。

【００２２】タイミング発生回路ＴＧは、クロック信号
入力端子ＣＬＫを介して供給されるクロック信号ＣＬＫ
と起動制御信号入力端子ＣＳＢ，ＷＥＢ及びＯＥＢを介
してそれぞれ供給されるチップ選択信号ＣＳＢ（ここ
で、それが有効とされるとき選択的にロウレベルとされ
るいわゆる反転信号等については、その名称の末尾にＢ
を付して表す。以下同様），ライトイネーブル信号ＷＥ
Ｂ及び出力イネーブル信号ＯＥＢとをもとに、前記入力
クロック信号ＢＣＫや各種の内部制御信号を選択的に形
成し、シンクロナスＳＲＡＭの各部に供給する。

【００２３】ところで、この実施例のシンクロナスＳＲ
ＡＭは、データ出力バッファＯＢに動作電源つまり電源
電圧ＶＣＣＯ及び接地電位ＶＳＳＯをそれぞれ供給する
ための電源電圧供給端子ＶＣＣＯ及び接地電位供給端子
ＶＳＳＯと、データ出力バッファＯＢを除く内部回路に
動作電源つまり電源電圧ＶＣＣ及び接地電位ＶＳＳをそ
れぞれ供給するための電源電圧供給端子ＶＣＣ及び接地
電位供給端子ＶＳＳとを備える。なお、電源電圧ＶＣＣ
Ｏ及びＶＣＣは、特に制限されないが、＋３Ｖ（ボル
ト）のような比較的絶対値の小さな正電位とされる。

【００２４】電源電圧供給端子ＶＣＣＯ及び接地電位供
給端子ＶＳＳＯを介して供給される電源電圧ＶＣＣＯ及
び接地電位ＶＳＳＯは、それぞれ電源電圧ＶＣＣ３（第
１の電源電圧）及び接地電位ＶＳＳ３（第２の電源電
圧）としてデータ出力バッファＯＢに供給される。ま
た、電源電圧供給端子ＶＣＣ及び接地電位供給端子ＶＳ
Ｓを介して供給される電源電圧ＶＣＣ及び接地電位ＶＳ
Ｓは、それぞれ電源電圧ＶＣＣ１及び接地電位ＶＳＳ１
として主にタイミング発生回路ＴＧやＸアドレスデコー
ダＸＤ及びＹアドレスデコーダＹＤ等に供給されるとと
もに、それぞれ電源電圧ＶＣＣ２及び接地電位ＶＳＳ２
として主にデータ入力バッファＩＢやＸアドレスバッフ
ァＸＢ及びＹアドレスバッファＹＢ等に供給される。

【００２５】図２には、図１のシンクロナスＳＲＡＭに
含まれるデータ出力バッファＯＢの一実施例の回路図が
示されている。また、図３には、図２のデータ出力バッ
ファＯＢに含まれる定電圧回路ＶＲの一実施例の回路図
が示され、図４には、その一実施例の出力特性図が示さ
れている。これらの図をもとに、この実施例のシンクロ
ナスＳＲＡＭに含まれるデータ出力バッファＯＢの具体
的構成及び動作ならびにその特徴について説明する。な
お、以下の回路図において、そのチャンネル（バックゲ
ート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル
型であって、矢印の付されないＮチャンネルＭＯＳＦＥ
Ｔと区別して示される。

【００２６】図２において、この実施例のデータ出力バ
ッファＯＢは、データ出力端子ＤＯ０〜ＤＯ３に対応し
て設けられる４個の単位データ出力バッファＵＯＢ０〜
ＵＯＢ３と、これらの単位データ出力バッファに共通に
設けられる１個の定電圧回路ＶＲとを含む。このうち、
定電圧回路ＶＲは、電源電圧ＶＣＣ３と接地電位ＶＳＳ
２とをもとに、所定のハイレベル出力用電圧ＶＣＯを形
成し、単位データ出力バッファＵＯＢ０〜ＵＯＢ３に供
給する。

【００２７】一方、単位データ出力バッファＵＯＢ０〜
ＵＯＢ３は、図の単位データ出力バッファＵＯＢ０に代
表して示されるように、ＣＭＯＳ型出力バッファとさ
れ、ハイレベル出力用電圧供給点（出力電圧供給点）Ｖ
ＣＯと対応する回路の出力端子つまりデータ出力端子Ｄ
Ｏ０〜ＤＯ３との間に設けられるＰチャンネル型の出力
ＭＯＳＦＥＴＰ１（第１の出力ＭＯＳＦＥＴ）と、デー
タ出力端子ＤＯ０〜ＤＯ３と接地電位ＶＳＳ３との間に
設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１（第
２の出力ＭＯＳＦＥＴ）とをそれぞれ含む。このうち、
出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮ
Ｄ）ゲートＮＡ１の出力信号が供給され、出力ＭＯＳＦ
ＥＴＮ１のゲートには、ノア（ＮＯＲ）ゲートＮＯ１の
出力信号が供給される。ナンドゲートＮＡ１及びノアゲ
ートＮＯ１の一方の入力端子は、リードデータバスＲＤ
Ｂ０〜ＲＤＢ３を介してセンスアンプＳＡの対応する単
位回路の出力端子に結合される。また、ナンドゲートＮ
Ａ１の他方の入力端子には、出力制御用の内部制御信号
ＤＯＣが供給され、ノアゲートＮＯ１の他方の入力端子
には、そのインバータＶ１による反転信号が供給され
る。

【００２８】これにより、出力ＭＯＳＦＥＴＰ１は、ナ
ンドゲートＮＡ１の出力信号がロウレベルとされると
き、言い換えるならば内部制御信号ＤＯＣがハイレベル
とされかつセンスアンプＳＡの対応する単位回路からリ
ードデータバスＲＤＢ０〜ＲＤＢ３を介して供給される
リードデータがハイレベルとされるとき選択的にオン状
態となり、データ出力端子ＤＯ０〜ＤＯ３における出力
信号のレベルをほぼハイレベル出力用電圧ＶＣＯのよう
なハイレベルとする。また、出力ＭＯＳＦＥＴＮ１は、
ノアゲートＮＯ１の出力信号がハイレベルとされると
き、言い換えるならば内部制御信号ＤＯＣがハイレベル
とされることでそのインバータＶ１による反転信号がロ
ウレベルとされかつセンスアンプＳＡの対応する単位回
路からリードデータバスＲＤＢ０〜ＲＤＢ３を介して供
給されるリードデータがロウレベルとされるとき選択的
にオン状態となり、データ出力端子ＤＯ０〜ＤＯ３にお
ける出力信号のレベルをほぼ接地電位ＶＳＳ３のような
ロウレベルとする。

【００２９】ところで、定電圧回路ＶＲは、図３に示さ
れるように、Ｎチャンネル型の差動ＭＯＳＦＥＴＮ２及
びＮ３を含む差動増幅回路ＤＡ１（第１の差動増幅回
路）をその基本構成要素とする。差動ＭＯＳＦＥＴＮ２
及びＮ３のドレイン側には、カレントミラー結合される
ことでアクティブ負荷として作用する一対のＰチャンネ
ルＭＯＳＦＥＴＰ２及びＰ３が設けられ、その共通結合
されたソースは、定電流源Ｓ２を介して接地電位ＶＳＳ
２に結合される。また、差動増幅回路ＤＡ１の反転入力
ノードとなるＭＯＳＦＥＴＮ２のゲートには、定電流源
Ｓ１及び抵抗Ｒ１からなる定電圧発生回路から所定の定
電圧ｖ１が供給され、その非反転入力ノードとなるＭＯ
ＳＦＥＴＮ３のゲートは、レベルシフト用抵抗Ｒ２を介
してハイレベル出力用電圧供給点ＶＣＯに結合される。
なお、抵抗Ｒ１及びＲ２には、発振防止用のキャパシタ
Ｃ１及びＣ２がそれぞれ並列形態に設けられる。

【００３０】この実施例の定電圧回路ＶＲは、さらに、
電源電圧ＶＣＣ３とハイレベル出力用電圧供給点ＶＣＯ
との間に設けられるＰチャンネル型の出力制御ＭＯＳＦ
ＥＴＰ４（第１のＭＯＳＦＥＴ）と、差動増幅回路ＤＡ
１の非反転入力ノードつまり差動ＭＯＳＦＥＴＮ３のゲ
ートと接地電位ＶＳＳ２との間に設けられる定電流源Ｓ
３とを含む。出力制御ＭＯＳＦＥＴＰ４のゲートは、差
動増幅回路ＤＡ１の非反転出力ノードつまりＭＯＳＦＥ
ＴＮ２のドレインに結合される。

【００３１】以上のことから、差動増幅回路ＤＡ１の非
反転入力ノードに供給される定電圧ｖ１の電位は、抵抗
Ｒ１の抵抗値をＲ１とし、定電流源Ｓ１により抵抗Ｒ１
に流される電流の値をｉ１とするとき、ｖ１＝ｉ１×Ｒ１・・・・・・・・・・・・・・・・・・・・・・・（１）となる。また、差動増幅回路ＤＡ１の反転入力ノードに
おける制御電圧ｖ２の電位は、抵抗Ｒ２の抵抗値をＲ２
とし、定電流源Ｓ３により抵抗Ｒ２に流される電流の値
をｉ３とし、ハイレベル出力用電圧ＶＣＯの電位をＶＣ
Ｏとするとき、ｖ２＝ＶＣＯ−ｉ３×Ｒ２・・・・・・・・・・・・・・・・・・・（２）となって、いずれも比較的安定した電流値と抵抗値の関
数となる。

【００３２】電源電圧ＶＣＣ３の電位が低い状態にあり
差動増幅回路ＤＡ１の非反転入力ノードにおける制御電
位ｖ２がその反転入力ノードにおける電位つまり定電圧
ｖ１より低いとき、差動増幅回路ＤＡ１では、ＭＯＳＦ
ＥＴＮ２がほぼ完全なオン状態となり、ＭＯＳＦＥＴＮ
３はほぼオフ状態となる。このため、差動増幅回路ＤＡ
１の非反転出力信号ｖ３は、図４に示されるように、接
地電位ＶＳＳ２つまり０Ｖに近いロウレベルとなり、こ
のロウレベルを受けて出力制御ＭＯＳＦＥＴＰ４がほぼ
完全なオン状態となる。これにより、ハイレベル出力用
電圧ＶＣＯの電位ＶＣＯはほぼ電源電圧ＶＣＣ３とな
り、この電源電圧ＶＣＣ３の電位上昇に沿って上昇す
る。また、差動増幅回路ＤＡ１の非反転入力ノードにお
ける制御電圧ｖ２の電位は、ハイレベル出力用電圧ＶＣ
ＯよりΔＶつまりｉ３×Ｒ２だけ低い電位とされ、やは
り電源電圧ＶＣＣ３の電位上昇に追随して上昇する。

【００３３】一方、電源電圧ＶＣＣ３の電位が高くなり
差動増幅回路ＤＡ１の非反転入力ノードにおける制御電
位ｖ２がその反転入力ノードにおける電位つまり定電圧
ｖ１より高くなると、差動増幅回路ＤＡ１では、ＭＯＳ
ＦＥＴＮ２がほぼオフ状態となり、代わってＭＯＳＦＥ
ＴＮ３がほぼ完全なオン状態となる。このため、差動増
幅回路ＤＡ１の非反転出力信号ｖ３は、電源電圧ＶＣＣ
３に近いハイレベルとなり、このハイレベルを受けて出
力制御ＭＯＳＦＥＴＰ４がオフ状態になろうとする。し
たがって、ハイレベル出力用電圧ＶＣＯの電位ＶＣＯが
出力制御ＭＯＳＦＥＴＰ４のコンダクタンス低下分だけ
低くなり、さらにこのハイレベル出力用電圧ＶＣＯつま
り制御電圧ｖ２の電位低下を受けて差動増幅回路ＤＡ１
の非反転出力信号ｖ１の電位が低下する。つまり、差動
増幅回路ＤＡ１及び出力制御ＭＯＳＦＥＴＰ４は、いわ
ゆる負帰還回路を構成する訳であって、制御電圧ｖ２及
び定電圧ｖ１の電位を一致させ、ハイレベル出力用電圧
ＶＣＯの電位を、ｖ０＝ｖ１＋ｉ３×Ｒ２なる電位ｖ０でクランプすべく作用する。

【００３４】前述のように、ハイレベル出力用電圧ＶＣ
Ｏの電位ＶＣＯは、単位データ出力バッファＵＯＢ０〜
ＵＯＢ３の出力ハイレベルＶＯＨを決定する。また、定
電圧ｖ１は、前述のように、定電流源Ｓ１の電流値ｉ１
と抵抗Ｒ１の抵抗値Ｒ１の関数とされ、制御電圧ｖ２及
びハイレベル出力用電圧ＶＣＯ間の電位差も定電流源Ｓ
３の電流値ｉ３と抵抗Ｒ２の抵抗値Ｒ２の関数とされ
る。これにより、ハイレベル出力用電圧ＶＣＯつまりデ
ータ出力端子ＤＯ０〜ＤＯ３における出力信号の出力ハ
イレベルＶＯＨは、電源電圧ＶＣＣ３の電位が比較的低
い場合には、電源電圧ＶＣＣ３とほぼ同じ電位となって
充分なハイレベルマージンを確保でき、電源電圧ＶＣＣ
３の電位が高くなった場合には、電位ｖ０でクランプさ
れてそのハイレベル変化にともなう出力ノイズを抑制す
ることができるものとなる。これらの結果、抵抗Ｒ１及
びＲ２の抵抗値を調整するだけで、プロセス変動の影響
をを受けることなくハイレベル出力用電圧ＶＣＯのクラ
ンプ電位を容易にかつ的確に設定でき、これによってＣ
ＭＯＳ型出力バッファを含むシンクロナスＳＲＡＭのハ
イレベルマージンを高め、その動作電源の低電圧化を促
進することができる。なお、定電圧回路ＶＲを４個の単
位データ出力バッファＵＯＢ０〜ＵＯＢ３で共有するこ
とで、定電圧回路ＶＲの所要数を削減しその回路素子数
を削減して、シンクロナスＳＲＡＭの低コスト化を図れ
ることは言うまでもない。

【００３５】図５には、図２のデータ出力バッファＯＢ
に含まれる定電圧回路ＶＲの第２の実施例の回路図が示
されている。なお、この実施例の定電圧回路ＶＲは、前
記図３及び図４の実施例を基本的に踏襲するものである
ため、これと異なる部分についてのみ説明を追加する。

【００３６】図５において、この実施例の定電圧回路Ｖ
Ｒは、ＮＰＮ型のバイポーラトランジスタＴ１と定電流
源Ｓ４とからなり差動増幅回路ＤＡ１の非反転出力信号
ｖ３を内部電圧ｖ４として出力制御ＭＯＳＦＥＴＰ４の
ゲートに伝達するエミッタフォロア回路と、このエミッ
タフォロア回路を構成するトランジスタＴ１のコレクタ
及びエミッタ間に設けられるＰチャンネルＭＯＳＦＥＴ
Ｐ５（第２のＭＯＳＦＥＴ）とを含み、さらにＮチャン
ネル型の差動ＭＯＳＦＥＴＮ４及びＮ５を中心とする差
動増幅回路ＤＡ２（第２の差動増幅回路）を含む。この
差動増幅回路ＤＡ２の非反転入力ノードつまりＭＯＳＦ
ＥＴＮ４のゲートは、差動増幅回路ＤＡ１の反転入力ノ
ードに結合され、前記定電圧ｖ１が供給される。また、
その反転入力ノードつまりＭＯＳＦＥＴＮ５のゲート
は、差動増幅回路ＤＡの非反転入力ノードに結合され、
前記制御電圧ｖ２が供給される。差動増幅回路ＤＡ２の
非反転出力信号ｖ５は、上記ＭＯＳＦＥＴＰ５のゲート
に供給される。

【００３７】このように、差動増幅回路ＤＡ１の非反転
出力信号ｖ３が比較的大きな駆動能力を有しかつその入
力インピーダンスが高く出力インピーダンスの低いエミ
ッタフォロア回路を介して出力制御ＭＯＳＦＥＴＰ４の
ゲートに伝達されることで、定電圧回路ＶＲとしての動
作特性が安定化され、データ出力バッファＯＢを含むシ
ンクロナスＳＲＡＭの動作が安定化されるものとなる。
なお、ＭＯＳＦＥＴＰ５は、電源電圧ＶＣＣ３の電位が
高くなり制御電圧ｖ２が定電圧ｖ１より高くなって差動
増幅回路ＤＡ２の非反転出力信号ｖ５がロウレベルとさ
れるとき選択的にオン状態となり、トランジスタＴ１の
ベースエミッタ間電圧が出力制御ＭＯＳＦＥＴＰ４の動
作に与える影響を抑制すべく作用する。

【００３８】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）シンクロナスＳＲＡＭ等に含まれるＣＭＯＳ型出
力バッファのＰチャンネル型出力ＭＯＳＦＥＴのソース
側に、ハイレベル出力用電圧の電位をクランプする定電
圧回路を設けるとともに、この定電圧回路を、その非反
転入力ノードがレベルシフト用抵抗を介してハイレベル
出力用電圧供給点に結合されその反転入力ノードに所定
の定電圧を受ける第１の差動増幅回路と、回路の電源電
圧とハイレベル出力用電圧供給点との間に設けられその
ゲートに第１の差動増幅回路の実質的な非反転出力信号
を受ける出力制御ＭＯＳＦＥＴと、レベルシフト用抵抗
と回路の接地電位との間に設けられる定電流源とを基本
に構成することで、レベルシフト用抵抗と上記定電圧を
形成するための定電圧発生用抵抗の抵抗値を調整するだ
けで、プロセス変動の影響を受けることなくハイレベル
出力用電圧のクランプ電位を容易にかつ的確に設定でき
るという効果が得られる。（２）上記（１）項により、ＣＭＯＳ型出力バッファを
含むシンクロナスＳＲＡＭ等のハイレベルマージンを高
め、その動作電源の低電圧化を促進することができると
いう効果が得られる。

【００３９】（３）上記（１）項及び（２）項におい
て、第１の差動増幅回路の非反転出力信号を出力制御Ｍ
ＯＳＦＥＴのゲートに伝達するエミッタフォロア回路を
追加するとともに、このエミッタフォロア回路を構成す
るバイポーラトランジスタのコレクタ及びエミッタ間
に、その非反転及び反転入力ノードが第１の差動増幅回
路の反転及び非反転入力ノードに共通結合された第２の
差動増幅回路の非反転出力信号を受けるＰチャンネルＭ
ＯＳＦＥＴを設けることで、エミッタフォロア回路を構
成するトランジスタのベースエミッタ間電圧の影響を抑
制しつつ、定電圧回路の動作特性を安定化することがで
きるという効果が得られる。（４）上記（１）項ないし（３）項において、定電圧回
路をデータ出力バッファを構成する複数の単位データ出
力バッファに共通に設けることで、定電圧回路の所要数
を削減しその回路素子数を削減して、シンクロナスＳＲ
ＡＭ等の低コスト化を図ることができるという効果が得
られる。

【００４０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
図１において、シンクロナスＳＲＡＭは、×１又は×８
ビット等、任意のビット構成を採りうるし、データ入力
端子ＤＩ０〜ＤＩ３ならびにデータ出力端子ＤＯ０〜Ｄ
Ｏ３をデータ入出力端子として共通化することもでき
る。また、回路の電源電圧及び接地電位が供給される電
源電圧供給端子及び接地電位供給端子の数やその供給方
法及び組み合わせ等は、この実施例による制約を受けな
い。シンクロナスＳＲＡＭは、任意のブロック構成を採
りうるし、起動制御信号及びアドレス信号の組み合わせ
及び名称ならびに電源電圧の極性及び絶対値等も、種々
の実施形態を採りうる。

【００４１】図２ないし図５において、データ出力バッ
ファＯＢを構成する単位データ出力バッファＵＯＢ０〜
ＵＯＢ３は、各種の保護素子を含むことができるし、Ｃ
ＭＯＳ型出力バッファであることを必須条件ともしな
い。また、定電圧回路ＶＲは、単位データ出力バッファ
ＵＯＢ０〜ＵＯＢ３に対応して設けることもできる。単
位データ出力バッファＵＯＢ０〜ＵＯＢ３ならびに定電
圧回路ＶＲの具体的構成やＭＯＳＦＥＴの導電型等は、
種々の実施形態を採りうる。

【００４２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるシンク
ロナスＳＲＡＭに適用した場合について説明したが、そ
れに限定されるものではなく、例えば、出力バッファと
して単体で形成されるものや同様なデータ出力バッファ
を含むダイナミック型ＲＡＭ等の各種メモリ集積回路及
びゲートアレイ集積回路等の論理集積回路装置にも適用
できる。本発明は、少なくとも出力バッファを含む半導
体装置に広く適用できる。

【００４３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
の通りである。すなわち、シンクロナスＳＲＡＭ等に含
まれるＣＭＯＳ型出力バッファのＰチャンネル型出力Ｍ
ＯＳＦＥＴのソース側に、ハイレベル出力用電圧の電位
をクランプする定電圧回路を設けるとともに、この定電
圧回路を、その非反転入力ノードがレベルシフト用抵抗
を介してハイレベル出力用電圧供給点に結合されその反
転入力ノードに所定の定電圧を受ける第１の差動増幅回
路と、回路の電源電圧とハイレベル出力用電圧供給点と
の間に設けられそのゲートに第１の差動増幅回路の実質
的な非反転出力信号を受ける出力制御ＭＯＳＦＥＴと、
レベルシフト用抵抗と回路の接地電位との間に設けられ
る定電流源とを基本に構成することで、レベルシフト用
抵抗と上記定電圧を形成するための定電圧発生用抵抗の
抵抗値を調整するだけで、プロセス変動の影響を受ける
ことなくハイレベル出力用電圧のクランプ電位を容易に
かつ的確に設定することができる。これにより、ＣＭＯ
Ｓ型出力バッファを含むシンクロナスＳＲＡＭ等のハイ
レベルマージンを高め、その動作電源の低電圧化を促進
できる。

【００４４】データ出力バッファを構成する定電圧回路
に、第１の差動増幅回路の非反転出力信号を出力制御Ｍ
ＯＳＦＥＴのゲートに伝達するエミッタフォロア回路を
追加するとともに、このエミッタフォロア回路を構成す
るバイポーラトランジスタのコレクタ及びエミッタ間に
Ｐチャンネル型の第２のＭＯＳＦＥＴを設け、そのゲー
トに、その非反転及び反転入力ノードが第１の差動増幅
回路の反転及び非反転入力ノードに共通結合された第２
の差動増幅回路の非反転出力信号を供給することで、エ
ミッタフォロア回路を構成するトランジスタのベースエ
ミッタ間電圧の影響を受けることなく、定電圧回路の動
作特性を安定化し、シンクロナスＳＲＡＭ等の動作を安
定化することができる。

【００４５】データ出力バッファを構成する定電圧回路
を複数の単位データ出力バッファに共通に設けること
で、定電圧回路の所要数を削減しその回路素子数を削減
して、シンクロナスＳＲＡＭ等の低コスト化を図ること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたシンクロナスＳＲＡＭの
一実施例を示すブロック図である。

【図２】図１のシンクロナスＳＲＡＭに含まれるデータ
出力バッファの一実施例を示す回路図である。

【図３】図２のデータ出力バッファに含まれる定電圧回
路の第１の実施例を示す回路図である。

【図４】図３の定電圧回路の一実施例を示す出力特性図
である。

【図５】図２のデータ出力バッファに含まれる定電圧回
路の第２の実施例を示す回路図である。

【図６】従来の出力バッファの一例を示す回路図であ
る。

【図７】図６の出力バッファに含まれる電圧降下回路の
一例を示す出力特性図である。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＸＤ・・・Ｘアドレスデ
コーダ、ＸＢ・・・Ｘアドレスバッファ、ＹＳ・・・Ｙ
スイッチ、ＹＤ・・・Ｙアドレスデコーダ、ＹＢ・・・
Ｙアドレスバッファ、ＷＡ・・・ライトアンプ、ＳＡ・
・・センスアンプ、ＩＢ・・・データ入力バッファ、Ｏ
Ｂ・・・データ出力バッファ、ＴＧ・・・タイミング発
生回路。ＶＲ・・・定電圧回路、ＵＯＢ０〜ＵＯＢ３・
・・単位データ出力バッファ、ＤＡ１〜ＤＡ２・・・差
動増幅回路。ＶＤ・・・電圧降下回路。Ｐ１〜Ｐ１０・
・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ７・・・Ｎチ
ャンネルＭＯＳＦＥＴ、Ｔ１・・・ＮＰＮ型バイポーラ
トランジスタ、Ｖ１〜Ｖ２・・・インバータ、ＮＡ１・
・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１〜ＮＯ２・・・
ノア（ＮＯＲ）ゲート、Ｒ１〜Ｒ２・・・抵抗、Ｃ１〜
Ｃ３・・・キャパシタ、Ｓ１〜Ｓ５・・・定電流源。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8244 27/11 29/786 Ｈ０１Ｌ 27/06 ３２１Ｈ 27/10 ３８１ 9056−4Ｍ 29/78 ３１１Ｃ

Claims

【特許請求の範囲】

【請求項１】その非反転入力ノードが抵抗を介して出
力電圧供給点に結合されその反転入力ノードに所定の定
電圧を受ける第１の差動増幅回路と、第１の電源電圧と
上記出力電圧供給点との間に設けられそのゲートに上記
第１の差動増幅回路の実質的な非反転出力信号を受ける
第１のＭＯＳＦＥＴと、上記第１の差動増幅回路の非反
転入力ノードと第２の電源電圧との間に設けられる定電
流源とを含む定電圧回路と、上記出力電圧供給点と回路
の出力端子との間ならびに回路の出力端子と第２の電源
電圧との間にそれぞれ設けられる第１及び第２の出力Ｍ
ＯＳＦＥＴとを含む出力回路を具備することを特徴とす
る半導体装置。
【請求項２】上記定電圧回路は、上記第１の差動増幅
回路の非反転出力信号を上記第１のＭＯＳＦＥＴのゲー
トに伝達するエミッタフォロア回路と、その非反転及び
反転入力ノードが上記第１の差動増幅回路の反転及び非
反転入力ノードにそれぞれ結合される第２の差動増幅回
路と、上記エミッタフォロア回路を構成するバイポーラ
トランジスタのコレクタ及びエミッタ間に設けられその
ゲートに上記第２の差動増幅回路の実質的な非反転出力
信号を受ける第２のＭＯＳＦＥＴとを含むものであるこ
とを特徴とする請求項１の半導体装置。
【請求項３】上記半導体装置は、複数の上記出力回路
を具備するものであって、上記定電圧回路は、上記複数
の出力回路により共有されるものであることを特徴とす
る請求項１又は請求項２の半導体装置。