JPH08195666A

JPH08195666A - 電流スイッチ回路

Info

Publication number: JPH08195666A
Application number: JP7020949A
Authority: JP
Inventors: Tomio Takiguchi; 富男滝口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-01-13
Filing date: 1995-01-13
Publication date: 1996-07-30
Anticipated expiration: 2013-07-16
Also published as: JP2776285B2; EP0722221A2; EP0722221A3

Abstract

(57)【要約】【目的】基準電圧源を使用せずに、正相のデジタル信号
１つのみで動作させることにより、デジタル回路の削減
と基準電圧源の削除と、更には高速スイッチ動作を実現
することを目的とする。【構成】第１の定電流源ＭＰ１とこの定電流源の一端に
接続する第２、第３のトランジスタＭＰ２、ＭＰ３と、
ＭＰ３の他端に接続される第２の定電流源ＭＰ４で構成
され、第２のトランジスタＭＰ２の制御信号入力は、第
３のトランジスタＭＰ３と第２の定電流源ＭＰ４の接続
点４に接続され、第３のトランジスタＭＰ３の制御信号
には、外部よりデジタル信号Ｄが入力され、このデジタ
ル信号Ｄの値により第２のトランジスタの残りの他端を
電流出力端子とする部分に流れる電流をオン・オフす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電流スイッチ回路に関す
る。また、本発明は電流スイッチ回路を複数個備えた高
速ディジタル・アナログ変換装置（「Ｄ／Ａ変換装置」
という）の構成と、更に電圧レベル変換回路に関する。

【０００２】

【従来の技術】この種の従来技術の一例として、図７に
従来の電流スイッチ回路の構成を示し、図９にこの電流
スイッチ回路を使ったＤ／Ａ変換装置の構成ん一例を示
す。なお、図７及び図９に示す構成は、米国特許第4831
282号に開示されている。

【０００３】まず、図７を参照して、従来の電流スイッ
チ回路について説明する。

【０００４】図７には、Ｐ型の半導体基板上にＭＯＳト
ランジスタで構成されることを考慮した電流スイッチ回
路10の構成が示されている。

【０００５】図７を参照して、電流スイッチ回路10は、
ソース電極を電源端子６に接続し、ゲートをバイアス電
圧入力端子７に接続して電位Ｖ_Bにてバイアスし、所定
の電流値Ｉの定電流を生成する第１のＰチャネルＭＯＳ
トランジスタＭＰ１と、第１のＰチャネルＭＯＳトラン
ジスタＭＰ１のドレイン電極に、ソース電極を共通に接
続する２つの第２、第３のＰチャネルＭＯＳトランジス
タＭＰ２、ＭＰ３と、から構成されている。

【０００６】図７に示すように、第２のＰチャネルＭＯ
Ｓトランジスタのゲート電極は基準電圧入力端子８に接
続されて一定電位Ｖ_Cでバイアスされ、ドレイン電極は
電流出力端子２に接続されている。

【０００７】一方、第３のＰチャネルＭＯＳトランジス
タＭＰ３は、そのゲート電極が、スイッチ信号入力端子
３に接続され、ドレイン電極が接地端子１に接続されて
いる。このスイッチ信号入力端子３に入力されるディジ
タル信号Ｄは第１のＰチャネルＭＯＳトランジスタＭＰ
１で生成される定電流Ｉを、第２のＰチャネルＭＯＳト
ランジスタＭＰ２側かあるいは第３のＰチャネルＭＯＳ
トランジスタＭＰ３側のいずれに流すかを選択切替する
役割をなしている。

【０００８】次に、図７に示す従来の電流スイッチ回路
の動作について説明する。

【０００９】スイッチ信号入力端子３から第３のＰチャ
ネルＭＯＳトランジスタＭＰ３のゲートに入力されるス
イッチ信号のレベルが“１”（あるいは電源電圧Ｖ_DD）
の時、第３のＰチャネルＭＯＳトランジスタＭＰ３はオ
フ状態、第２のＰチャネルＭＯＳトランジスタＭＰ２は
オン状態となるため、第１のＰチャネルＭＯＳトランジ
スタＭＰ１のドレイン電極から出力される電流Ｉは第２
のＰチャネルＭＯＳトランジスタＭＰ２側に流れる。

【００１０】逆に、第３のＰチャネルＭＯＳトランジス
タＭＰ３のゲートに入力されるスイッチ信号レベルが
“０”（接地電位ＧＮＤ）の時、第３のＰチャネルＭＯ
ＳトランジスタＭＰ３はオン状態、第２のＰチャネルＭ
ＯＳトランジスタＭＰ２はオフ状態となり、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１のドレイン電極から出
力される電流Ｉは第３のＰチャネルＭＯＳトランジスタ
ＭＰ３の側に流れる。

【００１１】次に、図９を参照して、この電流スイッチ
10を７個（電流スイッチ回路10(A)〜10(G)）用いて構成
した３ビットのＤ／Ａ変換装置を説明する。まず、Ｄ／
Ａ変換装置の構成を説明する。

【００１２】ディジタル信号入力Ｄin１〜Ｄin３は、デ
ィジタル入力信号端子13Ａ〜13Ｃに入力される。このう
ち、ディジタル入力信号端子13Ａを最小位ビット（ＬＳ
Ｂ）、ディジタル入力信号端子13Ｃを最重要ビット（Ｍ
ＳＢ）としている。

【００１３】Ｄ／Ａ変換装置は、このディジタル入力信
号端子13Ａ〜13Ｃを入力とし７ビットのスイッチ信号Ｄ
(A)〜Ｄ(G)を出力するデコーダ９と、この７ビットのス
イッチ信号Ｄ(A)〜Ｄ(G)それぞれを図７の電流スイッチ
回路におけるスイッチ信号入力端子３に接続する７個の
電流スイッチ回路10(A)〜10(G)より構成されている。図
９では、電流スイッチ回路10(A)〜10(G)のスイッチ信号
入力端子はそれぞれ符号D(A)〜D(G)で表わされている。

【００１４】図９において、電流スイッチ回路10(A)〜1
0(G)の残りの端子の接続については、図７の電流スイッ
チ回路におけるバイアス電圧入力端子７は、同一のバイ
アス電圧入力端子７に接続され、Ｖ_Bの電圧が与えられ
ている。

【００１５】また、基準電圧入力端子８も、各電流スイ
ッチ回路10(A)〜10(G)に対して共通に接続され、Ｖ_Cの
電圧が与えられている。

【００１６】さらに、各電流スイッチ回路10(A)〜10(G)
間で電流出力端子２は共通に接続され、電流出力端子２
と接地端子１との間にＲ_Lの抵抗値を有する負荷抵抗11
を接続し、共通接続された電流出力端子２の電位をアナ
ログ電圧出力Ｖ_OUTとしている。

【００１７】一方、デコーダ９の動作については、図１
０の真理値表に従ったデータが出力されるような構成と
なっている。

【００１８】次に、図９に示されるＤ／Ａ変換装置の動
作を説明する。

【００１９】まず、各電流スイッチ回路10A(A)〜10(G)
における図７の第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１が生成する定電流値を仮にＩとする。

【００２０】この場合、アナログ出力電圧Ｖ_OUTは、図
１０の真理値表に従って、接地端子電位ＧＮＤから７Ｉ
×Ｒ_Lの電位までＩ・Ｒ_Lステップで変化することにな
り、３ビットのディジタル・アナログ変換装置として動
作する。

【００２１】

【発明が解決しようとする課題】図７に示される電流ス
イッチ回路10は差動型であるにもかかわらず、信号入力
は、１つで済み、逆相の信号を生成する必要がない。こ
のため、必要とされるディジタル回路の回路素子数等を
削減する等の効果がある。

【００２２】更に、図７の第２、第３のＰチャネルＭＯ
ＳトランジスタＭＰ２、ＭＰ３のサイズを同一とした場
合、第２のＰチャネルＭＯＳトランジスタＭＰ２と、第
３のＰチャネルＭＯＳトランジスタＭＰ３のいずれかが
オンするかによって、共通ソース接続点５の電位Ｖ(5)
は、基準電圧入力端子８に入力される電位Ｖ_Cの分だけ
変動する。

【００２３】この理由については、まずスイッチ信号入
力端子３に入力される信号が“０”の接地端子電位の
時、第３のＰチャネルＭＯＳトランジスタＭＰ３がオン
するため、共通ソース接続点５の電位Ｖ(5)は、第３の
ＰチャネルＭＯＳトランジスタＭＰ３に電流Ｉが流れた
場合のゲート・ソース間電圧Ｖ_gsMP3に等しくなる。

【００２４】次に、スイッチ信号入力端子３に入力され
る信号が“１”となり、第３のＰチャネルＭＯＳトラン
ジスタＭＰ３がオフし、第２のＰチャネルＭＯＳトラン
ジスタＭＰ２がオンした時、第２のＰチャネルＭＯＳト
ランジスタＭＰ２についても、トランジスタサイズが同
じであるため、同様のゲート・ソース間電圧Ｖ_gsMP2が
発生する。

【００２５】すなわち、スイッチ信号入力端子３に入力
される信号が“１”の時の共通ソース接続点５の電位を
Ｖ´(5)とすると、Ｖ´(5)は基準電圧入力端子８の電圧
レベルＶ_Cを使って次式(1)で与えられる。

【００２６】Ｖ′(5)＝Ｖ_C＋Ｖ_gsMP2 …(1)

【００２７】第２及び第３のＰチャネルＭＯＳトランジ
スタＭＰ２、ＭＰ３のゲート・ソース間電圧について、
Ｖ_gsMP2＝Ｖ_gsMP3であるため、Ｖ(5)とＶ′(5)の差は電
圧Ｖ_Cとなる。

【００２８】図８に、スイッチ信号入力端子３に入力さ
れるディジタル信号Ｄの波形と、共通ソース接続点５の
電位変化を示す波形図を示す。

【００２９】図８を参照して、スイッチ信号入力端子３
の入力信号と、共通ソース接続点５の電位変動が同一の
方向となることがわかる。このため米国特許第4831282
号においては、図７に示される第２、第３のＰチャネル
ＭＯＳトランジスタＭＰ２、ＭＰ３のゲート・ソース間
容量Ｃ_GSMP2、Ｃ_GSMP3の充・放電の電荷量が少くて済
み、より高速（100ＭＨz前後）のスイッチングが可能で
あることが記載されている。

【００３０】しかし、実際上では、共通ソース接続点５
の電位は、図８の101で示される波形のように変化する
ため、第２のＰチャネルＭＯＳトランジスタＭＰ２のゲ
ート・ソース間容量Ｃ_GSMP2を介して、基準電圧入力端
子８の基準電圧（バイアス電位）Ｖ_Cを102で示されるよ
うに変動させている。この変動は、基準電圧入力端子８
に接続されるバイアス源のインピーダンスが高いために
生じている。

【００３１】基準電圧入力端子８のバイアス電位Ｖ_Cの
変動は、当然のことながら共通ソース接続点５の電位も
変動させるため、スイッチング電流のセトリング時間を
遅らせることになる。

【００３２】従って、図８の基準電圧入力端子８の波形
102に示される変動を小さくするため、モノリシック化
されたＩＣでは、このバイアスをＩＣ外部よりレギュレ
ータ等を通した非常に低いインピーダンスのバイアス源
を使って供給するようにしている。

【００３３】しかしながら、このように、バイアスを外
部より供給する方法は、モノリシック化されたＩＣでは
ピン数の増大を招く他、更にバイアス源用に別の部品が
必要であるといった問題を含んでいる。

【００３４】また、前記従来の電流スイッチ回路におけ
る別の問題点としては、図７に示される電流スイッチ回
路10において、第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２が完全にオフしない状態が生じ、電流出力端子２側
にリーク電流が発生することである。

【００３５】この不具合は、図７の電流スイッチ回路10
におけるスイッチ信号入力端子３のディジタル信号Ｄが
“０”レベル（接地電位）の時、共通接続点５の電位Ｖ
(5)が高い場合に起る。

【００３６】共通接続点５の電位Ｖ(5)が高いと、第２
のＰチャネルＭＯＳトランジスタＭＰ２のゲート・ソー
ス間電圧Ｖ_GSMP2（＝Ｖ(5)−Ｖ_C）がそのしきい値電圧
Ｖ_TMP ₂以上となり、本来ならオフすべき第２のＰチャネ
ルＭＯＳトランジスタが完全にオフしない状態が生じる
ことになる。

【００３７】この対策として、基準電圧入力端子８の基
準電圧Ｖ_Cを高くし、第２のＰチャネルＭＯＳトランジ
スタＭＰ２のゲート・ソース間電圧Ｖ_GSMP2を小さくす
るか、あるいは、第２、第３のＰチャネルＭＯＳトラン
ジスタＭＰ２、ＭＰ３のチャネル長Ｌとチャネル幅Ｗの
比Ｗ／Ｌを大きく取り、共通ソース接続点５の電位Ｖ
(5)を低くする等の２つの対策が講じられる。

【００３８】しかし前者の対策では、出力コンプライア
ンスは増加するものの、第１のＰチャネルＭＯＳトラン
ジスタＭＰ１のドレイン電位が上昇し、飽和領域の条件
を満足しにくくなる。また、後者については、第２、第
３のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ３のサ
イズが大きくなってしまうという問題が生じる。

【００３９】本発明は上記従来技術の問題点に鑑みてな
されたものであって、上記問題点を解消するとともに、
基準電圧源を使用せずに、正相のディジタル信号１つの
みで動作させることにより、ディジタル回路の削減と基
準電圧源の削除と、更には高速スイッチ動作を実現する
電流スイッチ回路を提供することを目的とする。

【００４０】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る電流スイッチ回路は、第１の電源端子
に一端が接続される第１の定電流源と、前記第１の定電
流源の他端に、２端子間が制御信号入力端子に入力され
る制御信号により導通又は非導通とされる第１及び第２
のスイッチトランジスタの該制御信号入力端子ではない
同一極性の一端をそれぞれ接続し、前記第１のスイッチ
トランジスタの前記制御信号入力端子ではない残りの一
端と第２の電源端子との間に第２の定電流源が接続さ
れ、前記第１のスイッチトランジスタと前記第２の定電
流源との接続点が前記第２のスイッチトランジスタの前
記制御信号入力端子に接続され、前記第２のスイッチト
ランジスタの残りの一端を電流出力端子とし、前記第１
のスイッチトランジスタの前記制御信号入力端子に外部
よりスイッチ信号が入力されることを特徴としている。

【００４１】本発明は、好ましい態様として、第１及び
第２のＭＯＳトランジスタのソースを共通接続し、この
共通接続点と第１の電源端子との間に第１の定電流源を
接続され、前記第１のＭＯＳトランジスタは、ゲートが
スイッチ信号入力端子に接続され、ドレインが第２の定
電流源を介して第２の電源端子に接続され、前記第２の
ＭＯＳトランジスタは、ゲートが前記第１のＭＯＳトラ
ンジスタのドレインに接続され、ドレインが電流出力端
子に接続されてなる電流スイッチ回路を特徴としてい
る。

【００４２】また、本発明は、好ましくは、前記第１の
ＭＯＳトランジスタのドレインと前記第１の電源端子と
の間に第３の定電流源を接続してなる電流スイッチ回路
を特徴としている。なお、本発明において、上記スイッ
チトランジスタ又は上記ＭＯＳトランジスタをＰチャネ
ルＭＯＳトランジスタで構成した場合、第１の電源端子
には電源電位Ｖ_DDが、第２の電源端子には接地電源ＧＮ
Ｄが与えられ、ＮチャネルＭＯＳトランジスタで構成し
た場合には、第１の電源端子には接地電位ＧＮＤが、第
２の電源端子には電源電位Ｖ_DDが与えられる。

【００４３】

【作用】本発明によれば、差動型の電流スイッチ回路に
おいて前記従来例で必要とされる基準電圧源を不要と
し、例えば100ＭＨz程度の高速のスイッチング動作が可
能な電流スイッチ回路を提供することができる。

【００４４】また、本発明の電流スイッチ回路によれ
ば、基準電圧源入力が不要とされるため、前記従来例に
示したような基準電圧入力端子８を設ける必要がなくな
る。この結果、外付け部品点数を削減できる。

【００４５】さらに、本発明の電流スイッチ回路によれ
ば、スイッチングトランジスタとしての働きをなす第
２、第３のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ
３、及び定電流源を構成する第４のＰチャネルＭＯＳト
ランジスタＭＰ４の各ゲートサイズは、前記従来例より
も大幅に縮小できる。

【００４６】また、本発明の電流スイッチ回路におい
て、さらに第３の定電流源を設けた場合、スイッチング
時の電位整定時間をより短くして、高速スイッチング動
作を実現する。

【００４７】そして、本発明の電圧レベル変換回路によ
れば、第４のＰチャネルＭＯＳトランジスタＭＰ４と第
３のＰチャネルＭＯＳトランジスタＭＰ３の接続点を電
圧出力として使用するならば、入力信号の逆相ではある
が、高周波のディジタル信号の伝達に適した小振幅のデ
ィジタル信号が得られる。

【００４８】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。

【００４９】

【実施例１】図１及び図２を参照して、本発明の第１の
実施例を説明する。図１は、Ｐ型の半導体基板を想定し
た電流スイッチ回路の構成を示す図である。図２は、図
１の電流スイッチ回路において、スイッチ信号入力端子
３にディジタル信号Ｄが入力された場合の各接続点の電
圧波形を示す波形図である。

【００５０】まず、図１を参照して、本実施例に係る電
流スイッチ回路10は、第１のＰチャネルＭＯＳトランジ
スタＭＰ１及び第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２、第３のＰチャネルＭＯＳトランジスタＭＰ３、第
４のＰチャネルＭＯＳトランジスタＭＰ４の計４つのＰ
チャネルＭＯＳトランジスタで構成される。

【００５１】第１のＰチャネルＭＯＳトランジスタＭＰ
１はソースを電源端子６に、ゲートをバイアス電圧入力
端子７に接続され、ゲートにはＶ_Bのバイアス電位が印
加される。そして、第１のＰチャネルＭＯＳトランジス
タＭＰ１は定電流源として次式(2)にて与えられる電流
値Ｉを生成する。

【００５２】Ｉ＝(1/2)Ｋ(Ｗ／Ｌ)(Ｖ_DD−Ｖ_B−Ｖ_TMP1)² …(2)

【００５３】ここに、Ｋは第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のトランスコンダクタンス、（Ｗ／Ｌ）
はＭＯＳトランジスタＭＰ１のチャネル幅Ｗとチャネル
長Ｌの比、Ｖ_DDは電源電位、Ｖ_TMP1は第１のＰチャネル
ＭＯＳトランジスタＭＰ１のしきい値電圧をそれぞれ示
している。

【００５４】第２のＰチャネルＭＯＳトランジスタＭＰ
２と第３のＰチャネルＭＯＳトランジスタＭＰ３はソー
スが共通接続とされ、第１のＰチャネルＭＯＳトランジ
スタＭＰ１のドレインに接続されている。

【００５５】更に、第２のＰチャネルＭＯＳトランジス
タＭＰ２のゲートは第３のＰチャネルＭＯＳトランジス
タＭＰ３のドレインに接続され、第３のＰチャネルＭＯ
ＳトランジスタＭＰ３のゲートはスイッチ信号入力端子
３に接続され、ディジタル信号Ｄが入力される。第２及
び第３のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ３
はスイッチ動作を行い、ディジタル信号Ｄの値により、
第１のＰチャネルＭＯＳトランジスタＭＰ１で生成され
る電流値Ｉを、第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２側か、あるいは第３のＰチャネルＭＯＳトランジス
タＭＰ３側のいずれに流すかを決定している。第２のＰ
チャネルＭＯＳトランジスタＭＰ２のドレインは電流出
力端子２に接続されている。

【００５６】第４のＰチャネルＭＯＳトランジスタＭＰ
４は、ドレインとゲートとが短絡され擬似的なダイオー
ドとなっている。第４のＰチャネルＭＯＳトランジスタ
ＭＰ４のソースは第３のＰチャネルＭＯＳトランジスタ
ＭＰ３のドレインと接続され、第４のＰチャネルＭＯＳ
トランジスタＭＰ４のドレイン及びソースは接地端子１
に接続されている。

【００５７】次に、図１の電流スイッチ回路の動作を詳
細に説明する。

【００５８】まず、スイッチ信号入力端子３にディジタ
ル信号Ｄ＝“０”の接地端子電位が入力されると、第３
のＰチャネルＭＯＳトランジスタＭＰ３がオン状態とな
り、この第３のＰチャネルＭＯＳトランジスタＭＰ３側
に第１のＰチャネルＭＯＳトランジスタＭＰ１からの電
流Ｉが流れ、更にカスコード接続された第４のＰチャネ
ルＭＯＳトランジスタＭＰ４にも電流Ｉが流れる。第４
のＰチャネルＭＯＳトランジスタＭＰ４は、ゲートとド
レインが短絡されているため、電流が流れた場合常に飽
和領域で動作する。

【００５９】飽和領域における第４のＰチャネルＭＯＳ
トランジスタＭＰ４のゲート・ソース間電圧の絶対値｜
Ｖ_GSMP4｜は、以下の次式(3)で与えられる。

【００６０】

【数１】

【００６１】但し、Ｋは第４のＰチャネルＭＯＳトラン
ジスタＭＰ４のトランスコンダクタンス、Ｖ_TMP4はＭＰ
４しきい値電圧、（Ｗ／Ｌ）は第４のＰチャネルＭＯＳ
トランジスタＭＰ４のサイズ比をそれぞれ示している。

【００６２】上式(3)における｜Ｖ_GSMP4｜は、第３のＰ
チャネルＭＯＳトランジスタＭＰ３について、ゲート電
圧が接地電位となっている（すなわちスイッチ信号入力
端子３のディジタル信号が“０”である）ため、第３の
ＰチャネルＭＯＳトランジスタＭＰ３のゲート・ドレイ
ン間電圧にも等しいと言える。

【００６３】上式(3)より、電流Ｉが流れた場合、第４
のＰチャネルＭＯＳトランジスタＭＰ４のゲート・ソー
ス間電圧の絶対値｜Ｖ_GSMP4｜は、しきい値電圧Ｖ_TMP4
より大きな値となる。

【００６４】これは、第３のＰチャネルＭＯＳトランジ
スタＭＰ３について、ドレイン電位がゲート電位よりし
きい値以上高いことを示し、第３のＰチャネルＭＯＳト
ランジスタＭＰ３は非飽和領域で動作することになる。
非飽和領域ではドレイン・ソース間の抵抗が飽和領域に
比較して極めて低いため、第３のＰチャネルＭＯＳトラ
ンジスタＭＰ３のドレイン・ソース間電圧は、例えば0.
1Ｖ以下の小さい値となる。

【００６５】また、第３のＰチャネルＭＯＳトランジス
タＭＰ３のドレイン・ソース間電圧は、図１の回路接続
上、第２のＰチャネル型トランジスタＭＰ２のゲート・
ソース間電圧に等しくなる。第２のＰチャネルＭＯＳト
ランジスタＭＰ２のゲート・ソース間電圧はそのしきい
値電圧以下となるため、第２のＰチャネルＭＯＳトラン
ジスタＭＰ２は完全にオフする。このため、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１で生成される電流Ｉは
すべて第３のＰチャネルＭＯＳトランジスタ側に流れ
る。

【００６６】一方、スイッチ信号入力端子３に、ディジ
タル信号Ｄ＝“１”のレベルとなる電源端子６の電位Ｖ
_DDが入力されると、第３のＰチャネルＭＯＳトランジス
タＭＰ３は完全にオフする。

【００６７】この時、第４のＰチャネルＭＯＳトランジ
スタＭＰ４のゲート・ソース間電圧Ｖ_gsMP4、従って、
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート電
位は、上式(3)より第１項が電流が流れないため零とな
ることから、Ｖ_TMP4のしきい値電圧に等しくなる。

【００６８】ＰチャネルＭＯＳトランジスタのしきい値
電圧は0.8Ｖ程度（多くのＭＯＳプロセスについて0.2Ｖ
_DD程度）であるため、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はオンとなり、電流値ＩがすべてＭＰ２側に
流れることになる。このようにして、図１に示す本実施
例は、スイッチ信号入力端子３に、ディジタル信号Ｄを
入力することにより、電流スイッチ回路として動作す
る。

【００６９】第２のＰチャネルＭＯＳトランジスタＭＰ
２と、第４のＰチャネルＭＯＳトランジスタＭＰ４のト
ランジスタサイズを等しくした場合における動作時の各
接続点の電圧波形は、図２に示すものとなる。

【００７０】図２と前記従来例における同様の部分の波
形を示した図８を比較して以下に説明する。

【００７１】ここで、従来の電流スイッチ回路を示す図
７の第２のＰチャネルＭＯＳトランジスタＭＰ２、第３
のＰチャネルＭＯＳトランジスタＭＰ３に電流Ｉが流れ
た時に発生するゲート・ソース間電圧Ｖ_gsMP2、Ｖ_gsMP3
がともに約２Ｖであるものとし、第２のＰチャネルＭＯ
ＳトランジスタＭＰ２のゲート電位基準電圧入力端子８
からの基準電位はＶ_C＝1.2Ｖであるものとする。

【００７２】また、本実施例に係る電流スイッチ回路に
おける第２、第３のＭＯＳトランジスタＭＰ２、ＭＰ３
のゲート・ソース電圧についても同様であるものとす
る。

【００７３】そして、本実施例において、第２のＰチャ
ネルＭＯＳトランジスタＭＰ２、第４のＰチャネルＭＯ
ＳトランジスタＭＰ４に電流Ｉがそれぞれ流れた時のゲ
ート・ソース間電圧Ｖ_gsMP2、Ｖ_gsMP4がともに約２Ｖで
あるものとし、これら２つのトランジスタのしきい値電
圧Ｖ_TMP2、Ｖ_TMP4をともに0.8Ｖと仮定する。

【００７４】前記従来例（図８）と本実施例の電圧波形
である図２を比較すると、前記従来例では第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のゲート電圧波形102は
1.2Ｖと一定（端子８からの基準電圧Ｖ_C）であるのに対
し、本実施例では、第２のＰチャネルＭＯＳトランジス
タＭＰ２のゲート電圧波形102（すなわち接続点４の電
位）は、ロウレベル＝0.8Ｖ、ハイレベル＝２Ｖで、1.2
Ｖ程度の振幅を示す。

【００７５】しかし、第２、第３のＰチャネルＭＯＳト
ランジスタＭＰ２、ＭＰ３の共通ソース接続点５の電圧
波形は、前記従来例では、ロウレベル＝２Ｖ、ハイレベ
ル＝3.2Ｖで、振幅1.2Ｖの矩形波出力を示しているのに
対し、本実施例では、ロウレベル２Ｖ、ハイレベル2.8
Ｖで同様の矩形波出力を示している。

【００７６】すなわち、本実施例では、前記従来例と同
様に、第２のＰチャネルＭＯＳトランジスタＭＰ２のゲ
ート・ソース間容量Ｃ_GSMP2、第３のＰチャネルＭＯＳ
トランジスタＭＰ３のゲート・ソース間容量Ｃ_GSMP3の
スイッチングによる電荷の充放電の量を小さく抑えられ
るため、高速のスイッチングが可能となる。

【００７７】また、図１の第３のＰチャネルＭＯＳトラ
ンジスタＭＰ３はオンの時（スイッチ信号入力端子３の
ディジタル信号Ｄがロウレベルの時）、必ず非飽和領域
となり、ドレイン・ソース間電圧は小さい値となる。こ
のため、第２のＰチャネルＭＯＳトランジスタＭＰ２の
ゲート・ソース間電圧Ｖ_gsMP2はそのしきい値電圧Ｖ_T
_MP2未満となり、前記従来例とは異なり、第３のＰチャ
ネルＭＯＳトランジスタＭＰ３がオンの時に、電流出力
端子２側にリーク電流が生じることはない。

【００７８】また、本実施例の大きな効果として、前記
従来例で必要とされた第２のＰチャネルＭＯＳトランジ
スタＭＰ２のバイアス源が不要とされていることも明ら
かである。

【００７９】

【実施例２】次に、図３及び図４を参照して、本発明の
第２の実施例を説明する。

【００８０】本実施例では、前記第１の実施例における
効果を更に高速化のスイッチングに対応できるようにし
た構成の一例を示している。

【００８１】図３を参照して、本実施例と図１の前記第
１の実施例との相違点は、本実施例では第３のＰチャネ
ルＭＯＳトランジスタＭＰ３と第４のＰチャネルＭＯＳ
トランジスタＭＰ４の接続点４に、ゲートをバイアス電
圧入力端子７に接続した第５のＰチャネルＭＯＳトラン
ジスタＭＰ５を定電流源として電源端子６との間に設け
たことである。

【００８２】このような構成により、本実施例は、図２
中の接続点４の電圧波形102において破線丸印で囲まれ
た103Ａ〜103Ｃの立下がりの部分の時間（立下がり時
間）を短くするという効果を有し、このため、共通ソー
ス接続点５の波形101において、破線丸印の部分で囲ま
れた104Ａ〜104Ｃのオーバーシュートを小さくしてい
る。

【００８３】この結果、本実施例は、電流スイッチング
動作についてより高速なスイッチングを実現可能として
いる。

【００８４】定電流源として、第５のＰチャネルＭＯＳ
トランジスタを加えた目的は、第４のＰチャネルＭＯＳ
トランジスタＭＰ４について、第３のＰチャネルＭＯＳ
トランジスタＭＰ３がオフ時にも、第４のＰチャネルＭ
ＯＳトランジスタＭＰ４のソース・ドレイン間抵抗ｒ_SD
を下げて、接続点４に付随する容量Ｃ₄との積ｒ_DS・Ｃ₄
で表わされる時定数を小さく抑えることにある。

【００８５】第４のＰチャネルＭＯＳトランジスタＭＰ
４のソース・ドレイン間抵抗ｒ_SDが下がる理由について
以下に説明する。

【００８６】ＭＯＳトランジスタにおいて、ゲートとド
レインを短絡した第４のＰチャネルＭＯＳトランジスタ
ＭＰ４のような接続のソース・ドレイン間抵抗ｒ_SDは次
式(4)で表わされる。

【００８７】

【数２】

【００８８】すなわち、ソース・ドレイン間の電流Ｉ′
が零の場合は、ソース・ドレイン間抵抗ｒ_SDの抵抗値は
無限大となるが、電流が流れていれば、ある程度抵抗値
を低くできることが上式(4)よりわかる。

【００８９】本実施例に係る図３に示す電流スイッチ回
路における動作時の電位変化を図４に示す。

【００９０】図４は、ＰチャネルＭＯＳトランジスタＭ
Ｐ１に流れる電流Ｉより、第５のＰチャネルＭＯＳトラ
ンジスタＭＰ５に流れる電流Ｉ′が十分小さいものとし
て示した。

【００９１】図４に示すように、第３のＰチャネルＭＯ
ＳトランジスタＭＰ３と第４のＰチャネルＭＯＳトラン
ジスタＭＰ４の接続点４の波形102は、第５のＰチャネ
ル型ＭＯＳトランジスタＭＰ５で生成される定電流Ｉ′
が加わることにより、ロウレベルの電位Ｖ′_gsMP4が、
図２の波形102の場合より上昇し、一方、ハイレベル電
位Ｖ″_gsMP4については、電流値Ｉ＋Ｉ′がＩとさほど
変わらないため、図２の波形102におけるハイレベルＶ
_gsMP4とほとんど変わらない。このため、本実施例では
接続点４の信号波形の振幅は小さくなっている。

【００９２】さらに、立下がり時間も短縮化されるた
め、図２の波形102で示される接続点４における電位降
下時に生じるオーバーシュートを減少させている。

【００９３】図４から明らかなように、図３に示される
本実施例による電流スイッチ回路10は、前記第１の実施
例と比較し、オン／オフ・スイッチング時の各接続点の
電位整定時間をより短くしている。

【００９４】更に、本発明に係る電流スイッチ回路の適
用例として、図１又は図３に示した電流スイッチ回路10
を複数個使用することによりＤ／Ａ変換装置が構成でき
る。これを図５に示す。図５は３bitのＤ／Ａ変換装置
の構成例を示している。

【００９５】図３のブロック構成と接続は、従来例のＤ
／Ａ変換装置としてで説明した図９の場合とほぼ同様で
あるため、以下では相違点のみを説明する。本実施例に
係るＤ／Ａ変換装置においては、前記従来例と相違し
て、電流スイッチ回路10(A)〜10(G)を、図１又は図３の
電流スイッチ回路に置きかえたこと、更に、この置換に
より、図９の前記従来例で必要とされた基準電圧入力端
子８が削除されている。

【００９６】このＤ／Ａ変換装置の全体の動作は、デコ
ーダ９を図１０の真理値表と全く同じものを使用した場
合、前記従来例と同様３ビットのＤ／Ａ変換装置として
動作する。

【００９７】なお、上記第１及び第２の実施例におい
て、第４のＰチャネルＭＯＳトランジスタＭＰ４の代わ
りに、ダイオード、あるいは抵抗を接続した構成として
もよい。

【００９８】本発明の上記各実施例に係る電流スイッチ
回路は、例えば100ＭＨz以上の高速なスイッチング動作
が可能とされ、また高速の信号は、振幅レベルをより小
さく抑えた方が外部に与えるノイズが小さく有利である
ことから、後に説明するように、高周波のディジタル信
号を外部に伝達するレベルシフト回路としての役割をな
すことも可能である。

【００９９】また、前記従来例では、前記した通り、第
２のＰチャネルＭＯＳトランジスタＭＰ２が完全にオフ
しないことによるリーク電流を防ぐために、更に加えて
第２、第３のＰチャネルＭＯＳトランジスタＭＰ２、Ｍ
Ｐ３のサイズを小さく抑えるために、第２のＰチャネル
ＭＯＳトランジスタＭＰ２へ与えるゲート電圧を約1.2
Ｖと必要以上に高い電圧を与えていた。例えば図７及び
図９の前記従来例において、第２のＰチャネルＭＯＳト
ランジスタＭＰ２のゲート電圧として必要な条件を説明
する。

【０１００】Ｄ／Ａ変換装置のアナログ出力電圧Ｖ_OUT
（図９参照）の電流出力の精度を保証できる最大のアナ
ログ出力電圧として定義される出力コンプライアンス
は、100ＭＨz以上の高速のＤ／Ａ変換装置において１Ｖ
〜1.5Ｖ程度である。

【０１０１】仮に、出力コンプライアンスを1.5Ｖとす
るならば、前記従来例における基準電圧入力端子８に入
力される電圧Ｖ_Cは、第２のＰチャネルＭＯＳトランジ
スタＭＰ２の飽和領域の条件を満足するためＭＰ２のし
きい値電圧をＶ_TMP2とすると、基準電圧Ｖ_Cは次式(5)で
表わされる条件を満たすことが必要とされる。

【０１０２】Ｖ_C＞(出力コンプライアンス電圧)−Ｖ_TMP2 Ｖ_C＞1.5Ｖ−0.8Ｖ＝0.7Ｖ …(5)

【０１０３】すなわち、基準電圧Ｖ_Cは0.7Ｖより大であ
れば十分である。図１に示す本発明の前記第１の実施例
では、第２のＰチャネルＭＯＳトランジスタＭＰ２がオ
ンしている時のゲート電圧は、第４のＰチャネルＭＯＳ
トランジスタＭＰ４のしきい値電圧Ｖ_TMP4＝約0.8Ｖと
なるため、上式(5)は満足している。なお、前記従来例
では基準電圧Ｖ_Cは1.2Ｖとされ、上式(5)の条件は十分
満足している。

【０１０４】次に、本実施例における第２、第３、第４
のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ３、ＭＰ
４のゲートサイズについて説明する。

【０１０５】まず、前記従来例において第３のＰチャネ
ルＭＯＳトランジスタＭＰ３がオン、第２のＰチャネル
ＭＯＳトランジスタＭＰ２がオフの状態において、前記
従来例の問題点として説明したように、共通ソース接続
点５の電位Ｖ(5)は次式(6)の条件を満足することが必要
とされる。

【０１０６】Ｖ(5)＜Ｖ_C＋Ｖ_TMP2 Ｖ(5)＜1.2Ｖ＋0.8Ｖ＝2.0Ｖ …(6)

【０１０７】すなわち、第３のＰチャネルＭＯＳトラン
ジスタＭＰ３に電流値Ｉが流れた時のゲート・ソース間
電圧Ｖ_gsMP3は２Ｖ未満にしなければならない。

【０１０８】同様に、図１の本発明の前記第１の実施例
に係る回路においては、共通ソース接続点５の電位Ｖ
(5)は、電源端子６の電位をＶ_CC＝５Ｖ、バイアス電圧
入力端子７の電位をＶ_B＝３Ｖとした場合、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１が飽和領域で動作すれ
ばよいため約３Ｖ未満にすれば良い。

【０１０９】ところで、前記従来例における第３のＰチ
ャネルＭＯＳトランジスタＭＰ３は、本発明の前記第１
及び第２の実施例においては、第４のＰチャネルＭＯＳ
トランジスタＭＰ４に相当する。

【０１１０】前記従来例における第３のＰチャネルＭＯ
ＳトランジスタＭＰ３に電流値Ｉが流れた時のゲート・
ソース間電圧Ｖ_gsMP3は約２Ｖ未満であるのに対し、本
発明の実施例ではＶ_gsMP4は約３Ｖ未満で良い。

【０１１１】このゲート・ソース間電圧の差は、前記式
(3)の第１項の値に差により実現できる。

【０１１２】前記式(3)の第１項において、電流値Ｉは
等しく、トランジスタのトランスコンダクタンスＫもほ
ぼ等しいと考えられるため、ゲート・ソース間電圧の差
は（Ｗ／Ｌ）比でおおよそ決まることになる。この（Ｗ
／Ｌ）の差は、前記従来例による第３のＰチャネルＭＯ
ＳトランジスタＭＰ３の（Ｗ／Ｌ）比を１とするなら
ば、本発明の上記実施例における第４のＰチャネルＭＯ
ＳトランジスタＭＰ４は前記式(3)の第１項を約0.55倍
にすれば実現できる。すなわち、（Ｗ／Ｌ）の比では、
２乗倍の約0.3倍前後で十分となる。

【０１１３】本発明の前記実施例では、第３のＰチャネ
ルＭＯＳトランジスタＭＰ３が必要とされる。第３のＰ
チャネルＭＯＳトランジスタＭＰ３は、導通時非飽和領
域で動作するため、サイズは第４のＰチャネルＭＯＳト
ランジスタと同程度のサイズで実現できる。

【０１１４】すなわち、本発明の上記実施例において、
スイッチングトランジスタとしての働きをなす第２、第
３のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ３、及
び第４のＰチャネルＭＯＳトランジスタＭＰ４の各ゲー
トサイズは、前記従来例よりも最小で１／３程度に縮小
することができる。

【０１１５】

【実施例３】図６を参照して、本発明の第３の実施例を
説明する。

【０１１６】図６に示すように、本実施例においては、
図１に示した第２のＰチャネルＭＯＳトランジスタＭＰ
２のドレイン出力、すなわち電流出力端子２を接地端子
１に接続し、第３のＰチャネルＭＯＳトランジスタＭＰ
３のドレインと第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のゲートの接続点４を電圧出力Ｖ_Oとして使用する
ことにより、接地電位から電源端子電位Ｖ_DDまでフル・
スイングするディジタル信号Ｄの入力レベルを、１Ｖ程
度の小振幅として出力するレベル変換回路として用いる
ことを可能としたものである。なお、本実施例では図１
のＰチャネルＭＯＳトランジスタＭＰ４は、ゲートとド
レインが互いに接続されたＮチャネルＭＯＳトランジス
タＭＮ４とされる。

【０１１７】この電圧出力Ｖ_Oの波形は、図２の102で示
される波形と同一のものが出力される。また、ディジタ
ル信号Ｄの入力に対し、電圧出力Ｖ_Oは論理が逆となる
特徴がある。

【０１１８】以上、上記実施例では電流スイッチ回路を
Ｐチャネル型トランジスタを用いて構成した例について
説明したが、Ｎ型チャネル型トランジスタについても同
様に適用可能である。例えば図１に示す電流スイッチ回
路をＮチャネルＭＯＳトランジスタで構成する場合、第
２、第３のＮチャネルＭＯＳトランジスタの共通接続さ
れたソースと接地間に第１のＮチャネルＭＯＳトランジ
スタからなる定電流源を接続し、第３のＮチャネルＭＯ
Ｓトランジスタのドレインと電源端子の間に第４のＮチ
ャネルＭＯＳトランジスタからなる電流源を接続し、第
２のＮチャネルＭＯＳトランジスタのドレインを電流出
力端子２に接続し、ゲートを第３のＮチャネルＭＯＳト
ランジスタのドレインに接続するという具合に構成され
る。

【０１１９】以上本発明を上記各実施例に即して説明し
たが、本発明は上記態様にのみ限定されるものでなく、
本発明の原理に準ずる各種態様を含むことは勿論であ
る。

【０１２０】

【発明の効果】以上説明したように本発明によれば、差
動型の電流スイッチ回路において従来例にみられる基準
電圧源を全く必要とせずに、例えば100ＭＨz程度の高速
のスイッチング動作が可能な電流スイッチ回路を提供で
きる。

【０１２１】また、本発明によれば、基準電圧源入力が
不要となったため、従来例に示したような基準電圧入力
端子を設ける必要がなくなる。この結果、外付け部品点
数を削減できる。

【０１２２】さらに、前記従来例では第２ＰチャネルＭ
ＯＳトランジスタＭＰ２が完全にオフしないことによる
リーク電流を防ぐために、更に加えて第２、第３のＰチ
ャネルＭＯＳトランジスタＭＰ２、ＭＰ３のサイズを小
さく抑えるために、第２のＰチャネルＭＯＳトランジス
タＭＰ２へ与えるゲート電圧を約1.2Ｖ（基準電圧Ｖ_C）
と必要以上に高い電圧を与えていた。例えば図７及び図
９において、第２のＰチャネルＭＯＳトランジスタＭＰ
２のゲート電圧として必要な条件を説明すると、Ｄ／Ａ
変換装置のアナログ出力電圧Ｖ_OUTの電流出力の精度を
保証できる最大のアナログ出力電圧と定義されている出
力コンプライアンスは、100ＭＨz以上の高速のＤ／Ａ変
換装置において１Ｖ〜1.5Ｖ程度とされ、仮に、出力コ
ンプライアンスを1.5Ｖとするならば、前記従来例にお
ける基準電圧入力端子８に入力される電圧Ｖ_Cは第２の
ＰチャネルＭＯＳトランジスタＭＰ２の飽和領域の条件
を満足するためＭＰ２のしきい値電圧をＶ_TMP2とする
と、上式(5)で示される条件から、基準電圧は0.7Ｖより
大きければ十分である。

【０１２３】本発明では、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２がオンしている時のゲート電圧は、第４
のＰチャネルＭＯＳトランジスタＭＰ４のしきい値Ｖ
_TMP4＝約0.8Ｖとなるため、上式(5)は満足できる。そし
て、本発明においては第３のＰチャネルＭＯＳトランジ
スタＭＰ３がオンの時に非飽和領域で動作することか
ら、電流出力端子からリーク電流が流れることはない。

【０１２４】そして、本発明によれば、前記従来例によ
る第３のＰチャネルＭＯＳトランジスタＭＰ３の（Ｗ／
Ｌ）比を１とした時、第２の定電流源をなす第４のＰチ
ャネルＭＯＳトランジスタＭＰ４は、前記式(3)の第１
項を約0.55倍とすればよく、（Ｗ／Ｌ）の比では２乗倍
の約0.3倍前後で十分となる。すなわち、本発明におい
て、スイッチングトランジスタとしての働きをなす第２
及び第３のＰチャネルＭＯＳトランジスタＭＰ２、ＭＰ
３、及び定電流源としての第４のＰチャネルＭＯＳトラ
ンジスタＭＰ４のゲートサイズは、前記従来例よりも最
小で約１／３程度にまで縮小可能とされ、チップ面積を
削減するという効果を有する。

【０１２５】また、本発明の電流スイッチ回路において
第３の定電流源を設けた場合、スイッチング時の電位整
定時間をより短くし、一層の高速スイッチング動作を実
現する。

【０１２６】更に、本発明の電圧レベル変換回路によれ
ば、第４のＰチャネルＭＯＳトランジスタＭＰ４と第３
のＰチャネルＭＯＳトランジスタＭＰ３の接続点を電圧
出力として使用するならば、入力信号の逆相ではある
が、高周波のディジタル信号の伝達に適した小振幅のデ
ィジタル信号が得られるという効果を有する。

【０１２７】そして、本発明に係る電流スイッチ回路か
らなるＤ／Ａ変換装置によれば、高速変換動作を可能と
すると共に、基準電圧入力端子が削除され、回路構成が
簡易化され、チップ面積が削減されるという効果を有す
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る電流スイッチ回路
の構成を示す図である。

【図２】図１に示す本発明の第１の実施例の回路の各接
続点の電位変化を時間軸に対して示した信号波形図であ
る。

【図３】本発明の第２の実施例に係る電流スイッチ回路
の構成を示す図である。

【図４】図３に示す本発明の第１の実施例の回路の各接
続点の電位変化を時間軸に対して示した信号波形図であ
る。

【図５】本発明の第１又は第２の実施例に係る電流スイ
ッチ回路を複数使用して構成される３bitＤ／Ａ変換装
置の構成を示すブロック図である。

【図６】本発明の第３の実施例に係る電流スイッチ回路
の構成を示す図である。

【図７】従来の電流スイッチ回路の構成を示す図であ
る。

【図８】図７の回路の各接続点の電位変化を時間軸に対
して示した信号波形図である。

【図９】図７の従来の電流スイッチ回路を複数使用して
構成した３bitＤ／Ａ変換装置の構成を示すブロック図
である。

【図１０】図５及び図９中のデコーダ９の動作を示す真
理値表である。

【符号の説明】

１接地端子２電流出力端子３スイッチ信号入力端子４接続点５共通ソース接続点６電源端子７バイアス電圧入力端子８基準電圧入力端子９デコーダ 10、10(A)〜(G) 電流スイッチ回路 11 負荷抵抗 13Ａ〜13Ｃディジタル入力信号端子ＭＰ１第１のＰチャネルＭＯＳトランジスタＭＰ２第２のＰチャネルＭＯＳトランジスタＭＰ３第３のＰチャネルＭＯＳトランジスタＭＰ４第４のＰチャネルＭＯＳトランジスタＭＰ５第５のＰチャネルＭＯＳトランジスタＭＮ４第４のＮチャネルＭＯＳトランジスタＩＭＰ１で生成される電流値Ｉ′ ＭＰ５で生成される電流値Ｃ4 容量 100 スイッチ信号入力３の波形 101 共通ソース接続点５の波形 102 接続点４の波形 103Ａ〜103Ｃ波形102における立下がり波形 104Ａ〜104Ｃ波形101における立上がり時のオーバー
シュートＣ_GSMP2 ＭＰ２におけるゲート・ソース間容量Ｃ_GSMP3 ＭＰ３におけるゲート・ソース間容量Ｖ_TMP2 第２のＰチャネルＭＯＳトランジスタＭＰ２の
しきい値電圧（約0.8Ｖ）Ｖ_TMP4 第４のＰチャネルＭＯＳトランジスタＭＰ４の
しきい値電圧（約0.8Ｖ）Ｖ_gsMP2 第２のＰチャネルＭＯＳトランジスタＭＰ２
側に電流Ｉが流れた時のＭＰ２のゲート・ソース間電圧
（約２Ｖ）Ｖ_gsMP4 第４のＰチャネルＭＯＳトランジスタＭＰ４
側に電流Ｉが流れた時のＭＰ４のゲート・ソース間電圧
（約２Ｖ）

Claims

【特許請求の範囲】

【請求項１】第１の電源端子に一端が接続される第１の
定電流源と、前記第１の定電流源の他端に、２端子間が制御信号入力
端子に入力される制御信号により導通又は非導通とされ
る第１及び第２のスイッチトランジスタの該制御信号入
力端子ではない同一極性の一端をそれぞれ接続し、前記第１のスイッチトランジスタの前記制御信号入力端
子ではない残りの一端と第２の電源端子との間に第２の
定電流源が接続され、前記第１のスイッチトランジスタと前記第２の定電流源
との接続点が前記第２のスイッチトランジスタの前記制
御信号入力端子に接続され、前記第２のスイッチトランジスタの残りの一端を電流出
力端子とし、前記第１のスイッチトランジスタの前記制御信号入力端
子に外部よりスイッチ信号が入力されることを特徴とす
る電流スイッチ回路。
【請求項２】第１及び第２のＭＯＳトランジスタのソー
スを共通接続し、この共通接続点と第１の電源端子との
間に第１の定電流源が接続され、前記第１のＭＯＳトランジスタは、ゲートがスイッチ信
号入力端子に接続され、ドレインが第２の定電流源を介
して第２の電源端子に接続され、前記第２のＭＯＳトランジスタは、ゲートが前記第１の
ＭＯＳトランジスタのドレインに接続され、ドレインが
電流出力端子に接続されてなる電流スイッチ回路。
【請求項３】前記第２の定電流源の代わりに、ダイオー
ド又は抵抗のいずれかが接続されたことを特徴とする請
求項１又は２記載の電流スイッチ回路。
【請求項４】前記第１のＭＯＳトランジスタのドレイン
と前記第１の電源端子との間に第３の定電流源を接続し
てなることを特徴とする請求項２記載の電流スイッチ回
路。
【請求項５】第１及び第２のＭＯＳトランジスタのソー
スを共通接続し、この共通接続点と第１の電源端子との
間に第１の定電流源が接続され、前記第１のＭＯＳトランジスタは、ゲートが信号入力端
子に接続されると共に、ドレインが第２の定電流源を介
して第２の電源端子に接続され、前記第２のＭＯＳトランジスタは、ゲートが前記第１の
ＭＯＳトランジスタのドレインに接続されると共に、ド
レインが第２の電源端子に接続され、前記第１のＭＯＳトランジスタのドレインが信号出力端
子に接続されてなる電圧レベル変換回路。
【請求項６】請求項２から４のいずれか一に記載の電流
スイッチ回路を複数個備え、複数のディジタル信号入力
をデコードするデコーダ回路の出力を前記電流スイッチ
回路のスイッチ信号入力端子にそれぞれ入力することを
特徴とするディジタル・アナログ変換回路。