KR960036328A - 반도체 메모리장치의 건레벨신호의 입력회로 - Google Patents

반도체 메모리장치의 건레벨신호의 입력회로 Download PDF

Info

Publication number
KR960036328A
KR960036328A KR1019950007519A KR19950007519A KR960036328A KR 960036328 A KR960036328 A KR 960036328A KR 1019950007519 A KR1019950007519 A KR 1019950007519A KR 19950007519 A KR19950007519 A KR 19950007519A KR 960036328 A KR960036328 A KR 960036328A
Authority
KR
South Korea
Prior art keywords
signal
level
input
reference signal
shifting means
Prior art date
Application number
KR1019950007519A
Other languages
English (en)
Other versions
KR0149653B1 (ko
Inventor
이영대
정철민
조욱래
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950007519A priority Critical patent/KR0149653B1/ko
Priority to US08/625,112 priority patent/US5680062A/en
Publication of KR960036328A publication Critical patent/KR960036328A/ko
Application granted granted Critical
Publication of KR0149653B1 publication Critical patent/KR0149653B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements
    • H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
    • H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는기술적 과제
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승시켜 입력함
3. 발명의 해결 방법의 요지
반도체 메모리 장치에서 GTL레벨의 신호를 ECL레벨 신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단과, 레벨쉬프트 수단을 구비하며 상기 제1기준신호를 상기 레벨쉬프트 수단에 의해 ECL 레벨의 입력레벨로 레벨쉬프트 수단과, 상기 제2입력신호 및 제2기준신호의 차를 비교하여 제1출력신호 및 제2출력신호를 발생하는 ECL버퍼회로로 구성됨.
4. 발명의 중요한 용도
고속을 요구하는 반도체 메모리장치에서 GTL레벨의 신호를 ECL레벨의 신호로 레벨을 상승 시키며, 출력되는 신호의 스윙폭은 GTL레벨의 스윙폭으로 유지하므로서, 신호를 고속으로 입출력시킴.

Description

반도체 메모리장치의 건레벨신호의 입력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리장치에서 건레벨신호를 입력하는 회로의 구성을 도시한 도면, 제4도는 제3도의 각부 동작 특성을 도시하는 제1파형도.

Claims (10)

  1. 반도체 메모리 장치의 압력회로에 있어서, 제1레벨의 입력신호를 제1입력신호로 입력하는 수단과, 제1레벨의 기준시호를 제1기준신호로 입력하는 수단과, 레벨쉬프트수단을 구비하며, 상기 제1입력신호를 상기 레벨쉬프트 수단에 의해 제2레벨로 상승시켜 제2입력신호로 발생하는 수단과, 레벨쉬프트 수단을 구비하며, 상기 제1기준신호를 상기 레벨쉬프트수단에 의해 제2레벨로 상승시켜 제2 기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2입력신호를 입력하며, 상기 두 입력신호의 차에 따라 제1레벨의 스윙폭을 유지하며 제2레벨로 상승되는 제1출력신호 및 제2출력신호를 발생하는 입력버퍼회로로 구성된 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  2. 제2항에 있어서, 상기 제1레벨이 GTL레벨이고 상기 제2레벨이 ECL레벨인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  3. 반도체 메모리 장치에 GTL레벨신호 입력회로에 있어서 , 상기 GTL레벨신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 레벨쉬프트수단을 구비하며, 상기 제1입력신호를 상기 레벨쉬프트수단에 의해 ECL 레벨로 상승시키는 제2입력신호로 발생하는 수단과, 레벨쉬프트수단을 구비하며, 상기 제1기준신호를 상기 레벨쉬프트 수단에 의해 ECL 레벨의 입력레벨로 상승시키는 제2기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2 기준신호의 차를 비교하여 상기 GTL레벨의 스윙폭을 유지하며 ECL레벨 전압으로 상승되는 제1출력신호 및제2출력신호를 발생하는 ECL버퍼회로로 구성된 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  4. 제3항에 있어서, 상기 레벨쉬프트수단이 모오스트랜지스터의 소오스폴로워의 부하로 구현되는 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  5. 제4항에 있어서, 상기 제1입력신호가 0.4V-0.8V의 스윙폭을 가지며, 상기 제1기준신호가 0.6인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  6. 제4항에 있어서, 상기 제1입력신호가 0V-1.2V의 스윙폭을 가지며, 상기 제1기준신호가 0.6인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  7. 반도체 메모리장치의 GTL레벨신호의 입력회로에 있어서, 상기 GTL레벨신호의 제1입력신호를 입력하는 수단과, 상기 GTL레벨신호의 제1기준신호를 입력하는 수단과, 노말모드시 제1논리신호를 가지며 대기모드시 제2논리신호를 가지는 모드제어신호를 입력하는 수단과, 상기 모드제어신호애 의해 동작되는제1레벨쉬프트수단을 구비하며, 상기 제1입력신호를 상기 제1레벨쉬프트수단에 의해 ECL 레벨로 상승시키는 제2입력신호로 발생하는 수단과, 상기 모드제어신호에 의해 동작되는 제2레벨쉬프트수단을 구비하며, 상기 제1기준신호를 상기 제2레벨쉬프트수단에 의해 ECL 레벨의 입력레벨로 상승시키는 제2기준신호로 발생하는 수단과, 상기 제2입력신호 및 제2기준신호치의 차를 비교하여 GTL레벨의 스윙폭을 유지하면 ECL레벨의 저납으로 상승되는 제1출력신호 및 제2출력신호를 발생하는 ECL 버퍼회로로 구성된 것을 특징으로 하는반도체 메모리 장치의 입력회로.
  8. 제7항에 있어서, 상기 제1레벨쉬프트수단이, 제2입력신호를 발생하는 제1접속노드와, 전압전압과 상기 제2접속노드 사아에 연결되며 게이트전극이 상기 모드제어신호에 연결되는 제1모오스트랜지스터와, 상기 제1접속노드와 전기전압 사이에 연결되며 상기 게이트전극이 상기 제1논리의 모드제어신호 입력시 상기 제1모오트랜지스터가 오프스위칭되어 상기 제1입력신호를 제2입력신호로 발생하고 상기 제2논리의 모드제어신호 입력시 오프스위칭되는 소오스플로워이며, 상기 제2레벨쉬프트수단이, 제2기준신호를 발생하는 제1접속노드와, 전원전압과 상기 제2접속노드 사이에 연결되며 게이트극이 상기모드제어신호에 연결되는 제3모오스트랜지스터와, 상기 제2접속노드와 전지전압 사이에 연결되며 상기 게이트전극이 상기 제1기준신호에 연결되며 제4모오트랜지스터로 구성되어,상기 제1논리의 모드제어신호 입력시 상기 제3모오트랜지스터가 스위칭되어 상기 제1기준신호를 제1기준신호로 발생하고 상기 제2논리의 모드제어 신호 입력시 오프스위칭되는 소오스플로워인 것을 특징으로 하는 반도체 메모리 장치의 입력회로.
  9. 제8항에 있어서, 상기 제1입력신호가 0.4V-0.8V의 스윙폭을 가지며, 상기 제1기준신호가 0.6V인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
  10. 제8항에 있어서, 상기 제1입력신호가 0V-1.2V의스윙폭을 가지며, 상기 제1기준신호가 0.6V인 것을 특징으로 하는 반도체 메모리장치의 입력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950007519A 1995-03-31 1995-03-31 반도체 메모리장치의 건레벨신호의 입력회로 KR0149653B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950007519A KR0149653B1 (ko) 1995-03-31 1995-03-31 반도체 메모리장치의 건레벨신호의 입력회로
US08/625,112 US5680062A (en) 1995-03-31 1996-04-01 Gunn transceiver logic input circuit for use in a semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950007519A KR0149653B1 (ko) 1995-03-31 1995-03-31 반도체 메모리장치의 건레벨신호의 입력회로

Publications (2)

Publication Number Publication Date
KR960036328A true KR960036328A (ko) 1996-10-28
KR0149653B1 KR0149653B1 (ko) 1998-12-15

Family

ID=19411302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950007519A KR0149653B1 (ko) 1995-03-31 1995-03-31 반도체 메모리장치의 건레벨신호의 입력회로

Country Status (2)

Country Link
US (1) US5680062A (ko)
KR (1) KR0149653B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6670822B2 (en) 1998-08-11 2003-12-30 Fairchild Semiconductor Corporation Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature
US6184717B1 (en) 1998-12-09 2001-02-06 Nortel Networks Limited Digital signal transmitter and receiver using source based reference logic levels
US6222389B1 (en) * 1999-03-25 2001-04-24 International Business Machines Corporation Assisted gunning transceiver logic (AGTL) bus driver
US6714043B1 (en) * 2002-05-16 2004-03-30 Lattice Semiconductor Corporation Output buffer having programmable drive current and output voltage limits
EP1376867A1 (en) * 2002-06-19 2004-01-02 Alcatel Differential high speed cmos to ecl logic converter

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2902016B2 (ja) * 1989-11-21 1999-06-07 株式会社日立製作所 信号伝送方法および回路
US5023488A (en) * 1990-03-30 1991-06-11 Xerox Corporation Drivers and receivers for interfacing VLSI CMOS circuits to transmission lines
US5122691A (en) * 1990-11-21 1992-06-16 Balu Balakrishnan Integrated backplane interconnection architecture
US5408146A (en) * 1992-01-31 1995-04-18 Lsi Logic Corporation High performance backplane driver circuit
JP2546489B2 (ja) * 1993-04-23 1996-10-23 日本電気株式会社 レベル変換回路
EP0702859B1 (en) * 1993-06-08 1998-07-01 National Semiconductor Corporation Btl compatible cmos line driver
JP3538442B2 (ja) * 1993-09-20 2004-06-14 富士通株式会社 レベル変換回路
KR0158110B1 (ko) * 1994-01-14 1999-02-01 김광호 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼

Also Published As

Publication number Publication date
US5680062A (en) 1997-10-21
KR0149653B1 (ko) 1998-12-15

Similar Documents

Publication Publication Date Title
KR970024174A (ko) 반도체 집적회로(Semiconductor Integrated Circuit Having Reduced Current Leakage and High Speed)
KR100336236B1 (ko) 반도체집적회로장치
KR880011799A (ko) 데이터출력 버퍼회로 및 전위변동 감축방법
KR840006112A (ko) 레벨 변환 입력 회로
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR960030231A (ko) 반도체 메모리장치의 전압 구동회로
KR970051206A (ko) 저전력용 센스앰프회로
KR930018855A (ko) 높은 동적 전류 및 낮은 정적 전류용 2중 한계기능을 갖는 "트랜지스터 트랜지스터로직(ttl)-상보형 금속 산화물 반도체(cmos)" 변환 입력 버퍼 회로
KR950022107A (ko) 출력 트랜지스터에 연결된 게이트 전류 제어 트랜지스터의 게이트 전압제어 회로를 갖는 출력 버퍼 회로
KR970008836A (ko) 고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력 버퍼 회로를 포함하는 반도체 소자
JP3652793B2 (ja) 半導体装置の電圧変換回路
KR960036328A (ko) 반도체 메모리장치의 건레벨신호의 입력회로
KR940008261A (ko) 바이씨모스(bicmos) 레벨 변환 회로
KR940008074A (ko) 반도체 집적 회로
KR940001568A (ko) 레벨 변환 회로
JPH0237823A (ja) レベルシフト回路
KR940018988A (ko) 어드레스 변이 검출을 발생시키는 어드레스 버퍼(An address buffer for generating an address transition detection)
KR940025178A (ko) 데이터 출력회로
KR970007378A (ko) 반도체 메모리 장치의 전원 전압 검출 회로
KR960025708A (ko) 챠지 펌프회로의 출력전압 조절회로
KR950024211A (ko) 반도체집적회로의 바이씨모오스 레벨변환회로 및 이를 이용한 데이타출력버퍼
KR100214079B1 (ko) 반도체 장치의 레벨쉬프터
KR950022139A (ko) 반도체메모리장치의 입력버퍼
KR100280409B1 (ko) 반도체의 출력버퍼회로
KR970003189A (ko) 복수의 접지전원을 갖는 반도체 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090514

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee