KR950022139A - 반도체메모리장치의 입력버퍼 - Google Patents
반도체메모리장치의 입력버퍼 Download PDFInfo
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Abstract
본 발명은, 입력측에 외부입력신오에 응답하는 인버터와 출력측에 풀엎용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스너를 이용하는 입력버퍼에 있어서, 전원전압의 변동에 상관없이 상기 인버터에 일정한 전압을 공급하는 전압공급 수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, ㅅ아기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단을 구비하는 입력버퍼를 제공한다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 입력버퍼의 일실시예를 보여주는 회로도.
Claims (16)
- 출력측에 풀업용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스터를 이용하는 입력버퍼에 있어서, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 상기 제1상태에서 상기 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 풀다운용의 바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단을 구비함을 특징으로 하는 입력버퍼.
- 제1항에 있어서, 상기 제1수단이 상기 출력터미널과 상기 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제1항에 있어서, 상기 제2수단이 상기 출력터미널과 상기 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제1항에 있어서, 상기 제3수단이 상기 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 외부입력신호의 전위상태에 응답하는 인버터와, 출력측에 풀업용의 바이폴라트랜지스터와 풀다운용의 바이폴라트랜지스터를 가지는 입력버퍼에 있어서, 전원전압과 상기 인버터사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 입력버퍼의 출력터미널과 상기 풀다운용의 바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 풀다운용의 바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 풀다운용의 바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단을 구비함을 특징으로 하는 입력버퍼.
- 제5항에 있어서, 상기 전원공급수단이 상기 전원전압과 상기 인버터사이에 소오스-드레인통로가 연결되고 상기 기준전압에 제어용 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제5항에 있어서, 상기 제1수단이 상기 출력터미널과 상기 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제5항에 있어서, 상기 제2수단이 상기 출력터미널과 상기 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제5항에 있어서, 상기 제3수단이 상기 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 외부입력신호에 응답하여 서로 상보적인 논리상태를 가지는 정상내부신호 및 역상내부신호를 발생하며, 풀업바이폴라트랜지스터와 풀다운바이폴라트랜지스터로 구성되는 한쌍의 출력용 바이폴라트랜지스터가 상기 정상내부신호 및 역상내부신호를 발생하기 위하여 정상내부신호출력터미널과 역상내부신호출력터미널에 각각 구비되어 있는 입력버퍼에 있어서, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운 바이폴라트랜지스의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 정상내부신호용의 풀다운 바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부 입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단과, 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 외부입력신호가 제2상태에서 제1상태로 천이될때 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스로부터 상기 기판전압으로의 전류경로를 차단하는 제4수단과, 상기 역상 내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 상기 외부입력신호가 상기 제2상태에서 상기 제1상태로 천이될때 적어도 상기 제4수단이 활성화된 후에 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 충전하는 제5수단을 구비함을 특징으로 하는 입력버퍼.
- 제10항에 있어서, 상기 제1수단 및 제4수단이 상기 외부입력신호의 반전된 신호에 의해 동시에 동일한 도전상태로 제어됨을 특징으로 하는 입력버퍼.
- 제11항에 있어서, 상기 제1수단이 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 접속된 절연게이트전계효과트랜지스터이고, 상기 제4수단이 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 상기 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력신호의 반전된 신호에 게이트가 연결된 절연게이트전계효과트랜지스터임을 특징으로 하는 입력버퍼.
- 제10항에 있어서, 상기 제3수단이 상기 정상내부2신호용 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 드레인-소오스통로가 연결되고 상기 외부입력 신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트 전계효과 트랜지스터임을 특징으로 하는 입력버퍼.
- 제10항에 있어서, 상기 제2수단 및 제5수단이 상기 외부입력신호와 동일한 논리레벨을 가지는 신호에 의해 동시에 서로 반대의 도전상태로 제어됨을 특징으로 하는 입력버퍼.
- 제14항에 있어서, 상기 제2수단이 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 소오스-드레인통로가 연결되고 상기 외부입력신호와 동일한 논리상태를 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터이고, 상기 제5수단이 상기 역상내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 드레인-소오스통로가 연결되고 상기 외부입력신호와 동일한 논리레벨을 가지는 신호에 게이트가 연결된 절연게이트전계효과트랜지스터 임을 특징으로 하는 입력버퍼.
- 외부입력신호의 전위상태에 응답하는 인버터와, 상기 외부입력신호에 응답하여 서로 상보적인 논리상태를 가지는 정상내부신호 및 역상내부신호를 발생하기 위하여 풀업바이폴라트랜지스터와 풀다운바이폴라트랜지스터로 구성되는 한쌍의 출력용 바이폴라트랜지스터가 상기 정상내부신호 및 역상내부신호를 발생하기 위하여 정상내부신호출력터미널과 역상내부신호출력터미널에 각각 구비되어 있는 입력버퍼를 가지는 반도체 메모리 장치에 있어서, 전원전압과 상기 인버터 사이에 연결되고 상기 전원전압의 변동에 따르는 기준전압에 의해 제어되어 상기 인버터에 일정한 레벨의 전원을 공급하는 전원공급수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제1레벨로 충전하는 제1수단과, 상기 정상내부신호출력터미널과 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 외부입력신호의 전위가 제1상태에서 제2상태로 천이될때 적어도 상기 제1수단이 활성화된 후에 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 소정의 제2레벨로 충전하는 제2수단과, 상기 정상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 제2수단과는 상보적으로 동작하는 제3수단과, 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스와 기판전압사이에 연결되어 상기 외부입력신호가 제2상태에서 제1상태로 천이될때 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스로부터 상기 기판전압으로의 전류경로를 차단하는 제4수단과, 상기 역상내부신호출력터미널과 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스사이에 연결되어 상기 외부입력신호가 상기 제2상태에서 상기 제1상태로 천이될때 적어도 상기 제4수단이 활성화된 후에 상기 역상내부신호용의 풀다운바이폴라트랜지스터의 베이스를 충전하는 제5수단을 구비함을 특징으로 하는 입력방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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