KR20000004713A - 일정한 지연을 갖는 지연 회로 - Google Patents

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Abstract

본 발명은 일정한 지연을 갖는 지연 회로를 개시한다. 본 발명은 신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터, 및 상기 부하 캐패시터에 병렬로 연결되며 상기 부하 캐패시터에 인가되는 전류의 양이 변할 때 상기 캐패시터에 인가되는 전류의 양을 일정하게 유지하는 전류원을 구비함으로써 일정한 지연을 갖는다.

Description

일정한 지연을 갖는 지연 회로
본 발명은 전기 회로에 관한 것으로서, 특히 신호의 전송을 지연시키는 지연 회로에 관한 것이다.
전기 신호가 전송되는데는 일정한 시간이 소요된다. 이처럼 시간이 소요되는 것을 일컬어 신호가 지연된다고 한다.
도 1은 종래의 지연 회로의 회로도이다. 도 1을 참조하면, 전기 신호를 전송하는 전선(100)이 있고, 상기 전선(100)에 전기 신호를 지연시키는 부하 캐패시터(101)가 있다.
도 1에서 부하 캐패시터(101)에 인가되는 전압이 변하면 부하 캐패시터(101)에 흐르는 전류의 양도 변하게되어 상기 부하 캐패시터(101)를 충전하는 시간이 달라지며 그로 인하여 지연이 변하게 된다. 일반적으로 전류는 구동 전압의 제곱에 비례하고, 캐패시터의 용량은 캐패시터의 구동 전압에 비례한다. 따라서, 지연을 일정하게 유지하기 위해서는 구동 전압을 일정하게 유지해야 하는데 그것은 현실적으로 어렵다. 따라서 구동 전압에 관계없이 일정한 지연을 갖는 지연 회로가 요구된다.
본 발명이 이루고자하는 기술적 과제는 구동 전압에 관계없이 일정한 지연을 갖는 지연 회로를 제공하는 데 있다.
도 1은 종래의 지연 회로의 회로도.
도 2는 본 발명의 제1 실시예에 따른 지연 회로의 회로도.
도 3은 본 발명의 제2 실시예에 따른 지연 회로의 회로도.
도 4는 본 발명의 제3 실시예에 따른 지연 회로의 회로도.
도 5는 본 발명의 제4 실시예에 따른 지연 회로의 회로도.
도 6은 본 발명의 제5 실시예에 따른 지연 회로의 회로도.
도 7은 본 발명의 제6 실시예에 따른 지연 회로의 회로도.
도 8은 본 발명의 제7 실시예에 따른 지연 회로의 회로도.
도 9는 본 발명의 제8 실시예에 따른 지연 회로의 회로도.
도 10은 본 발명의 제9 실시예에 따른 지연 회로의 회로도.
도 11은 본 발명의 제10 실시예에 따른 지연 회로의 회로도.
도 12는 본 발명의 제1∼제10 실시예들에 따른 지연 회로들의 시뮬레이션 결과를 도시한 도면.
상기 기술적 과제를 이루기 위하여 본 발명은,
신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터, 및 상기 부하 캐패시터에 병렬로 연결되며 상기 부하 캐패시터에 인가되는 전류의 양이 변할 때 상기 캐패시터에 인가되는 전류의 양을 일정하게 유지하는 전류원을 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 부하 캐패시터에 병렬이며 상기 전선과 접지 사이에 연결된 N채널 MOS 트랜지스터, 및 상기 N채널 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 N채널 MOS 트랜지스터의 게이트에 인가하는 전압을 증가시켜서 상기 N채널 MOS 트랜지스터로 흐르는 전류를 증가시키고, 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 N채널 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 N채널 MOS 트랜지스터로 흐르는 전류를 감소시키므로 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 부하 캐패시터에 병렬이며 상기 전선과 접지 사이에 연결된 MOS 트랜지스터, 및 상기 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 MOS 트랜지스터의 게이트에 인가하는 전압을 증가시켜서 상기 MOS 트랜지스터로 흐르는 전류를 증가시키고, 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 MOS 트랜지스터로 흐르는 전류를 감소시키므로 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 부하 캐패시터에 병렬이며 상기 전선과 접지 사이에 연결된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블(enable)되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제1 MOS 트랜지스터가 동작하지 않도록 디세이블(disable)되는 제어 신호에 의해 개폐되는 스위칭(switching) 수단, 및 상기 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 증가시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 증가시키고, 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 감소시키므로 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 전원 전압원 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 부하 캐패시터에 병렬이며 상기 전선과 전원 전압원 사이에 연결된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블(enable)되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제1 MOS 트랜지스터가 동작하지 않도록 디세이블(disable)되는 제어 신호에 의해 개폐되는 스위칭 수단, 및 상기 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 증가시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 증가시키고, 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 감소시키므로 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 부하 캐패시터에 병렬이며 상기 전선과 접지단 사이에 연결된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 증가시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 증가시키고, 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 감소시켜서 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제1 기준 전압 발생기와, 상기 전선과 전원 전압원 사이에 연결된 제2 MOS 트랜지스터, 및 상기 제2 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 제2 MOS 트랜지스터의 게이트에 인가하는 전압을 제어하여 상기 제2 MOS 트랜지스터로 흐르는 전류를 증가시켜서 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제2 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 기술적 과제를 이루기 위하여 본 발명은 또한,
신호가 전송되는 전선과, 상기 전선과 전원 전압원 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터와, 상기 전선과 접지단 사이에 연결된 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제1 MOS 트랜지스터가 동작하지 않도록 디세이블되는 제1 제어 신호에 의해 개폐되는 제1 스위칭 수단과 상기 제1 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 MOS 트랜지스터의 게이트에 인가하는 전압을 감소시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 감소시키고, 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 MOS 트랜지스터의 게이트에 인가되는 전압을 증가시켜서 상기 제1 MOS 트랜지스터로 흐르는 전류를 증가시키므로 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제1 기준 전압 발생기와, 상기 부하 캐패시터에 병렬이며 상기 전선과 전원 전압원 사이에 연결된 제2 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제2 MOS 트랜지스터가 동작하지 않도록 디세이블되는 제2 제어 신호에 의해 개폐되는 제2 스위칭 수단, 및 상기 제2 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제2 MOS 트랜지스터의 게이트에 인가하는 전압을 제어하여 상기 제2 MOS 트랜지스터로 흐르는 전류를 증가시켜서 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제2 기준 전압 발생기를 구비하는 지연 회로를 제공한다.
상기 본 발명에 의하여 부하 캐패시터에 흐르는 전류는 일정하므로 지연은 일정하게 된다.
이하, 첨부된 도면들을 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 제1 실시예에 따른 지연 회로의 회로도이다. 도 2를 참조하면, 지연 회로는 전선(200), 부하 캐패시터(201) 및 전류원(211)을 구비한다.
상기 전선(200)을 통해서 신호가 전송된다.
상기 부하 캐패시터(201)는 상기 전선(200)과 접지단(GND) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시킨다.
상기 전류원(211)은 상기 부하 캐패시터(201)에 병렬로 연결되며 상기 부하 캐패시터(201)에 인가되는 전류의 양이 변할 때 상기 부하 캐패시터(201)에 인가되는 전류의 양을 일정하게 유지한다. 상기 전류원(211)은 인가되는 전압에 의해 출력되는 전류의 양이 제어되는 전압 제어 전류원이다.
도 3은 본 발명의 제2 실시예에 따른 지연 회로의 회로도이다. 도 3을 참조하면, 지연 회로는 신호가 전송되는 전선(300)과, 상기 전선(300)과 접지단(GND) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터(301)와, N채널 MOS 트랜지스터(311) 및 기준 전압 발생기(321)를 구비한다.
N채널 MOS 트랜지스터(311)는 상기 부하 캐패시터(301)에 병렬이며 상기 전선(300)과 접지 사이에 연결된다.
상기 기준 전압 발생기(321)는 상기 N채널 MOS 트랜지스터(311)의 게이트에 연결되며 구동전압이 증가하여 상기 부하 캐패시터(301)에 인가되는 전류가 증가하면 상기 N채널 MOS 트랜지스터(311)의 게이트에 인가하는 전압을 증가시켜서 상기 N채널 MOS 트랜지스터(311)로 흐르는 전류를 증가시키고, 구동전압이 감소하여 상기 부하 캐패시터(301)에 인가되는 전류가 감소하면 상기 N채널 MOS 트랜지스터(311)의 게이트에 인가하는 전압을 감소시켜서 상기 N채널 MOS 트랜지스터(311)로 흐르는 전류를 감소시키므로 상기 부하 캐패시터(301)로 흐르는 전류의 양을 일정하게 유지한다.
도 4는 본 발명의 제3 실시예에 따른 지연 회로의 회로도이다. 도 4에 도시된 지연 회로는 상기 도 3에 도시된 회로와 동일하며 다만, N채널 MOS 트랜지스터(311) 대신 P채널 MOS 트랜지스터(411)를 사용하고 P채널 MOS 트랜지스터(411)의 소오스는 전원 전압원(VCC)에 연결된다.
도 5는 본 발명의 제4 실시예에 따른 지연 회로의 회로도이다. 도 5에 도시된 지연 회로는 상기 도 3에 도시된 회로와 동일하며 다만, 기준 전압 발생기(321)를 전원 전압이 소오스에 인가되고 게이트와 드레인은 공통으로 연결되어 상기 MOS 트랜지스터(311)의 게이트에 연결되는 P채널 MOS 트랜지스터(521) 및 상기 P채널 MOS 트랜지스터(521)의 드레인에 드레인과 게이트가 공통으로 연결되며 소오스는 접지단(GND)에 연결되는 N채널 MOS 트랜지스터(522)로 구성한다. 상기 P채널 MOS 트랜지스터(521) 및 N채널 MOS 트랜지스터(522)는 모두 저항의 기능을 갖는다.
도 6은 본 발명의 제5 실시예에 따른 지연 회로의 회로도이다. 도 6에 도시된 지연 회로는 상기 도 5에 도시된 회로와 동일하며 다만, N채널 MOS 트랜지스터(311) 대신 P채널 MOS 트랜지스터(411)를 사용하며 소오스는 전원 전압원(VCC)에 연결된다.
도 7은 본 발명의 제6 실시예에 따른 지연 회로의 회로도이다. 도 7에 도시된 지연 회로는 도 5에 도시된 회로와 동일하며 다만, 상기 전선(300)과 전원 전압원(VCC) 사이에 연결되며 상기 부하 캐패시터(301)로 흐르는 전류가 감소하면 상기 부하 캐패시터(301)로 전류를 공급하여 상기 부하 캐패시터(301)에 흐르는 전류의 양을 일정하게 유지하는 제어부(701)를 더 구비한다.
상기 제어부(701)는 상기 전선(400)과 전원 전압원(VCC) 사이에 연결되는 P채널 MOS 트랜지스터(711)와, 상기 P채널 MOS 트랜지스터(711)의 게이트에 게이트와 드레인이 공통으로 연결되며 상기 전원 전압원(VCC)에 소오스가 연결되는 P채널 MOS 트랜지스터(721), 및 상기 P채널 MOS 트랜지스터(721)의 드레인에 드레인과 게이트가 공통으로 연결되며 소오스는 접지단(GND)에 연결되는 N채널 MOS 트랜지스터(722)를 구비한다. 상기 P채널 MOS 트랜지스터(721) 및 N채널 MOS 트랜지스터(722)는 모두 저항의 기능을 갖는다.
도 8은 본 발명의 제7 실시예에 따른 지연 회로의 회로도이다. 도 8을 참조하면, 지연 회로는 신호가 전송되는 전선(800)과, 상기 전선(800)과 접지단(GND) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터(801)와, 상기 부하 캐패시터(801)에 병렬이며 상기 전선(800)과 접지 사이에 연결된 N채널 MOS 트랜지스터(811)와, 스위칭 수단(821) 및 기준 전압 발생기(831)를 구비한다.
상기 스위칭 수단(821)은 상기 N채널 MOS 트랜지스터(811)의 게이트에 연결되며 상기 부하 캐패시터(801)에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터(801)에 인가되는 전압이 일정하면 상기 N채널 MOS 트랜지스터(811)가 동작하지 않도록 디세이블되는 제어 신호(PC)에 의해 개폐된다.
상기 기준 전압 발생기(831)는 상기 스위칭 수단(821)에 연결되며 상기 부하 캐패시터(801)에 인가되는 전압이 증가하면 상기 N채널 MOS 트랜지스터(811)의 게이트에 인가하는 전압을 증가시켜서 상기 N채널 MOS 트랜지스터(811)로 흐르는 전류를 증가시키고, 상기 부하 캐패시터(801)에 인가되는 전압이 감소하면 상기 N채널 MOS 트랜지스터(811)의 게이트에 인가하는 전압을 감소시켜서 상기 N채널 MOS 트랜지스터(811)로 흐르는 전류를 감소시키므로 상기 부하 캐패시터(801)로 흐르는 전류의 양을 일정하게 유지한다.
상기 스위칭 수단(821)은 상기 N채널 MOS 트랜지스터(811)의 게이트와 상기 기준 전압 발생기(831) 사이에 연결되며 상기 제어 신호(PC)에 의해 게이팅(gating)되는 N채널 MOS 트랜지스터(823), 및 N채널 MOS 트랜지스터(823)의 게이트와 접지단(GND) 사이에 연결되며 상기 제어 신호(PC)에 게이팅되는 MOS 트랜지스터(825)를 구비하는 것을 특징으로 하는 지연 회로.
N채널 MOS 트랜지스터(825)는 상기 제어 신호(PC)를 반전시키는 인버터(827)에 의해 게이팅된다.
도 9는 본 발명의 제8 실시예에 따른 지연 회로의 회로도이다. 도 9를 참조하면, 지연 회로는 신호가 전송되는 전선(900)과, 상기 전선(900)과 전원 전압원(VCC) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터(901)와, 상기 부하 캐패시터(901)에 병렬이며 상기 전선(900)과 전원 전압원(VCC) 사이에 연결된 P채널 MOS 트랜지스터(911)와, 스위칭 수단(921) 및 기준 전압 발생기(931)를 구비한다.
상기 스위칭 수단(921)은 상기 P채널 MOS 트랜지스터(911)의 게이트에 연결되며 상기 부하 캐패시터(901)에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터(901)에 인가되는 전압이 일정하면 상기 P채널 MOS 트랜지스터(911)가 동작하지 않도록 디세이블되는 제어 신호(PC)에 의해 개폐된다.
상기 기준 전압 발생기(931)는 상기 스위칭 수단(921)에 연결되며 상기 부하 캐패시터(901)에 인가되는 전압이 증가하면 상기 P채널 MOS 트랜지스터(911)의 게이트에 인가하는 전압을 증가시켜서 상기 P채널 MOS 트랜지스터(911)로 흐르는 전류를 증가시키고, 상기 부하 캐패시터(901)에 인가되는 전압이 감소하면 상기 P채널 MOS 트랜지스터(911)의 게이트에 인가하는 전압을 감소시켜서 상기 P채널 MOS 트랜지스터(911)로 흐르는 전류를 감소시키므로 상기 부하 캐패시터(901)로 흐르는 전류의 양을 일정하게 유지한다.
상기 스위칭 수단(921)은 상기 P채널 MOS 트랜지스터(911)의 게이트와 상기 기준 전압 발생기(931) 사이에 연결되며 상기 제어 신호(PC)에 의해 게이팅되는 P채널 MOS 트랜지스터(923) 및 상기 P채널 MOS 트랜지스터(923)의 게이트와 전원 전압원(VCC) 사이에 연결되며 상기 제어 신호(PC)에 게이팅되는 P채널 MOS 트랜지스터(925)를 구비한다.
상기 P채널 MOS 트랜지스터(925)는 상기 제어 신호(PC)를 반전시키는 인버터(927)에 의해 게이팅된다.
도 10은 본 발명의 제9 실시예에 따른 지연 회로의 회로도이다. 도 10을 참조하면, 지연 회로는 신호가 전송되는 전선(1000)과, 상기 전선(1000)과 접지단(GND) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터(1001)와, 상기 부하 캐패시터(1001)에 병렬이며 상기 전선(1000)과 접지단(GND) 사이에 연결된 N채널 MOS 트랜지스터(1011)와, 제1 기준 전압 발생기(1021)와, 상기 전선(1000)과 전원 전압원(VCC) 사이에 연결된 P채널 MOS 트랜지스터(1031) 및 제2 기준 전압 발생기(1041)를 구비한다.
상기 제1 기준 전압 발생기(1021)는 상기 N채널 MOS 트랜지스터(1011)의 게이트에 연결되며 상기 부하 캐패시터(1001)에 인가되는 전압이 증가하면 상기 N채널 MOS 트랜지스터(1011)의 게이트에 인가하는 전압을 증가시켜서 상기 N채널 MOS 트랜지스터(1011)로 흐르는 전류를 증가시키고, 상기 부하 캐패시터(1001)에 인가되는 전압이 감소하면 상기 N채널 MOS 트랜지스터(1011)의 게이트에 인가하는 전압을 감소시켜서 상기 N채널 MOS 트랜지스터(1011)로 흐르는 전류를 감소시켜서 상기 부하 캐패시터(1001)로 흐르는 전류의 양을 일정하게 유지한다.
상기 제2 기준 전압 발생기(1041)는 상기 P채널 MOS 트랜지스터(1031)의 게이트에 연결되며 상기 부하 캐패시터(1001)에 인가되는 전압이 감소하면 상기 P채널 MOS 트랜지스터(1031)의 게이트에 인가하는 전압을 제어하여 상기 P채널 MOS 트랜지스터(1031)로 흐르는 전류를 증가시켜서 상기 부하 캐패시터(1001)로 흐르는 전류의 양을 일정하게 유지한다.
도 11은 본 발명의 제10 실시예에 따른 지연 회로의 회로도이다. 도 2를 참조하면, 지연 회로는 신호가 전송되는 전선(1100)과, 상기 전선(1100)과 전원 전압원(VCC) 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터(1101)와, 상기 전선(1100)과 접지단(GND) 사이에 연결된 N채널 MOS 트랜지스터(1111)와, 상기 부하 캐패시터(1101)에 병렬이며 상기 전선(1100)과 전원 전압원(VCC) 사이에 연결된 P채널 MOS 트랜지스터(1141)와, 제1 및 제2 스위칭 수단들(1121,1151) 및 제1 및 제2 기준 전압 발생기들(1131,1161)을 구비한다.
상기 제1 스위칭 수단(1121)은 상기 N채널 MOS 트랜지스터(1111)의 게이트에 연결되며 상기 부하 캐패시터(1101)에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터(1101)에 인가되는 전압이 일정하면 상기 N채널 MOS 트랜지스터(1111)가 동작하지 않도록 디세이블되는 제1 제어 신호(PC1)에 의해 개폐된다. 상기 제1 스위칭 수단(1121)은 상기 N채널 MOS 트랜지스터(1111)의 게이트와 상기 제1 기준 전압 발생기(1131) 사이에 연결되며 상기 제1 제어 신호(PC1)에 의해 게이팅되는 N채널 MOS 트랜지스터(1123)와, N채널 MOS 트랜지스터(1123)의 게이트와 접지단(GND) 사이에 연결되며 상기 제1 제어 신호(PC1)의 반전 신호에 의해 게이팅되는 N채널 MOS 트랜지스터(1125) 및 상기 제1 제어 신호(PC1)를 반전하는 인버터(1127)를 구비한다.
상기 제1 기준 전압 발생기(1131)는 상기 제1 스위칭 수단(1121)에 연결되며 상기 부하 캐패시터(1101)에 인가되는 전압이 증가하면 상기 N채널 MOS 트랜지스터(1111)의 게이트에 인가하는 전압을 감소시켜서 상기 N채널 MOS 트랜지스터(1111_로 흐르는 전류를 감소시키고, 상기 부하 캐패시터(1101)에 인가되는 전압이 증가하면 상기 N채널 MOS 트랜지스터(1111)의 게이트에 인가되는 전압을 증가시켜서 상기 N채널 MOS 트랜지스터(1111)로 흐르는 전류를 증가시키므로 상기 부하 캐패시터(1101)로 흐르는 전류의 양을 일정하게 유지한다.
상기 제2 스위칭 수단(1151)은 상기 P채널 MOS 트랜지스터(1141)의 게이트에 연결되며 상기 부하 캐패시터(1101)에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터(1101)에 인가되는 전압이 일정하면 상기 P채널 MOS 트랜지스터(1141)가 동작하지 않도록 디세이블되는 제2 제어 신호(PC2)에 의해 개폐된다. 상기 제2 스위칭 수단(1151)은 상기 P채널 MOS 트랜지스터(1141)의 게이트와 상기 제2 기준 전압 발생기(1161) 사이에 연결되며 상기 제2 제어 신호(PC2)에 의해 게이팅되는 P채널 MOS 트랜지스터(1153)와, 상기 P채널 MOS 트랜지스터(1153)의 게이트와 전원 전압원(VCC) 사이에 연결되며 상기 제2 제어 신호(PC2)의 반전 신호에 의해 게이팅되는 P채널 MOS 트랜지스터(1155), 및 상기 제2 제어 신호(PC2)를 반전하는 인버터(1157)를 구비한다.
상기 제2 기준 전압 발생기(1161)는 상기 제2 스위칭 수단(1151)에 연결되며 상기 부하 캐패시터(1101)에 인가되는 전압이 증가하면 상기 P채널 MOS 트랜지스터(1141)의 게이트에 인가하는 전압을 제어하여 상기 P채널 MOS 트랜지스터(1141)로 흐르는 전류를 증가시켜서 상기 부하 캐패시터(1101)로 흐르는 전류의 양을 일정하게 유지한다.
도 12는 본 발명의 제1∼제10 실시예들에 따른 지연 회로들의 시뮬레이션 결과를 도시한 도면이다. 도 12에 도시된 바와 같이 종래의 지연 회로의 출력 신호는 구동 전압의 변화에 대해 T1만큼의 지연 시간의 차이가 발생하지만, 본 발명에 따른 지연 회로의 출력 신호는 구동 전압의 변화에 관계없이 일정하다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따른 지연 회로는 구동 전압이 변하더라도 출력 신호는 일정한 지연을 갖는다.

Claims (22)

  1. 구동 신호가 전송되는 전선;
    상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터; 및
    상기 부하 캐패시터에 병렬로 연결되며 상기 부하 캐패시터에 인가되는 구동 신호의 값이 변할 때 상기 캐패시터에 인가되는 전류의 양을 일정하게 유지하는 전류원을 구비하는 것을 특징으로 하는 지연 회로.
  2. 제1항에 있어서, 상기 전류원은 인가되는 전압에 의해 출력되는 전류의 양이 제어되는 전압 제어 전류원인 것을 특징으로 하는 지연 회로.
  3. 신호가 전송되는 전선;
    상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터;
    상기 부하 캐패시터에 병렬이며 상기 전선과 접지 사이에 연결된 전류제어 트랜지스터; 및
    상기 전류제어 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변할시에 상기 전류제어 트랜지스터로 흐르는 전류를 변화시켜 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 것을 특징으로 하는 지연 회로.
  4. 제3항에 있어서, 상기 전류제어 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  5. 제3항에 있어서, 상기 전류제어 트랜지스터는 드레인은 상기 전선에 연결되고 소오스는 전원 전압원에 연결되는 P채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  6. 제3항에 있어서, 상기 기준 전압 발생기는
    전원 전압이 일단에 인가되고 타단은 상기 전류제어 트랜지스터의 게이트에 연결되는 제1 저항; 및
    상기 제1 저항과 접지단 사이에 연결되는 제2 저항을 구비하는 것을 특징으로 하는 지연 회로.
  7. 제6항에 있어서, 상기 제1 저항은 P채널 MOS 트랜지스터이고, 제2 저항은 N채널 MOS 트랜지스터로 구성되는 것을 특징으로 하는 지연 회로.
  8. 제3항에 있어서, 상기 전선과 전원 전압원 사이에 연결되며 상기 부하 캐패시터로 흐르는 전류가 감소하면 상기 부하 캐패시터로 전류를 공급하여 상기 부하 캐패시터에 흐르는 전류의 양을 일정하게 유지하는 제어부를 더 구비하는 것을 특징으로 하는 지연 회로.
  9. 제8항에 있어서, 상기 제어부는
    상기 전선과 전원 전압원 사이에 연결되는 제1 P채널 MOS 트랜지스터;
    상기 제1 P채널 MOS 트랜지스터의 게이트에 게이트와 드레인이 공통으로 연결되며 상기 전원 전압원에 소오스가 연결되는 제2 P채널 MOS 트랜지스터; 및
    상기 제2 P채널 MOS 트랜지스터의 드레인에 드레인과 게이트가 공통으로 연결되며 소오스는 접지단에 연결되는 N채널 MOS 트랜지스터를 구비하는 것을 특징으로 하는 지연 회로.
  10. 제3항에 있어서, 상기 기준 전압 발생기와 상기 전류제어 트랜지스터의 사이에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제1 MOS 트랜지스터가 동작하지 않도록 디세이블되는 제어 신호에 의해 개폐되는 스위칭 수단을 더 구비하는 것을 특징으로 하는 지연 회로.
  11. 제10항에 있어서, 상기 스위칭 수단은
    상기 전류제어 트랜지스터의 게이트와 상기 기준 전압 발생기 사이에 연결되며 상기 제어 신호에 의해 게이팅되는 제1 전달 트랜지스터; 및
    상기 저류제어 트랜지스터의 게이트와 접지단 사이에 연결되며 상기 제어 신호에 게이팅되는 제3 전달 트랜지스터를 구비하는 것을 특징으로 하는 지연 회로.
  12. 제11항에 있어서, 상기 제1 전달 트랜지스터는 N채널 MOS 트랜지스터이고, 상기 제2 전달 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  13. 제11항에 있어서, 상기 제2 전달 트랜지스터는
    상기 제어 신호를 인버터를 통해 게이트 입력하는 N채널 MOS 트랜지스터로 구성하는 것을 특징으로 하는 지연 회로.
  14. 신호가 전송되는 전선;
    상기 전선과 전원 전압원 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터;
    상기 부하 캐패시터에 병렬이며 상기 전선과 전원 전압원 사이에 연결된 전류제어 트랜지스터;
    상기 전류제어 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제1 MOS 트랜지스터가 동작하지 않도록 디세이블되는 제어 신호에 의해 개폐되는 스위칭 수단; 및
    상기 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변화할시에 상기 전류제어 트랜지스터로 흐르는 전류를 변화시켜 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 기준 전압 발생기를 구비하는 것을 특징으로 하는 지연 회로.
  15. 제14항에 있어서, 상기 전류제어 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  16. 제14항에 있어서, 상기 스위칭 수단은
    상기 전류제어 트랜지스터의 게이트와 상기 기준 전압 발생기 사이에 연결되며 상기 제어 신호에 의해 게이팅되는 제1 MOS 트랜지스터; 및
    상기 전류제어 트랜지스터의 게이트와 전원 전압원 사이에 연결되며 상기 제어 신호에 게이팅되는 제2 MOS 트랜지스터를 구비하는 것을 특징으로 하는 지연 회로.
  17. 제14항에 있어서,
    상기 전선과 접지단 사이에 연결된 제2 전류제어 트랜지스터와;
    상기 제2 전류제어 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변하면 인에이블되며 상기 부하 캐패시터에 인가되는 전압이 일정하면 상기 제2 전류제어 트랜지스터가 동작하지 않도록 디세이블되는 제2 제어 신호에 의해 개폐되는 제2 스위칭 수단과;
    상기 제2 스위칭 수단에 연결되며 상기 부하 캐패시터에 인가되는 전압이 변화할시에 상기 제2 전류제어 트랜지스터로 흐르는 전류를 변화시켜 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제2 기준 전압 발생기를 더 구비하는 것을 특징으로 하는 지연 회로.
  18. 제17항에 있어서, 상기 제2 전류제어 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  19. 제17항에 있어서, 상기 제2 스위칭 수단은
    상기 제2 전류제어 트랜지스터의 게이트와 상기 제2 기준 전압 발생기 사이에 연결되며 상기 제2 제어 신호에 의해 게이팅되는 제1 N채널 MOS 트랜지스터; 및
    상기 제2 제어 신호를 인버터를 통해 입력하는 제2 N채널 MOS 트랜지스터로 구성하는 것을 특징으로 하는 지연 회로.
  20. 신호가 전송되는 전선;
    상기 전선과 접지단 사이에 연결되며 상기 신호가 전송되는 시간을 지연시키는 부하 캐패시터;
    상기 부하 캐패시터에 병렬이며 상기 전선과 접지단 사이에 연결된 제1 전류제어 트랜지스터;
    상기 제1 전류제어 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 증가하면 상기 제1 전류제어 트랜지스터로 흐르는 전류를 증가시켜서 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제1 기준 전압 발생기;
    상기 전선과 전원 전압원 사이에 연결된 제2 전류제어 트랜지스터; 및
    상기 제2 전류제어 트랜지스터의 게이트에 연결되며 상기 부하 캐패시터에 인가되는 전압이 감소하면 상기 제2 전류제어 트랜지스터로 흐르는 전류를 증가시켜서 상기 부하 캐패시터로 흐르는 전류의 양을 일정하게 유지하는 제2 기준 전압 발생기를 구비하는 것을 특징으로 하는 지연 회로.
  21. 제20항에 있어서, 상기 제1 전류제어 트랜지스터는 N채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
  22. 제20항에 있어서, 상기 제2 전류제어 트랜지스터는 P채널 MOS 트랜지스터인 것을 특징으로 하는 지연 회로.
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