JPS5961312A - パルス遅延回路 - Google Patents
パルス遅延回路Info
- Publication number
- JPS5961312A JPS5961312A JP57171368A JP17136882A JPS5961312A JP S5961312 A JPS5961312 A JP S5961312A JP 57171368 A JP57171368 A JP 57171368A JP 17136882 A JP17136882 A JP 17136882A JP S5961312 A JPS5961312 A JP S5961312A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- switch
- constant current
- current source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術・分野〕
本発明は半導体集積回路などに用いられるパルス遅延回
路に関する。
路に関する。
この種の・！ルス遅延回路は、従来は第１図に示すよう
にインバータＩが数段接続された構成である０上記イン
バータ■をたとえばＣＭＯＳ （相補型絶縁ケ゛−ト型
半導体）トランジスタにょ多構成した場合の１段分の回
路構成を第２図に示す＠１および２はエンハンスメント
型のＭＯＳ −ＦＥＴ （電界効果トランジスタ）であ
り、１はＰチャンネル型、２はＮチャンネル型である◎
３はたとえばＭＯＳキヤ・ぞシタ、ＶＤＤは電源電圧で
ある。ここで、上記Ｐチャンネル型トランジスタ１の閾
値電圧ｖＴＨＰと電流増幅率β１およびＮチャンネル型
トランジスタ２０閾値電圧ｖＴＩＩＮと電流増幅率β、
との間にβ２＝βＮ ” ／” ｌ■ｉ’ｌ□、１＝ｖ
ＴＲＮ＝ｖＴ□なる関係を持たせておけば、上記インバ
ータ１の１段当たりの遅延時間Ｔｄ ｉｒ、Ｉ：次式で
表わされる。
にインバータＩが数段接続された構成である０上記イン
バータ■をたとえばＣＭＯＳ （相補型絶縁ケ゛−ト型
半導体）トランジスタにょ多構成した場合の１段分の回
路構成を第２図に示す＠１および２はエンハンスメント
型のＭＯＳ −ＦＥＴ （電界効果トランジスタ）であ
り、１はＰチャンネル型、２はＮチャンネル型である◎
３はたとえばＭＯＳキヤ・ぞシタ、ＶＤＤは電源電圧で
ある。ここで、上記Ｐチャンネル型トランジスタ１の閾
値電圧ｖＴＨＰと電流増幅率β１およびＮチャンネル型
トランジスタ２０閾値電圧ｖＴＩＩＮと電流増幅率β、
との間にβ２＝βＮ ” ／” ｌ■ｉ’ｌ□、１＝ｖ
ＴＲＮ＝ｖＴ□なる関係を持たせておけば、上記インバ
ータ１の１段当たりの遅延時間Ｔｄ ｉｒ、Ｉ：次式で
表わされる。
Ｔｄ ＝Ｋ −ｃ／（β（■ＤＤ−■ｔｏ） ）・・・
・・・・・・（１）（Ｋ：定数） 〔背景技術の問題点〕 上述した従来のインバータＩは、上式（１）から明らか
なように遅延時間Ｔｄがβ” ｆ）Ｄ ｌ ｖＴｌｌに
依存する。βはＭＯＳ −ＦＥＴ １，２の半導体基板
の移動度μに比例するので、／ｌの温度依存性がそのま
まβの温度依存性になる。このμは、温度が１００度変
化したとき約５０係変化する。
・・・・・・（１）（Ｋ：定数） 〔背景技術の問題点〕 上述した従来のインバータＩは、上式（１）から明らか
なように遅延時間Ｔｄがβ” ｆ）Ｄ ｌ ｖＴｌｌに
依存する。βはＭＯＳ −ＦＥＴ １，２の半導体基板
の移動度μに比例するので、／ｌの温度依存性がそのま
まβの温度依存性になる。このμは、温度が１００度変
化したとき約５０係変化する。
したがって、βも温度１００度の変化に対して約５０％
変化することになり、１’ｄの温度依存性は非常に大き
い。さらに、Ｔｔｌは前式（１ンの通シ（ＶＤＤ−■１
Ｈ）に１．１７Ｆ比例するため、電源電圧および閾値電
圧にも依存する。このようなインバータＩの特性のだめ
、従来の・Ｐルス遅延回路は温度、電源電圧、 Ｍｌ値
電圧に対する依ゲ性が太きいという欠点があった。
変化することになり、１’ｄの温度依存性は非常に大き
い。さらに、Ｔｔｌは前式（１ンの通シ（ＶＤＤ−■１
Ｈ）に１．１７Ｆ比例するため、電源電圧および閾値電
圧にも依存する。このようなインバータＩの特性のだめ
、従来の・Ｐルス遅延回路は温度、電源電圧、 Ｍｌ値
電圧に対する依ゲ性が太きいという欠点があった。
本発明は上記の事情に鑑みてなされたもので、温１焦、
電源１ｈ、）」−２使用トランジスタの閾値′電圧に対
する依存性が非常に小さい・？ルス遅延時間が得られる
パルス遅延回路を提供するものである。
電源１ｈ、）」−２使用トランジスタの閾値′電圧に対
する依存性が非常に小さい・？ルス遅延時間が得られる
パルス遅延回路を提供するものである。
すなわち、本発明のパルス遅延回路は、積分回路に対す
る充電電流が流れる第１の定電流源と、上記積分回路か
らの放電１に流が流れる第２の定電流源とを、人力パル
ス信号により制御されるスイッチで切り緯えることによ
って、積分回路に人力・ぐルス信号波形全なまらせた波
形のｆｊｔ分電圧を肖、この、Ｉ人分市圧を波形整形回
路により波形整形するようにしたものである。したがっ
て、波形整形出力・ぐルス信号は人力パルス信号に比べ
て遅延［７たものとなり、この遅延時間はトランジスタ
のβｌ ｖＴｌｌに依仔せず、電源電圧依存性も非常（
（−小さい。
る充電電流が流れる第１の定電流源と、上記積分回路か
らの放電１に流が流れる第２の定電流源とを、人力パル
ス信号により制御されるスイッチで切り緯えることによ
って、積分回路に人力・ぐルス信号波形全なまらせた波
形のｆｊｔ分電圧を肖、この、Ｉ人分市圧を波形整形回
路により波形整形するようにしたものである。したがっ
て、波形整形出力・ぐルス信号は人力パルス信号に比べ
て遅延［７たものとなり、この遅延時間はトランジスタ
のβｌ ｖＴｌｌに依仔せず、電源電圧依存性も非常（
（−小さい。
実施例
以下、図面を幻照し−〔本発明の一実ｈＩ！ｉ例ケ詳細
に説明すＺ、。
に説明すＺ、。
第３図において、第］電源ｖＤＤｌ！：第２電源ｖｓ、
（接地電位）との間に第１の定電流源３１第１のスイッ
チ５１ｐｌＪ２のスイッチＳ２および第２の定電流源３
２が直列に接続されている。
（接地電位）との間に第１の定電流源３１第１のスイッ
チ５１ｐｌＪ２のスイッチＳ２および第２の定電流源３
２が直列に接続されている。
上記第１のスイッチＳ１と第２のスイッチＳ２との接続
点には、第２電源ｖｓ８との間に積分回路（たとえば積
分コンデンサＣ）３３が接続されており、この積分回路
３３の積分出力を波形整形する波形整形回路３４が接続
されている。
点には、第２電源ｖｓ８との間に積分回路（たとえば積
分コンデンサＣ）３３が接続されており、この積分回路
３３の積分出力を波形整形する波形整形回路３４が接続
されている。
そして、前記第１のスイッチＳｌと第２のスイッチＳ２
との直列回路は切り替え回路３５を形成しており、入力
／ｅルス信号ＩＮにより上記２個のスイッチｓ、 Ｉ
８１１が交互に開閉されるものである。
との直列回路は切り替え回路３５を形成しており、入力
／ｅルス信号ＩＮにより上記２個のスイッチｓ、 Ｉ
８１１が交互に開閉されるものである。
なお、上記切り替え回路３５は、たとえば第５図に示す
ようなエンハンスメント型のＣＭＯＳトランジスタによ
り構成される。即ち、第１のスイッチＳ１用のＰチャン
ネルＭＯ８−ＦＥＴ Ｍ＋と亀２のグイ１．チＳ２用の
ＮチャンネルＭＯＳ −ＦＥＴＭ２とを直列に接続し、
両トランジスタＭｌ ＋ Ｍ２のケ゛−トに人力・ぞル
ス信号ＩＮｆ印加するものである。
ようなエンハンスメント型のＣＭＯＳトランジスタによ
り構成される。即ち、第１のスイッチＳ１用のＰチャン
ネルＭＯ８−ＦＥＴ Ｍ＋と亀２のグイ１．チＳ２用の
ＮチャンネルＭＯＳ −ＦＥＴＭ２とを直列に接続し、
両トランジスタＭｌ ＋ Ｍ２のケ゛−トに人力・ぞル
ス信号ＩＮｆ印加するものである。
而して、入カッｅルス信号ＩＮが゛°１＃レベルのとき
（ＬｍｌのスイッチＳ１かオフ、第２のスイッチＳ２が
オンになシ、入力・やルス信号ＩＮが゛′Ｏ″ルベルの
ときに第１のスイッチＳ１がオン、第２のスイッチＳ２
がオフになる０これによって、積分回路、？３は、入力
パルス信号が“１”のときには第２の定電流源３２の電
流Ｉ２で放電され、入力・ぐルス信号が°０″のときに
は第１の定電流源３１の電流１１で充電され、積分電圧
ｖｃは第４図に示すように変化する。ここで積分電圧■
。の放電時の傾斜ｄＶｃ／ｄｔはＩ２ ／ ｅであり、
充電時の傾斜ｄＶｃ／ ｄ ｔ はＩ Ｈ／ ｃであ
る◎そして、波形整形回ｌｌ！８３４の回路閾値電圧を
ｖＲＩ、、Ｆとすると、積分回路３３が放電を開始して
から遅延時間Ｔｄ （ｆ ）後に”ＲＥＦに達したとき
波形整形回路３４の出力信号ＯＵＴが反転し、積分回路
３３が充電を開始してから遅延時間Ｔｄ （ｒ ）後に
Ｖ□２に達したとき波形整形回路３４の出力イキ号が再
反転する。この場合、上記各遅延時間Ｔｄ（ｆ）、Ｔｄ
（ｒ）はＴｄ（ｆ）””Ｃ’ｖＩＩＦ／Ｉ２・・・・・
・・・・・・・・・・・・（２ンＴｄ （ｒ ）−Ｃ（
ＶＤＤ −■ＲＥＦ ）／ Ｉｔ・・・・・・（３）と
なり箋電流Ｉｆ ＊ Ｉ２を変えることによ、９Ｔｄ（
ｆ）。
（ＬｍｌのスイッチＳ１かオフ、第２のスイッチＳ２が
オンになシ、入力・やルス信号ＩＮが゛′Ｏ″ルベルの
ときに第１のスイッチＳ１がオン、第２のスイッチＳ２
がオフになる０これによって、積分回路、？３は、入力
パルス信号が“１”のときには第２の定電流源３２の電
流Ｉ２で放電され、入力・ぐルス信号が°０″のときに
は第１の定電流源３１の電流１１で充電され、積分電圧
ｖｃは第４図に示すように変化する。ここで積分電圧■
。の放電時の傾斜ｄＶｃ／ｄｔはＩ２ ／ ｅであり、
充電時の傾斜ｄＶｃ／ ｄ ｔ はＩ Ｈ／ ｃであ
る◎そして、波形整形回ｌｌ！８３４の回路閾値電圧を
ｖＲＩ、、Ｆとすると、積分回路３３が放電を開始して
から遅延時間Ｔｄ （ｆ ）後に”ＲＥＦに達したとき
波形整形回路３４の出力信号ＯＵＴが反転し、積分回路
３３が充電を開始してから遅延時間Ｔｄ （ｒ ）後に
Ｖ□２に達したとき波形整形回路３４の出力イキ号が再
反転する。この場合、上記各遅延時間Ｔｄ（ｆ）、Ｔｄ
（ｒ）はＴｄ（ｆ）””Ｃ’ｖＩＩＦ／Ｉ２・・・・・
・・・・・・・・・・・・（２ンＴｄ （ｒ ）−Ｃ（
ＶＤＤ −■ＲＥＦ ）／ Ｉｔ・・・・・・（３）と
なり箋電流Ｉｆ ＊ Ｉ２を変えることによ、９Ｔｄ（
ｆ）。
Ｔｄ （ｒ ） ｆ任意の同じ値または相異なる値に設
定することができる。
定することができる。
ところで、前記第１の定電流源３ノとして、たとえば第
６図に示すような電流ミラー回路６ノおよび抵抗Ｒ１を
用い、まだ第２の定電流源、７２として、たとえば第７
図に示すような電流ミラー回路７ノおよび抵抗１１２ヲ
用いた場合には、電流ｉｉ ｌ Ｉ２は ■１＝（ｖＤＤ Ｉ”ＴＨＰＩ ）／Ｒｔ ・−−
（４）Ｉ２ ”（ｖＤＤ−ＶＴＩＩＮ ）／Ｒ２−−−
（５）となる。ここで、ＶＴ１□は前記電流ミラー回路
６ノを形成するエンハンスメント型ＰヂャンネルＭＯ８
）ランソスタＭ３ ＋ Ｍ４の閾値電圧。
６図に示すような電流ミラー回路６ノおよび抵抗Ｒ１を
用い、まだ第２の定電流源、７２として、たとえば第７
図に示すような電流ミラー回路７ノおよび抵抗１１２ヲ
用いた場合には、電流ｉｉ ｌ Ｉ２は ■１＝（ｖＤＤ Ｉ”ＴＨＰＩ ）／Ｒｔ ・−−
（４）Ｉ２ ”（ｖＤＤ−ＶＴＩＩＮ ）／Ｒ２−−−
（５）となる。ここで、ＶＴ１□は前記電流ミラー回路
６ノを形成するエンハンスメント型ＰヂャンネルＭＯ８
）ランソスタＭ３ ＋ Ｍ４の閾値電圧。
ＶＴＩＩＮは前記電流ミラー回路７ノを形成するエンハ
ンスメント型ＨチャンネルＭＯＳトランジスタＭｓ ＋
Ｍ６の閾値電圧である・ また、前記波形整形回路３４として、たとえば２Ｊ ６
図に示すように回路閾値電圧■ＲＥＦに等しい電圧が基
準入力として導かれ、前記積分電圧ｖｃが比較入力とし
て導かれる電圧比較回路ｋ・用いた場合には、Ｖ□Ｆ
”” ｖｌ）Ｄ／２と設定することにより削成（２）〜
（５）から Ｔｄ （ｆ ） ＝ＣＲ２／（−２（Ｉ ＶＴＩＩＮ
／ ＶＤＤ ） ） −−（Ｇ）ｒａ （ｒ ）＝ＣＲ
＋／（２（１−ｌＶＴ＋ｔｐｌ／Ｖｎａ））−・＝（７
）が成立する。
ンスメント型ＨチャンネルＭＯＳトランジスタＭｓ ＋
Ｍ６の閾値電圧である・ また、前記波形整形回路３４として、たとえば２Ｊ ６
図に示すように回路閾値電圧■ＲＥＦに等しい電圧が基
準入力として導かれ、前記積分電圧ｖｃが比較入力とし
て導かれる電圧比較回路ｋ・用いた場合には、Ｖ□Ｆ
”” ｖｌ）Ｄ／２と設定することにより削成（２）〜
（５）から Ｔｄ （ｆ ） ＝ＣＲ２／（−２（Ｉ ＶＴＩＩＮ
／ ＶＤＤ ） ） −−（Ｇ）ｒａ （ｒ ）＝ＣＲ
＋／（２（１−ｌＶＴ＋ｔｐｌ／Ｖｎａ））−・＝（７
）が成立する。
上式（６） ＃ （７）において、通常ＶＴＨＮ／ Ｖ
ＤＤ＜ １− ＋１ｖＴＩＩＰ１／ｖＤＤ〈１テあルコ
トカラ、Ｔｄ（ｆ）。
ＤＤ＜ １− ＋１ｖＴＩＩＰ１／ｖＤＤ〈１テあルコ
トカラ、Ｔｄ（ｆ）。
Ｔｄ （ｒ ）は電源電圧、閾値電圧依存性か非常に小
さいことが分る。しかも、上式（６） ＊ （７）には
βが含まれないから、Ｔｄ （ｆ）、 Ｔｄ （ｒ）は
温度依存性が殆んどない。
さいことが分る。しかも、上式（６） ＊ （７）には
βが含まれないから、Ｔｄ （ｆ）、 Ｔｄ （ｒ）は
温度依存性が殆んどない。
なお、前述した第８図の波形整形回路（電圧比較回路）
において、Ｍ７ 、 ＭＢはエンノ１ンスメント形Ｐチ
ャンネル１〜＋０８− ＦＥＴであり、Ｍｇ ＩＭ！。
において、Ｍ７ 、 ＭＢはエンノ１ンスメント形Ｐチ
ャンネル１〜＋０８− ＦＥＴであり、Ｍｇ ＩＭ！。
はエンハンスメント形ＮチャンネルＭＯ８−ＦＥＴであ
って電流ミラー回路８ノを形成しておす、上記トランジ
スタＭ１ｏのドレインから出力電圧ＯＵＴが取り出され
でいる＠この場合、トランジスタト、１７のゲートに基
準電圧■ｎＰ、ｒ、を入力し、トランジスタＭ８のｒ−
トに積分電圧■ｃヲ入力するように人力の入れ替えを行
なえば、前記出力電圧ＯＵＴの代わりに反転出力１ｂ、
圧ＯＵＴが得られるようになる。
って電流ミラー回路８ノを形成しておす、上記トランジ
スタＭ１ｏのドレインから出力電圧ＯＵＴが取り出され
でいる＠この場合、トランジスタト、１７のゲートに基
準電圧■ｎＰ、ｒ、を入力し、トランジスタＭ８のｒ−
トに積分電圧■ｃヲ入力するように人力の入れ替えを行
なえば、前記出力電圧ＯＵＴの代わりに反転出力１ｂ、
圧ＯＵＴが得られるようになる。
また、波形・Ｍ形回路３４は上記例に限らず、出９図に
示すような差動増幅型の電圧比較回路あるいは第１０図
に示すようなＣＭＯＳ型のインバータを用いてもよい。
示すような差動増幅型の電圧比較回路あるいは第１０図
に示すようなＣＭＯＳ型のインバータを用いてもよい。
第９図において、Ｍ、、。
Ｍ１２は電流ミラー回路９ノを形成するエンハンスメン
ト型のＰチャンネルＭＯ８−ＦＥＴ ｒ Ｍ＋ ｓ ＋
ＩＶＩ Ｉ ４ ｉｆエンハンスメント型のＮチャンネ
ル間Ｏ８−ＦＥＴ 、 ９２は定電流源である。第１（
」図においテ、Ｎ４１ ｓ ｋ−Ｊ、エンハンスメント
型のＰヂャンネルＩＶｉＯＳ −Ｆ□ＥＴ１Ｍ１６はエ
ンハンスメント型のＮヂャンオ、ル１νＩＯ８−Ｆ’Ｅ
Ｔて６る。
ト型のＰチャンネルＭＯ８−ＦＥＴ ｒ Ｍ＋ ｓ ＋
ＩＶＩ Ｉ ４ ｉｆエンハンスメント型のＮチャンネ
ル間Ｏ８−ＦＥＴ 、 ９２は定電流源である。第１（
」図においテ、Ｎ４１ ｓ ｋ−Ｊ、エンハンスメント
型のＰヂャンネルＩＶｉＯＳ −Ｆ□ＥＴ１Ｍ１６はエ
ンハンスメント型のＮヂャンオ、ル１νＩＯ８−Ｆ’Ｅ
Ｔて６る。
なお、本発明はｆ８１１記実ｊＮ例に１肢ら）【るもり
で４ｊ、 ｆｘ ＜、第３図の第１の定゛亀流昨３１と
第１のヌイップ゛Ｓ、との配置を入れ代えてもよく、ま
た−Ｌ２の定電流源３２と第２のスイッチＳ２との配置
ｆ’４とを入れ代えでもよい。即し、友−２第１の定電
流源３１と第１のスイッチＳ１との第１１ａ列回路と、
第２の定電流源３２と第２のスイッチＳ２との第２面列
回路とを′電源■。Ｄ −”８８間に直列に接続し、こ
ノ１．ら第１．第２の直列回路の相互間接続点に積分回
路３３を接続す１Ｌばよい。
で４ｊ、 ｆｘ ＜、第３図の第１の定゛亀流昨３１と
第１のヌイップ゛Ｓ、との配置を入れ代えてもよく、ま
た−Ｌ２の定電流源３２と第２のスイッチＳ２との配置
ｆ’４とを入れ代えでもよい。即し、友−２第１の定電
流源３１と第１のスイッチＳ１との第１１ａ列回路と、
第２の定電流源３２と第２のスイッチＳ２との第２面列
回路とを′電源■。Ｄ −”８８間に直列に接続し、こ
ノ１．ら第１．第２の直列回路の相互間接続点に積分回
路３３を接続す１Ｌばよい。
〔発明の効果」
上述したように本発明の）シルス遅延回路によれば、温
度、電源重圧、使用トランジスタ（閾値電圧に対する依
存性が非常に小さい・！ルス遅延時間が得られ、特に相
補型ＭＯＳトランソスタによる構成に適しているのでＣ
ＭＯＳ集積回路などに用いれば好都合である。
度、電源重圧、使用トランジスタ（閾値電圧に対する依
存性が非常に小さい・！ルス遅延時間が得られ、特に相
補型ＭＯＳトランソスタによる構成に適しているのでＣ
ＭＯＳ集積回路などに用いれば好都合である。
第１図はＵｅ来の・ぞルス遅延回路を示す（３成説明図
、第２図はｑＺ １図のインバータｙｒ’ Ｊｌｖり出
して示す回路図、第３図は本発明に係る・にルス仔延回
路の一実施例を示す回１洛図％ ？Ｒ４図は第３図の回
路の動作説明のために示す信号波形１シ１１組５図は第
３図の切り名′え回路の一具（＊則牙示ず回路図、紀６
図および夷７図Ｑ」、第３図の第１の定電流源Ｊ？よび
第２の定量、流源、の−具体例を示す回路図、第８図乃
至第１Ｏ図はそ］；ぞれ第３図の波形整形回路の相異な
る具体例を示す回路図である。 ｖ 、■ ・・・電源、Ｓ＋ ＋ ８２・・・スイッチ
、ＤＤ ８８ ３１ 、３２・・・定電流源、３３・・・積分回路、３
４・・・波形整形回路、６１．７１・・・電流ミラー回
路、Ｍ Ｉ〜Ｍ？ ６− ＭＯＳ −ＦＥＴ ％ｖＲＥ
Ｐ’ ｍ 基装置 圧。 出願人代理人 弁理士 鈴 江 武 彦１３１図 第２図 Ｖｏ。 第３図 ＤＤ ＳＳ ２１３４図 第５図 二１３６図 第７図 第８ＷＡ Ｏｎ 苗１０図
、第２図はｑＺ １図のインバータｙｒ’ Ｊｌｖり出
して示す回路図、第３図は本発明に係る・にルス仔延回
路の一実施例を示す回１洛図％ ？Ｒ４図は第３図の回
路の動作説明のために示す信号波形１シ１１組５図は第
３図の切り名′え回路の一具（＊則牙示ず回路図、紀６
図および夷７図Ｑ」、第３図の第１の定電流源Ｊ？よび
第２の定量、流源、の−具体例を示す回路図、第８図乃
至第１Ｏ図はそ］；ぞれ第３図の波形整形回路の相異な
る具体例を示す回路図である。 ｖ 、■ ・・・電源、Ｓ＋ ＋ ８２・・・スイッチ
、ＤＤ ８８ ３１ 、３２・・・定電流源、３３・・・積分回路、３
４・・・波形整形回路、６１．７１・・・電流ミラー回
路、Ｍ Ｉ〜Ｍ？ ６− ＭＯＳ −ＦＥＴ ％ｖＲＥ
Ｐ’ ｍ 基装置 圧。 出願人代理人 弁理士 鈴 江 武 彦１３１図 第２図 Ｖｏ。 第３図 ＤＤ ＳＳ ２１３４図 第５図 二１３６図 第７図 第８ＷＡ Ｏｎ 苗１０図
Claims (6)
- （１） 第１の定電流源及び第１のスイッチを直列接
続した第１の直列回路と第２の定電流源及び第２のスイ
ッチを直列接続した第２の直列回路とを第１電源端と第
２電源端との間に直列接続し、前記第１の直列回路と第
２の直列回路との接続点に積分回路を接続し、この積分
回路の積分出力電圧を波形整形する波形整形回路を前記
積分回路の出力点に接続し、前記第１のスイッチおよび
第２のスイッチを入力・ぐルス信号によシ交互に開閉す
るようにしてなることを特徴とする）Ｐルス遅延回路。 - （２） 前記第１のスイッチおよび第２のスイッチは相
補型のＭＯＳ ）ランジスタにょ多構成されてなること
を特徴とする特許 １項記載のノソルス遅延回路。 - （３）前記第１の定電流源および第２の定電流源はそれ
ぞれ電流ミラー回路を用いて構成されてなることを特徴
とする前記特許請求の範囲第１項記載の／４’ルス遅延
回路。 - （４）前記波形整形回路は電圧比較回路からなることを
特徴とする前記特許請求の範囲第１項記載のパルス遅延
回路＠ - （５） 前記電圧比較回路は入力電圧と比較される基
準電圧が前記第１電源端と第２電源端のほほ中間の電圧
であることを特徴とする前記特許請求の範囲第４項記載
の・９ルス遅延回路。 - （６） 前記波形整形回路は相補型ＭＯＳインバータ
からなることを％徴とする前記特許請求の範囲第１項記
載のパルス遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171368A JPS5961312A (ja) | 1982-09-30 | 1982-09-30 | パルス遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171368A JPS5961312A (ja) | 1982-09-30 | 1982-09-30 | パルス遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961312A true JPS5961312A (ja) | 1984-04-07 |
Family
ID=15921879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171368A Pending JPS5961312A (ja) | 1982-09-30 | 1982-09-30 | パルス遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961312A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639211A (ja) * | 1986-06-28 | 1988-01-14 | Nec Corp | Ｆｍ復調回路 |
| US4806804A (en) * | 1986-03-12 | 1989-02-21 | Deutsche Itt Industries Gmbh | Mosfet integrated delay line for digital signals |
| JPH01161913A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | クロックドライバー回路 |
| JPH021924U (ja) * | 1988-06-15 | 1990-01-09 | ||
| JPH02119412A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 半導体遅延回路 |
| KR100331257B1 (ko) * | 1998-06-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 일정한지연을갖는지연회로 |
| US7109775B2 (en) | 2003-05-13 | 2006-09-19 | Fujitsu Limted | Delay circuit having reduced power supply voltage dependency |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122351A (en) * | 1977-04-01 | 1978-10-25 | Hitachi Ltd | Generating circuit for double frequency signal |
-
1982
- 1982-09-30 JP JP57171368A patent/JPS5961312A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122351A (en) * | 1977-04-01 | 1978-10-25 | Hitachi Ltd | Generating circuit for double frequency signal |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4806804A (en) * | 1986-03-12 | 1989-02-21 | Deutsche Itt Industries Gmbh | Mosfet integrated delay line for digital signals |
| JPS639211A (ja) * | 1986-06-28 | 1988-01-14 | Nec Corp | Ｆｍ復調回路 |
| JPH01161913A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | クロックドライバー回路 |
| JPH021924U (ja) * | 1988-06-15 | 1990-01-09 | ||
| JPH02119412A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | 半導体遅延回路 |
| KR100331257B1 (ko) * | 1998-06-30 | 2002-08-21 | 주식회사 하이닉스반도체 | 일정한지연을갖는지연회로 |
| US7109775B2 (en) | 2003-05-13 | 2006-09-19 | Fujitsu Limted | Delay circuit having reduced power supply voltage dependency |
| US7352223B2 (en) | 2003-05-13 | 2008-04-01 | Fujitsu Limited | Delay circuit having a capacitor and having reduced power supply voltage dependency |
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